JPH06105552B2 - メモリ駆動用クロック信号発生回路 - Google Patents
メモリ駆動用クロック信号発生回路Info
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- JPH06105552B2 JPH06105552B2 JP2006051A JP605190A JPH06105552B2 JP H06105552 B2 JPH06105552 B2 JP H06105552B2 JP 2006051 A JP2006051 A JP 2006051A JP 605190 A JP605190 A JP 605190A JP H06105552 B2 JPH06105552 B2 JP H06105552B2
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- clock signal
- transistor
- signal
- word line
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、ダイナミックRAM用のワード線駆動回路に関
し、さらに詳しくいえば、２つのクロック位相のどちら
でも、ダイナミック・メモリの冗長ワード線およびサン
プル・ワード線を駆動するクロック・パルスを発生する
メモリ駆動用クロック信号発生回路に関する。
し、さらに詳しくいえば、２つのクロック位相のどちら
でも、ダイナミック・メモリの冗長ワード線およびサン
プル・ワード線を駆動するクロック・パルスを発生する
メモリ駆動用クロック信号発生回路に関する。
B.従来の技術 高密度のダイナミック・メモリは、通常、冗長ワード線
を含むように構成される。テストしたメモリに１本また
は複数本の欠陥ワード線がある時は、冗長ワード線を使
用する。メモリが欠陥ワード線を含む時は、プログラム
可能なヒューズを設定することにより、１本または複数
本の冗長ワード線を活性化することができる。普通のダ
イナミック・メモリでは、メモリ・セル行は４つのブロ
ックまたはセクションに分けて配列される。行のアドレ
ス指定は、交互のタイミングで発生するクロック位相で
行なわれる。
を含むように構成される。テストしたメモリに１本また
は複数本の欠陥ワード線がある時は、冗長ワード線を使
用する。メモリが欠陥ワード線を含む時は、プログラム
可能なヒューズを設定することにより、１本または複数
本の冗長ワード線を活性化することができる。普通のダ
イナミック・メモリでは、メモリ・セル行は４つのブロ
ックまたはセクションに分けて配列される。行のアドレ
ス指定は、交互のタイミングで発生するクロック位相で
行なわれる。
欠陥ワード線（行線）を冗長ワード線（冗長行線）で置
き換える時は、行ドライバをどちらかのクロック位相で
クロック制御する必要がある。さらに、ダイナミック・
メモリには、メモリ・セル行の各セクション毎にサンプ
ル・ワード線（基準ワード線）が設けられ、これはクロ
ック位相のどちらかの位相で活性化される必要がある。
サンプル・ワード線は、データを有する実際のメモリ・
セル行により生成されるデータの論理状態を識別するの
に用いられる論理基準を与える。
き換える時は、行ドライバをどちらかのクロック位相で
クロック制御する必要がある。さらに、ダイナミック・
メモリには、メモリ・セル行の各セクション毎にサンプ
ル・ワード線（基準ワード線）が設けられ、これはクロ
ック位相のどちらかの位相で活性化される必要がある。
サンプル・ワード線は、データを有する実際のメモリ・
セル行により生成されるデータの論理状態を識別するの
に用いられる論理基準を与える。
メモリ・アレイのセル・トランジスタとしてPMOSトラン
ジスタを使用する場合、ワード線を駆動する位相クロッ
ク信号は、このPMOSトランジスタのしきい値電圧よりも
低い負電圧にブーストされる。この負にブーストされた
位相クロック信号は、ワード線ドライバ回路により、ワ
ード線駆動信号としてワード線に供給される。
ジスタを使用する場合、ワード線を駆動する位相クロッ
ク信号は、このPMOSトランジスタのしきい値電圧よりも
低い負電圧にブーストされる。この負にブーストされた
位相クロック信号は、ワード線ドライバ回路により、ワ
ード線駆動信号としてワード線に供給される。
冗長ワード線ドライバあるいはサンプル・ワード線ドラ
イバへの位相クロック信号の結合は、ダイナミック・メ
モリのアクセス時間をあまり増加させない速度を有する
回路で行なわなければならない。さらに、セルのPMOSト
ランジスタのしきい値電圧よりも低い負電圧にブースト
された位相クロック信号が、NMOSトランジスタのソース
に与えられても、NMOSトランジスタが不用意にオンにな
らないように、位相クロック信号をワード線ドライバに
結合できるものでなければならない。したがって、アク
セス時間を実質的に増加させない速度で、位相クロック
の２つの位相の各々において冗長ワード線およびサンプ
ル・ワード線に、負にブーストされたクロック信号を与
えることができるメモリ駆動用クロック信号発生回路が
必要である。
イバへの位相クロック信号の結合は、ダイナミック・メ
モリのアクセス時間をあまり増加させない速度を有する
回路で行なわなければならない。さらに、セルのPMOSト
ランジスタのしきい値電圧よりも低い負電圧にブースト
された位相クロック信号が、NMOSトランジスタのソース
に与えられても、NMOSトランジスタが不用意にオンにな
らないように、位相クロック信号をワード線ドライバに
結合できるものでなければならない。したがって、アク
セス時間を実質的に増加させない速度で、位相クロック
の２つの位相の各々において冗長ワード線およびサンプ
ル・ワード線に、負にブーストされたクロック信号を与
えることができるメモリ駆動用クロック信号発生回路が
必要である。
C.発明が解決しようとする課題 本発明の目的は、上記の要件を満たすのに適したメモリ
駆動用のクロック信号発生回路を提供することである。
駆動用のクロック信号発生回路を提供することである。
D.課題を解決するための手段 本発明の目的は、２つのクロック位相の各々をメモリ駆
動回路（冗長ワード線ドライバまたはサンプル・ワード
線ドライバ）に供給できる、好ましくはCMOS構成の回路
によって実現される。
動回路（冗長ワード線ドライバまたはサンプル・ワード
線ドライバ）に供給できる、好ましくはCMOS構成の回路
によって実現される。
異なるタイミングで発生する２つの位相クロック信号
が、１対の差動接続FETトランジスタのドレインに個別
に供給される。これらの２つの位相クロック信号は、そ
の１つだけがメモリRASサイクル期間に活性状態にな
る。差動接続FETトランジスタのソースは共通に接続さ
れ、どちらの位相クロック信号でも出力する出力端子を
形成する。差動接続FETトランジスタのゲートは、約０
ボルトの電圧レベルで浮動するようにバイアスされる。
各差動接続FETトランジスタのゲートは、論理回路に接
続される。論理回路は、一方または他方の位相クロック
信号が活性状態にあることおよびRASストローブ・サイ
クルが進行中であることを示す信号に対応して、一方の
差動接続FETトランジスタを付勢し、関連する位相クロ
ック信号を出力端子に結合する。
が、１対の差動接続FETトランジスタのドレインに個別
に供給される。これらの２つの位相クロック信号は、そ
の１つだけがメモリRASサイクル期間に活性状態にな
る。差動接続FETトランジスタのソースは共通に接続さ
れ、どちらの位相クロック信号でも出力する出力端子を
形成する。差動接続FETトランジスタのゲートは、約０
ボルトの電圧レベルで浮動するようにバイアスされる。
各差動接続FETトランジスタのゲートは、論理回路に接
続される。論理回路は、一方または他方の位相クロック
信号が活性状態にあることおよびRASストローブ・サイ
クルが進行中であることを示す信号に対応して、一方の
差動接続FETトランジスタを付勢し、関連する位相クロ
ック信号を出力端子に結合する。
差動接続FETトランジスタ対のスイッチング速度を増大
させ、信頼性のある動作を実現するため、各トランジス
タのドレインは、容量性素子を介して対の反対側のトラ
ンジスタのゲートに結合される。対の一方のトランジス
タのドレインに現われる負に向かうクロック信号は、他
方のトランジスタを非導通状態に強制するように働く。
したがって、負にブーストされた位相クロック信号が共
通接続ソースに結合される結果としてソース電位が差動
接続トランジスタのしきい値電圧よりも低下しても、差
動接続トランジスタ対の非導通側のトランジスタが不用
意に導通することはない。
させ、信頼性のある動作を実現するため、各トランジス
タのドレインは、容量性素子を介して対の反対側のトラ
ンジスタのゲートに結合される。対の一方のトランジス
タのドレインに現われる負に向かうクロック信号は、他
方のトランジスタを非導通状態に強制するように働く。
したがって、負にブーストされた位相クロック信号が共
通接続ソースに結合される結果としてソース電位が差動
接続トランジスタのしきい値電圧よりも低下しても、差
動接続トランジスタ対の非導通側のトランジスタが不用
意に導通することはない。
E.実施例 第１図は、ダイナミック・ランダム・アクセス・メモリ
（DRAM）の全体的構成を示している。４のRAMセクショ
ン20a、20b、20c、20dに細分されている。RAM半部を構
成するRAMセクションの対（20aと20b）および（20cと20
d）は、それぞれ１対の冗長ワード線21、22、23、24を
有する。各RAM半部はサンプル・ワード線（基準ワード
線）26および33を含む。ダイナミックRAMの製造の際に
冗長ワード線の１つの活性化することが必要な場合は、
溶融可能なリンクをプログラムして、欠陥ワード線の代
りに活動化される冗長ワード線を接続することができ
る。サンプル・ワード線は、活性化された各ワード線、
すなわち正規のワード線または冗長ワード線、のデータ
内容を識別するためにデータ信号と比較される基準論理
レベルを与える。
（DRAM）の全体的構成を示している。４のRAMセクショ
ン20a、20b、20c、20dに細分されている。RAM半部を構
成するRAMセクションの対（20aと20b）および（20cと20
d）は、それぞれ１対の冗長ワード線21、22、23、24を
有する。各RAM半部はサンプル・ワード線（基準ワード
線）26および33を含む。ダイナミックRAMの製造の際に
冗長ワード線の１つの活性化することが必要な場合は、
溶融可能なリンクをプログラムして、欠陥ワード線の代
りに活動化される冗長ワード線を接続することができ
る。サンプル・ワード線は、活性化された各ワード線、
すなわち正規のワード線または冗長ワード線、のデータ
内容を識別するためにデータ信号と比較される基準論理
レベルを与える。
冗長ワード線はワード線ドライバ18に接続される。これ
らの冗長ワード線は、アドレス許可回路16により適当に
アドレス指定することができる。冗長ワード線がアクセ
スされる時、ドライバ回路18は、一方または他方のクロ
ック位相に同期した駆動信号を受け取るように制御され
る。
らの冗長ワード線は、アドレス許可回路16により適当に
アドレス指定することができる。冗長ワード線がアクセ
スされる時、ドライバ回路18は、一方または他方のクロ
ック位相に同期した駆動信号を受け取るように制御され
る。
ブースト・クロック回路16は、ワード線ドライバ18に信
号を供給する。この信号は、冗長ワード線21、22、23、
24を読取りまたは書込みのために駆動するように冗長ワ
ード線に結合される。ブースト・クロック回路15からの
これらの駆動信号は、サンプル・ワード線を駆動するた
めにも用いられる。
号を供給する。この信号は、冗長ワード線21、22、23、
24を読取りまたは書込みのために駆動するように冗長ワ
ード線に結合される。ブースト・クロック回路15からの
これらの駆動信号は、サンプル・ワード線を駆動するた
めにも用いられる。
アドレス・バッファ11およびRASバッファ12は普通のも
のであり、これらの回路は、協働してDRAM20のためのア
ドレス情報を受け取る。デコーダ14は特定のアドレスを
デコードし、アドレスされた記憶位置をアクセスするの
に必要なクロック信号を印加する。RASバッファ12は、
ストローブ信号PRASBIIをブースト・クロック回路15へ
供給する。
のであり、これらの回路は、協働してDRAM20のためのア
ドレス情報を受け取る。デコーダ14は特定のアドレスを
デコードし、アドレスされた記憶位置をアクセスするの
に必要なクロック信号を印加する。RASバッファ12は、
ストローブ信号PRASBIIをブースト・クロック回路15へ
供給する。
ブースト・クロック回路15は、異なるタイミングで排他
的に生じる２つの位相クロック信号PX1およびPX2を受け
取る。クロック信号PX1、PX2は、セルのPMOSトランジス
タのしきい値電圧よりも低い電圧にブーストされ、電源
電圧VDDに等しい高レベルおよび−２ボルトに等しい低
レベルを有する。位相クロック信号PX1およびPX2は、低
レベル状態にあるとき活性状態である。このクロック信
号の一方または他方は、DRAM20をアドレスするのに用い
られるワード線ドライバ回路18のクロック・タイミング
を定める。上側のアドレス許可回路16は、RAM半部20aお
よび20bの正規のワード線のクロック動作と関連する一
方のクロック信号PX1を受け取る。下側のアドレス許可
回路16は、RAM半部20c、20dのために通常用いられる他
方のクロック信号PX2を受け取り、RAM半部20c、20dをア
ドレスする。
的に生じる２つの位相クロック信号PX1およびPX2を受け
取る。クロック信号PX1、PX2は、セルのPMOSトランジス
タのしきい値電圧よりも低い電圧にブーストされ、電源
電圧VDDに等しい高レベルおよび−２ボルトに等しい低
レベルを有する。位相クロック信号PX1およびPX2は、低
レベル状態にあるとき活性状態である。このクロック信
号の一方または他方は、DRAM20をアドレスするのに用い
られるワード線ドライバ回路18のクロック・タイミング
を定める。上側のアドレス許可回路16は、RAM半部20aお
よび20bの正規のワード線のクロック動作と関連する一
方のクロック信号PX1を受け取る。下側のアドレス許可
回路16は、RAM半部20c、20dのために通常用いられる他
方のクロック信号PX2を受け取り、RAM半部20c、20dをア
ドレスする。
冗長ワード線がデコーダ14で選択されようとしている時
は、クロック位相PX1またはクロック位相PX2のどちらか
の発生時に冗長ワード線を駆動する必要がある。ブース
ト・クロック回路15は、デコーダ14の出力信号と同期し
た３つの駆動信号を与える。これらの３つの駆動信号
は、クロック信号PX1またはPX2をゲートすることによっ
て発生され、ドライバ回路18に供給される。ドライバ回
路18は、アドレス許可回路16によって選択された冗長ワ
ード線またはサンプル・ワード線へ駆動信号をゲートす
る。
は、クロック位相PX1またはクロック位相PX2のどちらか
の発生時に冗長ワード線を駆動する必要がある。ブース
ト・クロック回路15は、デコーダ14の出力信号と同期し
た３つの駆動信号を与える。これらの３つの駆動信号
は、クロック信号PX1またはPX2をゲートすることによっ
て発生され、ドライバ回路18に供給される。ドライバ回
路18は、アドレス許可回路16によって選択された冗長ワ
ード線またはサンプル・ワード線へ駆動信号をゲートす
る。
第２図は、PX1またはPX2の期間にブースト・クロック信
号を供給するのに有用な、本発明の良好な実施例である
特定のブースト・クロック回路15の詳細を示している。
第２図は上側のブースト・クロック回路であるものとす
るが、下側のブースト・クロック回路は同じ回路構成を
有する。この回路では、３つの異なる駆動信号、すなわ
ち、サンプル・ワード線を駆動するための信号PXS12、
冗長ワード線21を駆動するための信号PXRU12、および冗
長ワード線22を駆動するための信号PXRD12が発生され
る。特定のDRAMアーキテクチャに必要とされるだけの追
加の冗長ワード線またはサンプル・ワード線がある場合
は、追加のブースト・クロック回路を設けることができ
る。
号を供給するのに有用な、本発明の良好な実施例である
特定のブースト・クロック回路15の詳細を示している。
第２図は上側のブースト・クロック回路であるものとす
るが、下側のブースト・クロック回路は同じ回路構成を
有する。この回路では、３つの異なる駆動信号、すなわ
ち、サンプル・ワード線を駆動するための信号PXS12、
冗長ワード線21を駆動するための信号PXRU12、および冗
長ワード線22を駆動するための信号PXRD12が発生され
る。特定のDRAMアーキテクチャに必要とされるだけの追
加の冗長ワード線またはサンプル・ワード線がある場合
は、追加のブースト・クロック回路を設けることができ
る。
ブースト・クロック回路15は、３対の差動接続されたFE
Tトランジスタ46、47、48を有する。これらの差動接続
トランジスタはドレイン接続にクロック信号PX1、PX2を
受け取る。これらのクロック信号は、各対の差動接続ト
ランジスタ46、47、48のドレインに接続される。
Tトランジスタ46、47、48を有する。これらの差動接続
トランジスタはドレイン接続にクロック信号PX1、PX2を
受け取る。これらのクロック信号は、各対の差動接続ト
ランジスタ46、47、48のドレインに接続される。
各差動接続トランジスタ対のゲートは、約０ボルトの浮
動電位に維持される。これらのトランジスタ対のゲート
に直列に接続されたPMOS FETトランジスタ58、59、61、
62、64、65に接地されたゲート接続を有する。これは、
差動トランジスタ対46、47、48のゲートを約０ボルトに
維持する。
動電位に維持される。これらのトランジスタ対のゲート
に直列に接続されたPMOS FETトランジスタ58、59、61、
62、64、65に接地されたゲート接続を有する。これは、
差動トランジスタ対46、47、48のゲートを約０ボルトに
維持する。
各差動トランジスタ対46、47、48の共通に接続されたソ
ースは、出力端子PXS12、PXRU12、PXRD12の１つを形成
し、DRAMの冗長ワード線またはサンプル・ワード線のた
めの駆動信号を与える。
ースは、出力端子PXS12、PXRU12、PXRD12の１つを形成
し、DRAMの冗長ワード線またはサンプル・ワード線のた
めの駆動信号を与える。
各差動トランジスタ対46、47、48の共通接続ソースは、
直列パスFETトランジスタ70、71、72を介して正電源VDD
に接続される。通常、各トランジスタ70、71、72のゲー
トには、第１図のデコード回路14から与えられるゲート
信号PRASIIが印加される。ゲート信号PRASIIは、通常は
低論理レベルを有し、メモリのRASサイクル時に、すな
わち読取り／書込み時に、高論理レベルになる。ゲート
信号PRASIIが低論理レベルにある時は、PMOSトランジス
タ70、71、72がオンであり、出力PXS12、PXRU12、PXRD1
2は高電圧レベルVDDに維持される。第１図のデコーダ回
路14は、RASサイクル時に、クロック・パルスPX1または
PX2が発生する直前にゲート信号PRASIIを高論理レベル
にし、PMOSトランジスタ70、71、72をオフにする。この
ときは、差動トランジスタ対46、47、48がクロック信号
PX1またはPX2に応答して動作できるようになり、クロク
信号PX1またはPX2が出力端子PXS12、PXRU12、PXRD12に
結合される。
直列パスFETトランジスタ70、71、72を介して正電源VDD
に接続される。通常、各トランジスタ70、71、72のゲー
トには、第１図のデコード回路14から与えられるゲート
信号PRASIIが印加される。ゲート信号PRASIIは、通常は
低論理レベルを有し、メモリのRASサイクル時に、すな
わち読取り／書込み時に、高論理レベルになる。ゲート
信号PRASIIが低論理レベルにある時は、PMOSトランジス
タ70、71、72がオンであり、出力PXS12、PXRU12、PXRD1
2は高電圧レベルVDDに維持される。第１図のデコーダ回
路14は、RASサイクル時に、クロック・パルスPX1または
PX2が発生する直前にゲート信号PRASIIを高論理レベル
にし、PMOSトランジスタ70、71、72をオフにする。この
ときは、差動トランジスタ対46、47、48がクロック信号
PX1またはPX2に応答して動作できるようになり、クロク
信号PX1またはPX2が出力端子PXS12、PXRU12、PXRD12に
結合される。
第２図のブースト・クロック回路は、第１図のRASバッ
ファ12から信号PRASBIIを受け取り、デコーダ14から信
号PBIおよびPBIIを受け取る。これらの信号は、通常のN
OR論理回路76、78に印加される。RASストローブ信号PRA
SBIIは、通常は高レベルであり、RASトスローブ・サイ
クル時に、すなわちワード線選択時に、低レベルにな
る。信号PBIおよびPBIIは、それぞれ、位相クロック信
号PX1、PX2が活性な低レベルにある時、対応して低レベ
ルになる。NOR論理回路76、78の出力は、パスFETトラン
ジスタ58、59、61、62、64、65を介して差動トランジス
タ対に結合されている。NOR論理回路76、78は、クロッ
ク信号PX1またはPX2の一方または他方が駆動信号出力端
子PXS12、PXRU12およびPXRD12の１つに伝搬できるよう
に差動トランジスタ対を制御できる。
ファ12から信号PRASBIIを受け取り、デコーダ14から信
号PBIおよびPBIIを受け取る。これらの信号は、通常のN
OR論理回路76、78に印加される。RASストローブ信号PRA
SBIIは、通常は高レベルであり、RASトスローブ・サイ
クル時に、すなわちワード線選択時に、低レベルにな
る。信号PBIおよびPBIIは、それぞれ、位相クロック信
号PX1、PX2が活性な低レベルにある時、対応して低レベ
ルになる。NOR論理回路76、78の出力は、パスFETトラン
ジスタ58、59、61、62、64、65を介して差動トランジス
タ対に結合されている。NOR論理回路76、78は、クロッ
ク信号PX1またはPX2の一方または他方が駆動信号出力端
子PXS12、PXRU12およびPXRD12の１つに伝搬できるよう
に差動トランジスタ対を制御できる。
さらに、ブースト・クロック回路は、ソースとドレイン
が共通に接続されたFETトランジスタとして示された交
差結合素子51、52、53、54、55、56を有する。交差結合
素子は、差動トランジスタ対の一対のトランジスタのド
レインを他方のトランジスタのゲートに接続する。
が共通に接続されたFETトランジスタとして示された交
差結合素子51、52、53、54、55、56を有する。交差結合
素子は、差動トランジスタ対の一対のトランジスタのド
レインを他方のトランジスタのゲートに接続する。
動作において、RASサイクル時に信号PRASIIが高レベル
になると、PMOSトランジスタ70、71、72がオフになり、
出力端子PXS12、PXRU12、PXRD12は電源電圧VDDから切り
離される。論理回路76、78の一方または他方が、信号PB
I、PBII、PRASBIIに応答して高レベル出力を発生する
と、これは左側のPMOSパスFETトランジスタ59、61、64
または右側のPMOSパスFETトランジスタ58、62、65を介
して、差動トランジスタ対46、47、48の一方のトランジ
スタのゲートに付勢信号を与える。ゲート信号を受け取
る差動対のトランジスタの動作は、その特定のトランジ
スタを導通状態にすることである。
になると、PMOSトランジスタ70、71、72がオフになり、
出力端子PXS12、PXRU12、PXRD12は電源電圧VDDから切り
離される。論理回路76、78の一方または他方が、信号PB
I、PBII、PRASBIIに応答して高レベル出力を発生する
と、これは左側のPMOSパスFETトランジスタ59、61、64
または右側のPMOSパスFETトランジスタ58、62、65を介
して、差動トランジスタ対46、47、48の一方のトランジ
スタのゲートに付勢信号を与える。ゲート信号を受け取
る差動対のトランジスタの動作は、その特定のトランジ
スタを導通状態にすることである。
位相クロック信号PX1が発生し、論理回路76が働くと、
位相クロック信号PX1が出力端子PXS12、PXRU12、PXRD12
に伝えられる。逆に、位相クロック信号PX2が発生し、
論理回路78が働くと、位相クロック信号PX2が出力端子P
XS12、PXRU12、PXRD12に伝えられる。差動トランジスタ
対の共通接続ソース、したがって出力端子PXS12、PXRU1
2、PXRD12は、正のVDDレベルと負の−２ボルトとの間で
位相クロックに追従する。出力端子PXS12、PXRU12、PXR
D12に現われる位相クロック信号は、第１図のドライバ
回路18に供給される。ドライバ回路18は、冗長ワード線
またはサンプル・ワード線がアドレス許可回路16によっ
てアドレス指定された時、そのアドレス指定されたワー
ド線に位相クロック信号PX1またはPX2をゲートする。ア
ドレス許可回路16によってアドレス指定されい場合は、
位相クロック信号は冗長ワード線またはサンプル・ワー
ド線に供給されない。
位相クロック信号PX1が出力端子PXS12、PXRU12、PXRD12
に伝えられる。逆に、位相クロック信号PX2が発生し、
論理回路78が働くと、位相クロック信号PX2が出力端子P
XS12、PXRU12、PXRD12に伝えられる。差動トランジスタ
対の共通接続ソース、したがって出力端子PXS12、PXRU1
2、PXRD12は、正のVDDレベルと負の−２ボルトとの間で
位相クロックに追従する。出力端子PXS12、PXRU12、PXR
D12に現われる位相クロック信号は、第１図のドライバ
回路18に供給される。ドライバ回路18は、冗長ワード線
またはサンプル・ワード線がアドレス許可回路16によっ
てアドレス指定された時、そのアドレス指定されたワー
ド線に位相クロック信号PX1またはPX2をゲートする。ア
ドレス許可回路16によってアドレス指定されい場合は、
位相クロック信号は冗長ワード線またはサンプル・ワー
ド線に供給されない。
交差結合素子51、52、53、54、55、56は、位相クロック
信号PX1またはPX2を差動対の反対側のトランジスタのゲ
ートに結合させる。差動対のトランジスタの一方のドレ
インに印加されたクロック・パルスの負遷移は、結合素
子51、52、53、54、55、56により、トランジスタ対の反
対側のトランジスタに結合される。いま、負に遷移する
位相クロック信号PX1が差動トランジスタ対の一方のド
レインに供給されたとすると、このクロック信号PX1の
負遷移は差動対の反対側のトランジスタのゲートに供給
され、反対側のトランジスタを非導通状態に強制する。
結合素子は、非導通状態のトランジスタのソース電圧が
差動トランジスタ対46、47、48のしきい値電圧Vtnより
も低下することによって、非導通状態のトランジスタが
不用意に導通するのを防止する。論理信号がない場合、
PMOSパス・トランジスタは差動トランジスタ対のゲート
電位を浮動状態に維持するので、交差結合クロック信号
は、このゲートを負バイアス状態に維持し、トランジス
タの偶発的なターン・オンを回避する。
信号PX1またはPX2を差動対の反対側のトランジスタのゲ
ートに結合させる。差動対のトランジスタの一方のドレ
インに印加されたクロック・パルスの負遷移は、結合素
子51、52、53、54、55、56により、トランジスタ対の反
対側のトランジスタに結合される。いま、負に遷移する
位相クロック信号PX1が差動トランジスタ対の一方のド
レインに供給されたとすると、このクロック信号PX1の
負遷移は差動対の反対側のトランジスタのゲートに供給
され、反対側のトランジスタを非導通状態に強制する。
結合素子は、非導通状態のトランジスタのソース電圧が
差動トランジスタ対46、47、48のしきい値電圧Vtnより
も低下することによって、非導通状態のトランジスタが
不用意に導通するのを防止する。論理信号がない場合、
PMOSパス・トランジスタは差動トランジスタ対のゲート
電位を浮動状態に維持するので、交差結合クロック信号
は、このゲートを負バイアス状態に維持し、トランジス
タの偶発的なターン・オンを回避する。
したがって、各トランジスタ対46、47、48は、接地電圧
以下の電圧にブーストされたクロック信号PX1、PX2のど
ちらかを、ドライバ回路に供給できることがわかる。ト
ランジスタよりなる容量性結合素子51、52、53、54、5
5、56が直接結合法よりも好ましいことが判明した。容
量性結合は、非活性状態にあるクロック信号PX1またはP
X2を、残りのクロック信号が活性状態にある間に、効果
的に分離する。各クロックを、差動トランジスタ対の反
対側のトランジスタのゲートに直接結合させると、不都
合な電圧パルス、すなわちグリッチが非活性状態にある
クロック信号にフィードバックされるおそれがある。
以下の電圧にブーストされたクロック信号PX1、PX2のど
ちらかを、ドライバ回路に供給できることがわかる。ト
ランジスタよりなる容量性結合素子51、52、53、54、5
5、56が直接結合法よりも好ましいことが判明した。容
量性結合は、非活性状態にあるクロック信号PX1またはP
X2を、残りのクロック信号が活性状態にある間に、効果
的に分離する。各クロックを、差動トランジスタ対の反
対側のトランジスタのゲートに直接結合させると、不都
合な電圧パルス、すなわちグリッチが非活性状態にある
クロック信号にフィードバックされるおそれがある。
したがって、交差結合CMOS差動トランジスタ対を使用す
ることにより、冗長ワード線またはサンプル・ワード線
用のブースト・クロックを得ることができることが理解
されよう。
ることにより、冗長ワード線またはサンプル・ワード線
用のブースト・クロックを得ることができることが理解
されよう。
第１図は、冗長ワード線およびサンプル・ワード線を含
むDRAMの全体的構成図である。 第２図は、冗長ワード線クロック信号とサンプル・ワー
ド線クロック信号の両方を供給できるブースト・クロッ
ク回路の説明図である。 12……RASバッファ 14……アドレス・デコーダ 15……ブースト・クロック回路 16……アドレス許可回路 18……ワード線ドライバ 21、22、23、24……冗長ワード線 26、33……サンプル・ワード線 46、47、48……差動接続FETトランジスタ 51、52、53、54、55、56……容量性結合素子 58、59、61、62、64、65……パスFETトランジスタ 70、71、72……ゲートFETトランジスタ 76、78……論理回路
むDRAMの全体的構成図である。 第２図は、冗長ワード線クロック信号とサンプル・ワー
ド線クロック信号の両方を供給できるブースト・クロッ
ク回路の説明図である。 12……RASバッファ 14……アドレス・デコーダ 15……ブースト・クロック回路 16……アドレス許可回路 18……ワード線ドライバ 21、22、23、24……冗長ワード線 26、33……サンプル・ワード線 46、47、48……差動接続FETトランジスタ 51、52、53、54、55、56……容量性結合素子 58、59、61、62、64、65……パスFETトランジスタ 70、71、72……ゲートFETトランジスタ 76、78……論理回路
Claims (1)
- 【請求項１】異なるタイミングで発生する第１および第
２の位相クロック信号からメモリ駆動用のクロック信号
を発生するメモリ駆動用クロック信号発生回路にして、 ドレインに上記第１および第２の位相クロック信号を夫
々受取り、ソースが共通接続されて出力端子を形成する
第１および第２の差動接続FETトランジスタと、 各上記差動接続FETトランジスタのゲートに接続され、
各ゲートを浮動電位に維持するパスFETトランジスタ
と、 各上記差動接続FETトランジスタのドレインを対の反対
側のトランジスタのゲートに結合する１対の容量性結合
素子と、 上記パスFETトランジスタの一方のトランジスタに接続
された第１の論理回路と、 上記パスFETトランジスタの他方のトランジスタに接続
された第２の論理回路とよりなり、 上記第１の論理回路は、第１の論理信号に応答して上記
第１の差動接続FETトランジスタへゲート信号を供給し
て上記第１の位相クロック信号を上記出力端子へ結合
し、 上記第２の論理回路は、第２の論理信号に応答して上記
第２の差動接続FETトランジスタへゲート信号を供給し
て上記第２の位相クロック信号を上記出力端子へ結合す
ることを特徴とするメモリ駆動用クロック信号発生回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US296995 | 1989-01-13 | ||
| US07/296,995 US4922128A (en) | 1989-01-13 | 1989-01-13 | Boost clock circuit for driving redundant wordlines and sample wordlines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02227898A JPH02227898A (ja) | 1990-09-11 |
| JPH06105552B2 true JPH06105552B2 (ja) | 1994-12-21 |
Family
ID=23144433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006051A Expired - Lifetime JPH06105552B2 (ja) | 1989-01-13 | 1990-01-13 | メモリ駆動用クロック信号発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4922128A (ja) |
| EP (1) | EP0377827B1 (ja) |
| JP (1) | JPH06105552B2 (ja) |
| DE (1) | DE68921599T2 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5153467A (en) * | 1991-06-12 | 1992-10-06 | Etron Technology, Inc. | Bootstrap circuit for word line driver in semiconductor memory |
| JP2755047B2 (ja) * | 1992-06-24 | 1998-05-20 | 日本電気株式会社 | 昇圧電位発生回路 |
| US5914613A (en) | 1996-08-08 | 1999-06-22 | Cascade Microtech, Inc. | Membrane probing system with local contact scrub |
| US5691946A (en) * | 1996-12-03 | 1997-11-25 | International Business Machines Corporation | Row redundancy block architecture |
| US6256882B1 (en) | 1998-07-14 | 2001-07-10 | Cascade Microtech, Inc. | Membrane probing system |
| US6185135B1 (en) * | 1999-01-05 | 2001-02-06 | International Business Machines Corporation | Robust wordline activation delay monitor using a plurality of sample wordlines |
| US6115310A (en) * | 1999-01-05 | 2000-09-05 | International Business Machines Corporation | Wordline activation delay monitor using sample wordline located in data-storing array |
| US6208196B1 (en) * | 1999-03-02 | 2001-03-27 | Maxim Integrated Products, Inc. | Current mode charge pumps |
| US6914423B2 (en) | 2000-09-05 | 2005-07-05 | Cascade Microtech, Inc. | Probe station |
| US6965226B2 (en) | 2000-09-05 | 2005-11-15 | Cascade Microtech, Inc. | Chuck for holding a device under test |
| DE20114544U1 (de) | 2000-12-04 | 2002-02-21 | Cascade Microtech Inc | Wafersonde |
| AU2002327490A1 (en) | 2001-08-21 | 2003-06-30 | Cascade Microtech, Inc. | Membrane probing system |
| US20030161198A1 (en) * | 2002-02-26 | 2003-08-28 | Peddle Charles I. | Method and apparatus for implementing a selectively operable clock booster for DDR memory or other logic modules which utilize partially-defective memory parts, or a combination of partially-defective and flawless memory parts |
| US7492172B2 (en) | 2003-05-23 | 2009-02-17 | Cascade Microtech, Inc. | Chuck for holding a device under test |
| US7057404B2 (en) | 2003-05-23 | 2006-06-06 | Sharp Laboratories Of America, Inc. | Shielded probe for testing a device under test |
| US6970045B1 (en) | 2003-06-25 | 2005-11-29 | Nel Frequency Controls, Inc. | Redundant clock module |
| US7250626B2 (en) | 2003-10-22 | 2007-07-31 | Cascade Microtech, Inc. | Probe testing structure |
| US7187188B2 (en) | 2003-12-24 | 2007-03-06 | Cascade Microtech, Inc. | Chuck with integrated wafer support |
| DE202004021093U1 (de) | 2003-12-24 | 2006-09-28 | Cascade Microtech, Inc., Beaverton | Aktiver Halbleiterscheibenmessfühler |
| US7420381B2 (en) | 2004-09-13 | 2008-09-02 | Cascade Microtech, Inc. | Double sided probing structures |
| US7656172B2 (en) | 2005-01-31 | 2010-02-02 | Cascade Microtech, Inc. | System for testing semiconductors |
| US7535247B2 (en) | 2005-01-31 | 2009-05-19 | Cascade Microtech, Inc. | Interface for testing semiconductors |
| US7723999B2 (en) | 2006-06-12 | 2010-05-25 | Cascade Microtech, Inc. | Calibration structures for differential signal probing |
| US7764072B2 (en) | 2006-06-12 | 2010-07-27 | Cascade Microtech, Inc. | Differential signal probing system |
| US7403028B2 (en) | 2006-06-12 | 2008-07-22 | Cascade Microtech, Inc. | Test structure and probe for differential signals |
| US7876114B2 (en) | 2007-08-08 | 2011-01-25 | Cascade Microtech, Inc. | Differential waveguide probe |
| US7888957B2 (en) | 2008-10-06 | 2011-02-15 | Cascade Microtech, Inc. | Probing apparatus with impedance optimized interface |
| WO2010059247A2 (en) | 2008-11-21 | 2010-05-27 | Cascade Microtech, Inc. | Replaceable coupon for a probing apparatus |
| US8319503B2 (en) | 2008-11-24 | 2012-11-27 | Cascade Microtech, Inc. | Test apparatus for measuring a characteristic of a device under test |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2867723A (en) * | 1954-05-17 | 1959-01-06 | Cons Electrodynamic Corp | Electronic switching apparatus |
| US3654394A (en) * | 1969-07-08 | 1972-04-04 | Gordon Eng Co | Field effect transistor switch, particularly for multiplexing |
| US3969634A (en) * | 1975-07-31 | 1976-07-13 | Hughes Aircraft Company | Bucket background subtraction circuit for charge-coupled devices |
| DE3169127D1 (en) * | 1981-05-13 | 1985-04-04 | Ibm Deutschland | Input circuit for an integrated monolithic semiconductor memory using field effect transistors |
| US4490626A (en) * | 1982-07-29 | 1984-12-25 | Irvine Sensors Corporation | Multiplexer circuitry for high density analog signals |
| US4562365A (en) * | 1983-01-06 | 1985-12-31 | Commodore Business Machines Inc. | Clocked self booting logical "EXCLUSIVE OR" circuit |
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| US4639614A (en) * | 1985-09-13 | 1987-01-27 | Rca Corporation | Solid state RF switch with self-latching capability |
| JPS62222500A (ja) * | 1986-03-20 | 1987-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| US4794275A (en) * | 1987-09-17 | 1988-12-27 | Tektronix, Inc. | Multiple phase clock generator |
-
1989
- 1989-01-13 US US07/296,995 patent/US4922128A/en not_active Expired - Fee Related
- 1989-12-08 EP EP89122625A patent/EP0377827B1/en not_active Expired - Lifetime
- 1989-12-08 DE DE68921599T patent/DE68921599T2/de not_active Expired - Fee Related
-
1990
- 1990-01-13 JP JP2006051A patent/JPH06105552B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02227898A (ja) | 1990-09-11 |
| US4922128A (en) | 1990-05-01 |
| EP0377827A2 (en) | 1990-07-18 |
| EP0377827A3 (en) | 1991-07-31 |
| EP0377827B1 (en) | 1995-03-08 |
| DE68921599T2 (de) | 1995-10-05 |
| DE68921599D1 (de) | 1995-04-13 |
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