JPH02227898A - メモリ駆動用クロック信号発生回路 - Google Patents

メモリ駆動用クロック信号発生回路

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JPH02227898A
JPH02227898A JP2006051A JP605190A JPH02227898A JP H02227898 A JPH02227898 A JP H02227898A JP 2006051 A JP2006051 A JP 2006051A JP 605190 A JP605190 A JP 605190A JP H02227898 A JPH02227898 A JP H02227898A
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clock
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ダイナミックＲＡＭ用のワードドライブ回路
構成に関す°る。詳しくは、２つのクロック位相のどち
らか一方で、冗長ワード線及びダイナミック・メモリの
サンプル・ワード線をドライブするクロック・パルスを
生成するブースト・クロック回路を提供する。
Ｂ、従来の技術 高密度のダイナミック・メモリは、日常的には冗長ワー
ド線で実現する。テストしたメモリに１本または複数の
ワード線の故障がある時は、冗長ワード線を使用する。
メモリが欠陥のあるワード線を有する時は、プログラム
式フユーズを活動化して、１本または複数の冗長ワード
線を活動化することができる。共通のダイナミック・メ
モリ編成は、メモリセル行が４個のブロックに配列され
ている。列のアドレス指定は交代クロック位相で起こる
。
欠陥行線を冗長行線に置き換える時、行ドライバをどち
らかのクロック位相でクロックする必要がある。さらに
、ダイナミック・メモリには、メモリ行の各セフシロン
ごとにサンプル・ワード線が設けられ、これは位相クロ
ックのどちらかの位相で活動化しなければならない。基
準線は、データを有する実メモリ行により生成されるデ
ータの論理状態を区別するために使われる論理基準を提
供する。
冗１ｔワード線ドライバあるいはサンプル・ワード線ド
ライバへのクロック位相信号の結合は、ダイナミック・
メモリへのアクセス時間をあまり増大させない速度を有
する回路で行なわなければならない。さらに、行ドライ
バ・クロック線及びサンプル・ワード線ドライバ・クロ
ック線を適切にリセットするために、この結合は、接地
以下の電圧ブーストを、配列デバイスのしきい値電圧よ
りも負である負電圧にするものでなければならない。
したがって、位相クロックの２相の各相に冗長ワード線
及びサンプル・ワード線用の刻時信号を、アクセス時間
−を大幅に増加させない速度で出すことのできるブース
ト・クロックは、明らかに必要である。
Ｃ６発明が解決しようとする課題 本発明の目的は、ダイナミックＲＡＭの冗長ワード線ド
ライバ用及びサンプル・ワード線ドライバ用のＣＭＯＳ
ブースト・クロックを提供することである。
本発明のより詳しい目的は、ダイナミックＲＡＭのアク
セス時間を大幅に増加させない、独立ブースト・クロッ
ク信号を提供することである。
００課題を解決するための手段 前記及びその他の目的は、２つのクロック位相のそれぞ
れを冗長ワード線ドライバまたはサンプル・ワード線ド
ライバに供給できる０Ｍ０３回路によって実現される。
２つの位相クロック信号が、２個の差動接続ＦＥＴトラ
ンジスタのドレイン接続部に個別に接続されており、位
相クロック信号のうちの１つだけがメモリＲＡＳサイク
ル中、活動状態にある。差動接続されたＦＥＴトランジ
スタは、どちらかのクロック位相信号用の出力端子を形
成するソース接続部を宵する。
差動にランジスタのゲート接続部は、約０ボルトの水準
で浮動するようにバイアスしである。ゲートは、出力論
理回路に接続され、この回路は片方または他方の信号が
活動状態にあること、及びＲＡＳストローブ・サイクル
が進行中であることを指示する。
差動トランジスタ対のための切替え速度を増大するため
、容量性素子が各トランジスタのドレインを他のトラン
ジスタのゲートに結合する。したがって、片方のトラン
ジスタのドレインに現われる負に進むクロック信号レベ
ルが、他方のトランジスタを非伝導状態へ向かうように
強制する。
Ｅ、実施例 第１図は、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）の−殻内な構成を示す。メモリを４つのセ
クシジン２０ａｔ　２０ｂ１２０ｃ。
２０ｄに細分して示す。ＲＡＭセクシロンの６対が、１
対の冗長ワード線２１．２２．２３．２４を含んでいる
ように示す。各ＲＡＭ半部はサンプル・ワード線２６及
び３３を含む。
ダイナミックＲＡＭの製造中に冗長ワード線の片方を活
動化することが必要な場合には、いくつかの可融リンク
を活動化して、欠陥のあるワード線の代りに活動化され
る冗長ワード線を接続することができる。サンプル・ワ
ード線は、活動化された各ワード線の内容、すなわち正
規か冗長かをその中で比較するために、アドレス・デコ
ーダ１４でアドレス指定し得るサンプル論理レベルを、
さらに提供する。
冗長ワード線はワード線ドライバ１８に接続される。こ
れらのワード線は、アドレス許可回路１６により適当に
アドレス指定することができる。
冗長ワード線にアドレス指定しようとする時、ドライバ
回路１８は、そのワード線用の片方か他方のクロック位
相と同期して、ドライブ信号を受は取ることができるよ
うになる。
第１図に、ブースト・クロック１５を示すが、これはワ
ード線２１．２２．２３．２４を読取りモードまたは書
き込みモードにドライブするように最終的に結合される
ワード線ドライバに信号を供給する。ブースト・クロッ
ク１５からのこれらドライブ信号は、サンプル線２６を
ドライブするためにも用いられる。
従来のアドレス・バッファ１１及びＲＡＳバブファ１２
は協同して、ＤＲＡＭ２０用のアドレス情報を受は取る
。デコーダ１４は特定のアドレスを復号し、アドレス指
定された記憶箇所にアクセスするのに必要な刻時信号を
印加する。ＲＡＳバッファ１２は、ストローブ信号ＰＲ
ＡＳＢｎをブースト・クロック１５に供給する。
ブースト・クロック１５は、排他的信号である２つのク
ロック信号ＰＸＩ及びＰＩ３を受は取る。
この信号の一方または他方を用いて、ＤＲＡＭ２０のア
ドレス指定に用いられるワード線ドライバ回路用の刻時
時間を供給する。アドレス許可回路１６は、ＲＡＭ半部
２０ａ及び２０ｂにおける正規ワード線の刻時に関連し
ているクロック信号の片方ＰＸ１を受は取る。２０ｃ及
び２０ｄで示すＲＡＭ２０の半部をアドレス指定するた
めに、類似のアドレス許可回路１６を示す。同様に、３
つのドライブ信号を冗長ワード線用とサンプル・ワード
線用に供給するためのブースト・クロック回路１５を示
す。
冗長ワード線がデコーダ１４で選択されている時、ＲＡ
Ｍの後半２０ｃ及び２０ｄに通常用いられるワード線を
、クロック位相ＰＸＩあるいはクロック位相ＰＸ２の発
生時にドライブする必要がある。ブースト・クロック回
路１５は、デコーダ１４の出力信号と同期した必要なド
ライブ信号を供給する。
ＰＸＩ中かあるいはＰＩ３中に入出カブ−スト・クロッ
ク信号を供給するのに有用な、本発明の好ましい実施例
である特定のブースト刻時機構を第２図に示す。この回
路では、３つの異なるドライバ信号、ＰＸＳ１２、ＰＸ
ＲＵ１２、ＰＸＲＤ　１２が生成される。これらのドラ
イブ信号は２本の冗長線と１本のサンプル線を活動化す
る。特定のＤＲＡＭアーキテクチャ用に必要とされるだ
けの追加冗長ワード線またはサンプル・ワード線に、追
加のブースト・クロック回路を供給することができる。
第２図に３対の差動接続ＦＥＴトランジスタ４Ｂ、４７
．４８を示す。これらの差動接続トランジスタは、クロ
ック信号ＰＸ１及びＰＩ３をドレイン結線上で受は取る
。これらのクロック信号は差動接続トランジスタの６対
４８．４７．４８のドレインに接続される。
各差動接続トランジスタ対のゲτトは、約Ｏボルトの浮
動電位に維持される。シリーズＰＭＯ８ＦＥＴ　トラン
ジスタ５８．５９．６１．６２及び８４．６５は、接地
電位へのゲート結線帰路を有する。これが、差動トラン
ジスタ対４６．４７．４８のゲートを゛約Ｏポルトに維
持する。
差動トランジスタ対４８，４７．４ｇの接続されたソー
ス接続部は、それぞれ、ＤＲＡＭの冗長ワード線用ある
いはサンプル・ワード線用のドライブ信号を供給する出
力端子ＰＸＳ１２、ＰＸＲＵ１２、ＰＸＲＤｌ　２の１
つを形成する。
差動トランジスタ対４Ｂ、４７．４８用のソース接続部
は、シリーズＦＥＴゲート７０．７１．７２を介して、
正電位のソースＶＤＤに接続される。通常、ゲート信゛
号ＰＲＡＳｎを各トランジスタ７０１７　ｌ、７２のゲ
ートに与える。論理低状態では、ＰＲＡＳｎが、出力Ｐ
ＸＳ　１２、ＰＸＲＵ１２、ＰＸＲＤｌ２を高レベルに
維持している。
クロック・パルスＰＸ１またはＰＩ３の発生直前に、第
１図のデコーダ回路構成１４が、ＰＲＡＳ■信号を高論
理レベルとして与え、差動トランジスタ対４６．４７．
４８がクロック信号ＰＸＩまたはＰＩ３に追従できるよ
うにする。
第１図のデコーダ回路１４は、ＥＮＡＢＬＥ信号を出し
て、クロック信号ＰＸ１またはＰＩ３のどちらかが、ド
ライバ信号端子ＰＸＳ１２、ＰＸＲＵ１２、ＰＸＲＤ　
１２の１つにまで伝播できるようにする。これらの論理
回路を、第１図のデコーダ１４に接続された通常のＮＯ
Ｒ回路７６及び７８として示す。
動作中は、論理回路のどちらか一方７６または７８が、
信号ＰＢＩ、ＰＢｎ、ＰＲＡＳＢＩＩに応答して、許可
信号を、トランジスタ対４Ｂ、４７．４８の１つのトラ
ンジスタのゲートに供給する。
ゲート信号を受は取る差動対のトランジスタの動作は、
その特定トランジスタを伝導モードに戻すことである。
さらに、共に接続されたソースとゲートを有するＦＥＴ
トランジスタとして示された接続された交差結合素子５
１，５２．５３．５４．５５．５８の１つが、クロック
信号をゲートに結合させる。結合素子５１．５２．５３
．５４．５５．５８は、ドレイン接続部のうち１つに印
加されたクロック・パルスの負遷移中、負遷移をトラン
ジスタ対の対向トランジスタに結合する。したがって、
論理回路７８で生成された論理信号１ス、トランジスタ
対４８．４７．４８の接続トランジスタを伝導状態に転
化する傾向にある。このトランジスタに接続されるクロ
ック・パルスの負に進む縁端は、差動対の対向トランジ
スタを非伝導状態の方へ強制させる、つまり、対向する
トランジスタをオフにする傾向にある。したがって、ソ
ース接続部は、正のＶＤＤレベルから負の一２ボルトま
で位相クロックに追従することになる。接続された結合
素子がもたらす結合によって、非伝導状態のトランジス
タが、ソース電圧をトランジスタ対４６．４７．４８の
しきい値電圧ＶＴＮ以下に下げることにより、不注意に
ゲートオンされる状況が避けられる。論理信号がない時
、第１トランジスタ対４６において、ＦＥＴトランジス
タ５８及び５９がゲート電位を浮動状態に維持するので
、交差結合クロック信号は、このゲート信号を負にバイ
アスされた状態に維持し、トランジスタの偶発的なター
ンオンを避ける。
したがって、これは各トランジスタ対４８．４７．４８
が接地以下にブーストされているクロック信号ＰＸ１、
ＰＩ３のどちらかを、接続されたドライバ回路に供給で
きる場合に見られる。トランジスタを含む容量結合素子
５１．５２．５３．５４．５５．５Ｂが直接結合法より
も好ましいことが分っている。容量結合は、非活動状態
にあるクロックＰＸ１またはＰＩ３を、残りのクロック
が活動状態にある間中、効果的に分離する。各クロック
を、各トランジスタ対の対向接続トランジスタのゲート
に直接結合させると、不都合な電圧パルス、すなわちグ
リッチのフィードバラクラ非活動状態にあるクロック中
に供給することになる。
したがって、冗長ワード線用またはサンプル・ワード線
用のブースト・クロックが交差結合０ＭＯ８差動トラン
ジスタ対を使って実現される様子が分る。当業者は、特
許請求の範囲に特定的に説明した発明以外の実施例も認
められたい。
【図面の簡単な説明】
第１図は、冗長ワード線及びサンプル・ワード線を含む
ＤＲＡＭの編成図である。 第２図は、冗長ワード線クロック信号とサンプル・ワー
ド線クロック信号の両方を供給できるブースト回路の説
明図である。 １２・・・・ＲＡＳバッファ、１４・・・・アドレス・
デコーダ、１５・・・・ブースト・クロック、１６・・
・・アドレス許可回路、１８・・・・ワード線ドライバ
、２１．２２．２３．２４・・・・冗長ワード線、２６
．３３・・・・サンプル・ワード線、４６．４７．４８
・・・・差動接続ＦＥＴトランジスタ、５１．５２、Ｓ
３．５４．５５．５６・・・・結合素子、５８．５８．
６１．６２．６４．６５、・・・・ＰＭＯ８ＦＥＴトラ
ンジスタ、７０．７１．７２、・・・・ＦＥＴゲート、

Claims (2)

    【特許請求の範囲】
  1. （１）記憶箇所の読取りに同期する位相クロックの対か
    らブースト・クロック信号を送り出す、ブースト・クロ
    ック信号発生機構であって、 前期クロック信号の１つに接続されたドレイン接続部と
    、出力端子を形成する共通に接続されたソースを有する
    、ブースト・クロック信号を発生するための、１対の差
    動接続ＦＥＴトランジスタと、 各ゲートを浮遊電圧電位に維持するための、前記差動接
    続トランジスタの各ゲートと直列の直列パスＦＥＴトラ
    ンジスタと、 差動接続ＦＥＴトランジスタの各対のドレインを対向す
    るトランジスタのゲートに結合する、１対の容量結合素
    子と、 前記直列パスＦＥＴトランジスタの１つに接続前記直列
    パスＦＥＴトランジスタの残りの１つに接続された第２
    論理回路であって、前記差動接続トランジスタの一方ま
    たは他方が前記の両論理回路の片方によりゲートオンさ
    れ、前記トランジスタが前記容量結合素子の１つに結合
    しているクロック、信号により非伝導状態にドライブさ
    れる、前記の第２論理回路 を含む、前記のブースト・クロック信号発生機構。
  2. （２）２つの同期位相クロックから冗長クロック信号を
    発生するための、ブースト・クロック信号発生機構であ
    って、 各対が、一まとめに接続されて第１、第２、第３の出力
    端子を形成するソース接続部と、位相クロックに接続さ
    れたドレイン接続部を有する、第１対、第２対、第３対
    の差動ＦＥＴトランジスタと、 第１論理回路と、 第２論理回路と、 各トランジスタが前記差動トランジスタ対のゲート接続
    部に直列に接続され、かつ第１および第２論理回路に接
    続され、前記トランジスタが前記差動トランジスタ・ゲ
    ートを浮遊電位に維持し、前記第１及び第２論理回路に
    より各差動トランジスタ対の１つが前記クロック信号の
    １つを前記第１、第２、第３出力端子に接続できるよう
    する、第１、第２、第３対のＦＥＴゲート・トランジス
    タと、各前記差動トランジスタ対のドレインを残りのト
    ランジスタのゲートに接続し、前記差動トランジスタの
    非伝導状態から伝導状態へのスイッチ速度を加速する、
    第１、第２、第３対の容量結合素子 を含む、前記のブースト・クロック信号発生機構。
JP2006051A 1989-01-13 1990-01-13 メモリ駆動用クロック信号発生回路 Expired - Lifetime JPH06105552B2 (ja)

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KR100330527B1 (ko) * 1999-01-05 2002-03-28 포만 제프리 엘 데이터-저장 어레이 내에 배치되는 샘플 워드라인을사용하여 워드라인 활성화 지연을 감시하는 회로
KR100330539B1 (ko) * 1999-01-05 2002-04-01 포만 제프리 엘 복수의 샘플 워드라인을 사용하는 견고한 워드라인 활성화지연 감시 회로

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