JPH02227898A - メモリ駆動用クロック信号発生回路 - Google Patents

メモリ駆動用クロック信号発生回路

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JPH02227898A
JPH02227898A JP2006051A JP605190A JPH02227898A JP H02227898 A JPH02227898 A JP H02227898A JP 2006051 A JP2006051 A JP 2006051A JP 605190 A JP605190 A JP 605190A JP H02227898 A JPH02227898 A JP H02227898A
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clock
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は、ダイナミックRAM用のワードドライブ回路
構成に関す°る。詳しくは、2つのクロック位相のどち
らか一方で、冗長ワード線及びダイナミック・メモリの
サンプル・ワード線をドライブするクロック・パルスを
生成するブースト・クロック回路を提供する。
B、従来の技術 高密度のダイナミック・メモリは、日常的には冗長ワー
ド線で実現する。テストしたメモリに1本または複数の
ワード線の故障がある時は、冗長ワード線を使用する。
メモリが欠陥のあるワード線を有する時は、プログラム
式フユーズを活動化して、1本または複数の冗長ワード
線を活動化することができる。共通のダイナミック・メ
モリ編成は、メモリセル行が4個のブロックに配列され
ている。列のアドレス指定は交代クロック位相で起こる
欠陥行線を冗長行線に置き換える時、行ドライバをどち
らかのクロック位相でクロックする必要がある。さらに
、ダイナミック・メモリには、メモリ行の各セフシロン
ごとにサンプル・ワード線が設けられ、これは位相クロ
ックのどちらかの位相で活動化しなければならない。基
準線は、データを有する実メモリ行により生成されるデ
ータの論理状態を区別するために使われる論理基準を提
供する。
冗1tワード線ドライバあるいはサンプル・ワード線ド
ライバへのクロック位相信号の結合は、ダイナミック・
メモリへのアクセス時間をあまり増大させない速度を有
する回路で行なわなければならない。さらに、行ドライ
バ・クロック線及びサンプル・ワード線ドライバ・クロ
ック線を適切にリセットするために、この結合は、接地
以下の電圧ブーストを、配列デバイスのしきい値電圧よ
りも負である負電圧にするものでなければならない。
したがって、位相クロックの2相の各相に冗長ワード線
及びサンプル・ワード線用の刻時信号を、アクセス時間
−を大幅に増加させない速度で出すことのできるブース
ト・クロックは、明らかに必要である。
C6発明が解決しようとする課題 本発明の目的は、ダイナミックRAMの冗長ワード線ド
ライバ用及びサンプル・ワード線ドライバ用のCMOS
ブースト・クロックを提供することである。
本発明のより詳しい目的は、ダイナミックRAMのアク
セス時間を大幅に増加させない、独立ブースト・クロッ
ク信号を提供することである。
00課題を解決するための手段 前記及びその他の目的は、2つのクロック位相のそれぞ
れを冗長ワード線ドライバまたはサンプル・ワード線ド
ライバに供給できる0M03回路によって実現される。
2つの位相クロック信号が、2個の差動接続FETトラ
ンジスタのドレイン接続部に個別に接続されており、位
相クロック信号のうちの1つだけがメモリRASサイク
ル中、活動状態にある。差動接続されたFETトランジ
スタは、どちらかのクロック位相信号用の出力端子を形
成するソース接続部を宵する。
差動にランジスタのゲート接続部は、約0ボルトの水準
で浮動するようにバイアスしである。ゲートは、出力論
理回路に接続され、この回路は片方または他方の信号が
活動状態にあること、及びRASストローブ・サイクル
が進行中であることを指示する。
差動トランジスタ対のための切替え速度を増大するため
、容量性素子が各トランジスタのドレインを他のトラン
ジスタのゲートに結合する。したがって、片方のトラン
ジスタのドレインに現われる負に進むクロック信号レベ
ルが、他方のトランジスタを非伝導状態へ向かうように
強制する。
E、実施例 第1図は、ダイナミック・ランダム・アクセス・メモリ
(DRAM)の−殻内な構成を示す。メモリを4つのセ
クシジン20at 20b120c。
20dに細分して示す。RAMセクシロンの6対が、1
対の冗長ワード線21.22.23.24を含んでいる
ように示す。各RAM半部はサンプル・ワード線26及
び33を含む。
ダイナミックRAMの製造中に冗長ワード線の片方を活
動化することが必要な場合には、いくつかの可融リンク
を活動化して、欠陥のあるワード線の代りに活動化され
る冗長ワード線を接続することができる。サンプル・ワ
ード線は、活動化された各ワード線の内容、すなわち正
規か冗長かをその中で比較するために、アドレス・デコ
ーダ14でアドレス指定し得るサンプル論理レベルを、
さらに提供する。
冗長ワード線はワード線ドライバ18に接続される。こ
れらのワード線は、アドレス許可回路16により適当に
アドレス指定することができる。
冗長ワード線にアドレス指定しようとする時、ドライバ
回路18は、そのワード線用の片方か他方のクロック位
相と同期して、ドライブ信号を受は取ることができるよ
うになる。
第1図に、ブースト・クロック15を示すが、これはワ
ード線21.22.23.24を読取りモードまたは書
き込みモードにドライブするように最終的に結合される
ワード線ドライバに信号を供給する。ブースト・クロッ
ク15からのこれらドライブ信号は、サンプル線26を
ドライブするためにも用いられる。
従来のアドレス・バッファ11及びRASバブファ12
は協同して、DRAM20用のアドレス情報を受は取る
。デコーダ14は特定のアドレスを復号し、アドレス指
定された記憶箇所にアクセスするのに必要な刻時信号を
印加する。RASバッファ12は、ストローブ信号PR
ASBnをブースト・クロック15に供給する。
ブースト・クロック15は、排他的信号である2つのク
ロック信号PXI及びPI3を受は取る。
この信号の一方または他方を用いて、DRAM20のア
ドレス指定に用いられるワード線ドライバ回路用の刻時
時間を供給する。アドレス許可回路16は、RAM半部
20a及び20bにおける正規ワード線の刻時に関連し
ているクロック信号の片方PX1を受は取る。20c及
び20dで示すRAM20の半部をアドレス指定するた
めに、類似のアドレス許可回路16を示す。同様に、3
つのドライブ信号を冗長ワード線用とサンプル・ワード
線用に供給するためのブースト・クロック回路15を示
す。
冗長ワード線がデコーダ14で選択されている時、RA
Mの後半20c及び20dに通常用いられるワード線を
、クロック位相PXIあるいはクロック位相PX2の発
生時にドライブする必要がある。ブースト・クロック回
路15は、デコーダ14の出力信号と同期した必要なド
ライブ信号を供給する。
PXI中かあるいはPI3中に入出カブ−スト・クロッ
ク信号を供給するのに有用な、本発明の好ましい実施例
である特定のブースト刻時機構を第2図に示す。この回
路では、3つの異なるドライバ信号、PXS12、PX
RU12、PXRD 12が生成される。これらのドラ
イブ信号は2本の冗長線と1本のサンプル線を活動化す
る。特定のDRAMアーキテクチャ用に必要とされるだ
けの追加冗長ワード線またはサンプル・ワード線に、追
加のブースト・クロック回路を供給することができる。
第2図に3対の差動接続FETトランジスタ4B、47
.48を示す。これらの差動接続トランジスタは、クロ
ック信号PX1及びPI3をドレイン結線上で受は取る
。これらのクロック信号は差動接続トランジスタの6対
48.47.48のドレインに接続される。
各差動接続トランジスタ対のゲτトは、約Oボルトの浮
動電位に維持される。シリーズPMO8FET トラン
ジスタ58.59.61.62及び84.65は、接地
電位へのゲート結線帰路を有する。これが、差動トラン
ジスタ対46.47.48のゲートを゛約Oポルトに維
持する。
差動トランジスタ対48,47.4gの接続されたソー
ス接続部は、それぞれ、DRAMの冗長ワード線用ある
いはサンプル・ワード線用のドライブ信号を供給する出
力端子PXS12、PXRU12、PXRDl 2の1
つを形成する。
差動トランジスタ対4B、47.48用のソース接続部
は、シリーズFETゲート70.71.72を介して、
正電位のソースVDDに接続される。通常、ゲート信゛
号PRASnを各トランジスタ7017 l、72のゲ
ートに与える。論理低状態では、PRASnが、出力P
XS 12、PXRU12、PXRDl2を高レベルに
維持している。
クロック・パルスPX1またはPI3の発生直前に、第
1図のデコーダ回路構成14が、PRAS■信号を高論
理レベルとして与え、差動トランジスタ対46.47.
48がクロック信号PXIまたはPI3に追従できるよ
うにする。
第1図のデコーダ回路14は、ENABLE信号を出し
て、クロック信号PX1またはPI3のどちらかが、ド
ライバ信号端子PXS12、PXRU12、PXRD 
12の1つにまで伝播できるようにする。これらの論理
回路を、第1図のデコーダ14に接続された通常のNO
R回路76及び78として示す。
動作中は、論理回路のどちらか一方76または78が、
信号PBI、PBn、PRASBIIに応答して、許可
信号を、トランジスタ対4B、47.48の1つのトラ
ンジスタのゲートに供給する。
ゲート信号を受は取る差動対のトランジスタの動作は、
その特定トランジスタを伝導モードに戻すことである。
さらに、共に接続されたソースとゲートを有するFET
トランジスタとして示された接続された交差結合素子5
1,52.53.54.55.58の1つが、クロック
信号をゲートに結合させる。結合素子51.52.53
.54.55.58は、ドレイン接続部のうち1つに印
加されたクロック・パルスの負遷移中、負遷移をトラン
ジスタ対の対向トランジスタに結合する。したがって、
論理回路78で生成された論理信号1ス、トランジスタ
対48.47.48の接続トランジスタを伝導状態に転
化する傾向にある。このトランジスタに接続されるクロ
ック・パルスの負に進む縁端は、差動対の対向トランジ
スタを非伝導状態の方へ強制させる、つまり、対向する
トランジスタをオフにする傾向にある。したがって、ソ
ース接続部は、正のVDDレベルから負の一2ボルトま
で位相クロックに追従することになる。接続された結合
素子がもたらす結合によって、非伝導状態のトランジス
タが、ソース電圧をトランジスタ対46.47.48の
しきい値電圧VTN以下に下げることにより、不注意に
ゲートオンされる状況が避けられる。論理信号がない時
、第1トランジスタ対46において、FETトランジス
タ58及び59がゲート電位を浮動状態に維持するので
、交差結合クロック信号は、このゲート信号を負にバイ
アスされた状態に維持し、トランジスタの偶発的なター
ンオンを避ける。
したがって、これは各トランジスタ対48.47.48
が接地以下にブーストされているクロック信号PX1、
PI3のどちらかを、接続されたドライバ回路に供給で
きる場合に見られる。トランジスタを含む容量結合素子
51.52.53.54.55.5Bが直接結合法より
も好ましいことが分っている。容量結合は、非活動状態
にあるクロックPX1またはPI3を、残りのクロック
が活動状態にある間中、効果的に分離する。各クロック
を、各トランジスタ対の対向接続トランジスタのゲート
に直接結合させると、不都合な電圧パルス、すなわちグ
リッチのフィードバラクラ非活動状態にあるクロック中
に供給することになる。
したがって、冗長ワード線用またはサンプル・ワード線
用のブースト・クロックが交差結合0MO8差動トラン
ジスタ対を使って実現される様子が分る。当業者は、特
許請求の範囲に特定的に説明した発明以外の実施例も認
められたい。
【図面の簡単な説明】
第1図は、冗長ワード線及びサンプル・ワード線を含む
DRAMの編成図である。 第2図は、冗長ワード線クロック信号とサンプル・ワー
ド線クロック信号の両方を供給できるブースト回路の説
明図である。 12・・・・RASバッファ、14・・・・アドレス・
デコーダ、15・・・・ブースト・クロック、16・・
・・アドレス許可回路、18・・・・ワード線ドライバ
、21.22.23.24・・・・冗長ワード線、26
.33・・・・サンプル・ワード線、46.47.48
・・・・差動接続FETトランジスタ、51.52、S
3.54.55.56・・・・結合素子、58.58.
61.62.64.65、・・・・PMO8FETトラ
ンジスタ、70.71.72、・・・・FETゲート、

Claims (2)

    【特許請求の範囲】
  1. (1)記憶箇所の読取りに同期する位相クロックの対か
    らブースト・クロック信号を送り出す、ブースト・クロ
    ック信号発生機構であって、 前期クロック信号の1つに接続されたドレイン接続部と
    、出力端子を形成する共通に接続されたソースを有する
    、ブースト・クロック信号を発生するための、1対の差
    動接続FETトランジスタと、 各ゲートを浮遊電圧電位に維持するための、前記差動接
    続トランジスタの各ゲートと直列の直列パスFETトラ
    ンジスタと、 差動接続FETトランジスタの各対のドレインを対向す
    るトランジスタのゲートに結合する、1対の容量結合素
    子と、 前記直列パスFETトランジスタの1つに接続前記直列
    パスFETトランジスタの残りの1つに接続された第2
    論理回路であって、前記差動接続トランジスタの一方ま
    たは他方が前記の両論理回路の片方によりゲートオンさ
    れ、前記トランジスタが前記容量結合素子の1つに結合
    しているクロック、信号により非伝導状態にドライブさ
    れる、前記の第2論理回路 を含む、前記のブースト・クロック信号発生機構。
  2. (2)2つの同期位相クロックから冗長クロック信号を
    発生するための、ブースト・クロック信号発生機構であ
    って、 各対が、一まとめに接続されて第1、第2、第3の出力
    端子を形成するソース接続部と、位相クロックに接続さ
    れたドレイン接続部を有する、第1対、第2対、第3対
    の差動FETトランジスタと、 第1論理回路と、 第2論理回路と、 各トランジスタが前記差動トランジスタ対のゲート接続
    部に直列に接続され、かつ第1および第2論理回路に接
    続され、前記トランジスタが前記差動トランジスタ・ゲ
    ートを浮遊電位に維持し、前記第1及び第2論理回路に
    より各差動トランジスタ対の1つが前記クロック信号の
    1つを前記第1、第2、第3出力端子に接続できるよう
    する、第1、第2、第3対のFETゲート・トランジス
    タと、各前記差動トランジスタ対のドレインを残りのト
    ランジスタのゲートに接続し、前記差動トランジスタの
    非伝導状態から伝導状態へのスイッチ速度を加速する、
    第1、第2、第3対の容量結合素子 を含む、前記のブースト・クロック信号発生機構。
JP2006051A 1989-01-13 1990-01-13 メモリ駆動用クロック信号発生回路 Expired - Lifetime JPH06105552B2 (ja)

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