KR100306468B1 - 반도체 메모리 장치 및 입출력 라인 프리차지 방법 - Google Patents
반도체 메모리 장치 및 입출력 라인 프리차지 방법 Download PDFInfo
- Publication number
- KR100306468B1 KR100306468B1 KR1019990040424A KR19990040424A KR100306468B1 KR 100306468 B1 KR100306468 B1 KR 100306468B1 KR 1019990040424 A KR1019990040424 A KR 1019990040424A KR 19990040424 A KR19990040424 A KR 19990040424A KR 100306468 B1 KR100306468 B1 KR 100306468B1
- Authority
- KR
- South Korea
- Prior art keywords
- input
- output line
- line pairs
- output
- memory
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000015654 memory Effects 0.000 claims abstract description 104
- 230000004044 response Effects 0.000 claims abstract description 26
- 239000000872 buffer Substances 0.000 claims description 9
- 230000007704 transition Effects 0.000 description 9
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 6
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 6
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 6
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 6
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- OIGNJSKKLXVSLS-VWUMJDOOSA-N prednisolone Chemical group O=C1C=C[C@]2(C)[C@H]3[C@@H](O)C[C@](C)([C@@](CC4)(O)C(=O)CO)[C@@H]4[C@@H]3CCC2=C1 OIGNJSKKLXVSLS-VWUMJDOOSA-N 0.000 description 4
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 101100441313 Arabidopsis thaliana CSU1 gene Proteins 0.000 description 2
- 101100341170 Caenorhabditis elegans irg-7 gene Proteins 0.000 description 2
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 101100004408 Arabidopsis thaliana BIG gene Proteins 0.000 description 1
- 101150017033 LPR1 gene Proteins 0.000 description 1
- 101150089216 LPR2 gene Proteins 0.000 description 1
- 101100008072 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CWP2 gene Proteins 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치 및 입출력라인 프리차지방법에 관한 것으로서, 특히 본 발명의 장치는 제 1 및 제 2 메모리 영역 상에서, 각각 컬럼 방향으로 확장되고 로우방향으로 반복적으로 배치된 복수의 제 1 및 제 2 지역 입출력 라인 쌍들과, 각 제 1 및 제 2 지역 입출력 라인 쌍들을 각각 프리차지하기 위한 복수의 제 1 및 제 2 프리차지수단들과, 제 1 및 제 2 메모리 영역들 사이에 배치되고, 각 제 1 및 제 2 지역 입출력 라인 쌍들의 종단에 각각 연결된 복수의 제 1 및 제 2 스위칭수단들과, 제 1 및 제 2 메모리 영역들 사이에 배치되고, 대응하는 제 1 및 제 2 스위칭수단들의 각 출력들이 공통으로 연결되고, 대응하는 입출력 센스증폭기에 각각 연결된 복수의 광역 입출력 라인 쌍들과, 대기모드에서는 복수의 제 1 및 제 2 스위칭수단들을 모두 턴온 상태로 제어하고, 제 1 메모리 영역의 리드 또는 라이트 명령에 응답하여 복수의 제 2 스위칭수단들을 턴오프시키고, 리드 또는 라이트 명령에 뒤따르는 명령에 응답하여 턴오프된 복수의 제 2 스위칭수단들을 턴온시켜서 복수의 제 1 및 제 2 프리차지수단들을 통하여 복수의 제 1 및 제 2 지역 입출력 라인 쌍들 및 복수의 광역 입출력 라인 쌍들이 동시에 프리차지되도록 제어하는 스위칭 제어수단을 포함한다. 따라서, 본 발명에서는 광역 입출력 라인 쌍의 프리차지수단을 제거할 수 있어서 칩 사이즈 및 전력소모를 줄일 수 있다.
Description
본 발명은 반도체 메모리 장치 및 입출력 라인 프리차지방법에 관한 것으로서, 특히 한 쌍의 지역 입출력 라인 쌍들이 공유하는 광역 입출력 라인 쌍의 프리차지수단을 제거할 수 있는 반도체 메모리 장치 및 입출력 라인 프리차지방법에 관한 것이다.
최근 그래픽 시스템 중 고급 제품들은 고해상도 및 3D 기능을 수행하기 위하여 보다 대용량의 메모리를 요구하고 있고, 또한, 메모리와 그래픽 엔진 기능을 수행하는 로직 사이에 보다 큰 밴드 폭을 요구하고 있다. 이를 만족시키는 제품으로써 램버스 디램(RAMBUS DRAM)과 MML(MERGED MEMORY LOGIC)이 대두되고 있다.
그런데, 이들 메모리의 공통점은 디램 코아 내부의 하이 밴드 폭을 실현하기 위해서 기존 제품과는 달리 동시에 다수의 데이터 버스(~512)를 동작시키고 있다. 이처럼 내부 데이터 버스가 많고, 대신 컬럼 어드레스수가 적은 제품에서는 기존의 구조와는 달리 센스 증폭기 영역으로 컬럼 선택 라인이 달리고, 셀 어레이 위로 I/O라인이 달리는 구조를 많이 채용하고 있다(미국특허 5,892,719).
상술한 구조에서는 입출력 라인 프리차지시에는 모든 멀티 플렉서를 턴오프시켜서 지역 입출력 라인들과 광역 입출력 라인들을 각각 고립시킨 상태에서 프리차지동작을 수행하였다. 이와 같이, 프리차지된 상태에서 컬럼 어드레스 스트로브 액티브 명령이 입력되면 디코딩 어드레스에 의해 해당 지역 입출력 라인과 광역 입출력 라인을 연결한다.
이러한, 입출력 라인 제어방법은 프리차지 동작에서는 멀티 플렉서가 턴오프되어 지역 입출력 라인들과 광역 입출력 라인들이 각각 고립된 상태로 있게 된다. 따라서, 각 입출력 라인들의 플로팅 상태를 방지하기 위하여 각 입출력 라인마다 프리차지수단을 구비한다.
그러나, 복합형 반도체 메모리 장치에서는 기존 메모리 장치에 비해 컬럼 깊이(DEPTH : 컬럼 어드레스에 의한 조합수)가 작아지고 입출력 라인 수는 매우 커지는 구조가 되기 때문에 각 라인에 설치되는 프리차지수단의 수도 커지게 된다.
이러한, 프리차지수단은 메모리 코아 상에 배치되므로, 메모리 코아의 레이 아웃을 어렵게 하고, 수적 증가는 결국 레이 아웃 면적을 많이 차지하게 되므로 칩사이즈를 크게 하고, 전체적인 전력 소모를 증가시킨다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 한 쌍의 지역 입출력 라인 쌍들이 공유하는 광역 입출력 라인 쌍의 프리차지를 한 쌍의 지역 입출력 라인 쌍들의 프리차지수단을 사용하여 함으로써, 광역 입출력 라인 쌍의 프리차지수단을 제거할 수 있어서, 칩 사이즈 및 전력소모를 줄일 수 있는 반도체 메모리 장치 및 입출력 라인 프리차지방법을 제공하는 데 있다.
도 1은 본 발명에 의한 반도체 메모리 장치의 메모리 코아 부분의 일 실시예를 나타낸 구성도.
도 2는 도 1에서 메모리 셀로부터 입출력 센스 증폭기 까지의 하나의 입출력 패스를 나타낸 도면.
도 3은 도 2의 스위칭 제어수단의 조합수단의 구성을 나타낸 도면.
도 4는 본 발명에 의한 입출력 라인 프리차지 동작을 설명하기 위한 파형도.
<도면의 주요부분에 대한 부호의 설명>
10 : 제 1 메모리 영역 20 : 제 2 메모리 영역
UBANK1~UBANKn : 상부 메모리 뱅크들 RD : 로우 디코더
LBANK1~LBANKn : 하부 메모리 뱅크들 CD : 컬럼 디코더
BL1~BLm : 메모리 블록들 CA : 셀 어레이
SAU, SAL : 센스 증폭기 CSU1, CSL1 : 컬럼 선택기
BL/BLB : 비트 라인 쌍 WL :워드 라인
CSLU1, CSLL1 : 컬럼 선택 라인
HLIOU,HLIOL : 수평 지역 입출력 라인 쌍
ULIO1~ULIO2m : 상부 지역 입출력 라인 쌍들
LLIO1~LLIO2m : 하부 지역 입출력 라인 쌍들
GIO1~GIO2m : 광역 입출력 라인 쌍들
UPR1~UPR2m : 상부 프리차지수단들
LLPR1~LLPR2m : 하부 프리차지수단들
UMUX1~UMUX2m : 상부 스위칭수단들
LMUX1~LMUX2m : 하부 스위칭수단들 WD1~WD2m : 라이트 드라이버들
IOSA1~IOSA2m : 입출력 센스 증폭기들 SC : 스위칭 제어수단
CB1 : 제1 조합수단 CB2 : 제 2 조합수단
CL1, CL2 : 제어신호선
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 제 1 및 제 2 메모리 영역 상에서, 각각 컬럼 방향으로 확장되고 로우방향으로 반복적으로 배치된 복수의 제 1 및 제 2 지역 입출력 라인 쌍들과, 상기 각 제 1 및 제 2 지역 입출력 라인 쌍들을 각각 프리차지하기 위한 복수의 제 1 및 제 2 프리차지수단들과, 상기 제 1 및 제 2 메모리 영역들 사이에 배치되고, 상기 각 제 1 및 제 2 지역 입출력 라인 쌍들의 종단에 각각 연결된 복수의 제 1 및 제 2 스위칭수단들과, 상기 제 1 및 제 2 메모리 영역들 사이에 배치되고, 상기 대응하는 제 1 및 제 2 스위칭수단들의 각 출력들이 공통으로 연결되고, 대응하는 입출력 센스증폭기에 각각 연결된 복수의 광역 입출력 라인 쌍들과, 스위칭 제어수단을 포함한다.
스위칭 제어수단은 대기모드에서는 상기 복수의 제 1 및 제 2 스위칭수단들을 모두 턴온 상태로 제어하고, 상기 제 1 메모리 영역의 리드 또는 라이트 명령에 응답하여 상기 복수의 제 2 스위칭수단들을 턴오프시키고, 상기 리드 또는 라이트명령에 뒤따르는 명령에 응답하여 상기 턴오프된 복수의 제 2 스위칭수단들을 턴온시켜서 상기 복수의 제 1 및 제 2 프리차지수단들을 통하여 상기 복수의 제 1 및 제 2 지역 입출력 라인 쌍들 및 상기 복수의 광역 입출력 라인 쌍들이 동시에 프리차지되도록 제어한다.
본 발명의 방법은 대기모드에서, 제 1 및 제 2 메모리 영역 상에 각각 배치된 제 1 및 제 2 지역 입출력 라인 쌍들과 상기 제 1 및 제 2 입출력 라인 쌍들이 공유하는 광역 입출력라인 쌍을 서로 연결하고, 상기 제 1 및 제 2 입출력 라인 쌍들에 각각 연결된 제 1 및 제 2 프리차지수단들에 의해 제 1 및 제 2 지역 입출력 라인 쌍들과 광역 입출력 라인 쌍을 동시에 프리차지하는 단계와, 제 1 메모리 영역의 리드 또는 라이트 명령에 응답하여 상기 광역 입출력 라인 쌍으로부터 상기 제 2 지역 입출력 라인 쌍을 차단시키는 단계와, 리드 또는 라이트 명령에 뒤따르는 명령에 응답하여 상기 광역 입출력 라인 쌍에 상기 제 2 지역 입출력 라인 쌍을 다시 연결하고, 상기 제 1 및 제 2 입출력 라인 쌍들에 각각 연결된 제 1 및 제 2 프리차지수단들에 의해 제 1 및 제 2 지역 입출력 라인 쌍들과 광역 입출력 라인 쌍을 동시에 프리차지하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 반도체 메모리 장치의 메모리 코아 부분의 일 실시예의 구성을 나타낸다. 도 1에서, 메모리 코아는 제 1 메모리 영역(10), 제 2 메모리 영역(20)을 포함한다. 제 1 메모리 영역(10)은 컬럼 방향으로 배열된 상부 메모리뱅크들(UBANK1~UBANKn)을 포함하고, 제 2 메모리 영역(20)은 컬럼 방향으로 하부 메모리 뱅크들(LBANK1~LBANKn)을 포함한다. 각 메모리 뱅크는 로우 방향으로 배열된 메모리 블록들(BL1~BLm)을 포함한다. 각 메모리 블록은 매트릭스 상으로 배열된 복수의 메모리 셀들을 포함하는 셀 어레이(CA)와 셀 어레이(CA)의 상부 및 하부에 각각 배치된 상부 센스 증폭기들(SAU) 및 하부 센스증폭기들(SAL)을 포함한다. 셀 어레이(CA) 내에서 비트 라인 쌍(BL/BLB)은 컬럼 방향으로 확장되고, 로우방향으로 교호로 배열된다.
상부 센스 증폭기들(SAU) 각각은 비트라인 쌍(BL/BLB)에 연결되고, 컬럼 선택 라인(CSLU1)에 의해 스위칭되는 컬럼 선택기(CSU1)를 통하여 수평 지역 입출력 라인 쌍(HLIOU)을 공유한다. 하부 센스 증폭기들(SAL) 각각은 비트라인쌍(BL/BLB)에 연결되고, 컬럼 선택 라인(CSLL1)에 의해 스위칭되는 컬럼 선택기(CSL1)를 통하여 수평 지역 입출력 라인 쌍(HLIOL)을 공유한다. 따라서, 각 메모리 블록들에서 상하 두 쌍의 비트 라인 쌍이 각각 선택되게 된다. 즉, 각 메모리 블록들에서 동일 번호를 가진 컬럼 선택기들은 동일 컬럼선택라인에 의해 동시에 제어된다.
워드 라인(WL)은 컬럼 선택 라인과 동일 방향으로 배치된다. 본 실시예에서는 메모리 영역들(10, 20)의 우측에 로우 디코더(RD) 및 컬럼 디코더(CD)가 배치된 예를 도시하였으나, 이에 국한되는 것은 아니고 예컨대 메모리 블록들 사이에 배치될 수도 있다.
상부 메모리 뱅크들(UBANK1~UBANKn)의 동일 메모리 블록 컬럼들의 각각에는 2개의 상부 지역 입출력 라인 쌍들(ULIO1, ULIO2), (ULIO3, ULIO4), ..., (ULIO2m-1, ULIO2m)이 컬럼방향으로 달린다. 따라서, 메모리 블록(BL1) 컬럼에서 각 메모리 뱅크들(UBANK1~UBANKn)의 수평 지역 입출력 라인 쌍들(HLIOU)은 상부 지역 입출력 라인 쌍(ULIO1)을 공유하고, 수평 지역 입출력 라인 쌍들(HLIOL)은 상부 지역 입출력 라인 쌍(ULIO2)을 공유한다.
상부 지역 입출력 라인 쌍(ULIO1)은 프리차지수단(UPR1)을 거쳐서 제 1 또는 상부 스위칭수단, 즉 상부 멀티 플렉서(UMUX1)에 연결된다. 상부 지역 입출력 라인 쌍(ULIO2)은 프리차지수단(UPR2)을 거쳐서 상부 멀티 플렉서(UMUX2)에 연결된다.
제 2 메모리 영역(20)에서도 상술한 메모리 영역(10)의 구조와 대칭되는 구조로 구성된다. 따라서, 하부 지역 입출력 라인 쌍(LLIO1)은 프리차지수단(LPR1)을 거쳐서 제 2 또는 하부 스위칭 수단, 즉 하부 멀티 플렉서(LMUX1)에 연결된다. 하부 지역 입출력 라인 쌍(LLIO2)은 프리차지수단(LPR2)을 거쳐서 하부 멀티 플렉서(LMUX2)에 연결된다.
상부 멀티 플렉서(UMUX1~UMUX2m)들은 스위칭 제어수단(SC)의 제 1 조합수단(CB1)에 연결된 제 1 제어신호선(CL1)을 공유하고, 하부 멀티 플렉서(LMUX1~LMUX2m)들은 스위칭 제어수단(SC)의 제 2 조합수단(CB2)에 연결된 제 2 제어신호선(CL2)을 공유한다.
또한, 상부 및 하부 멀티 플렉서(UMUX1, LMUX1)는 광역 입출력 라인 쌍(GIO1)을 공유한다. 상부 및 하부 멀티 플렉서(UMUX2, LMUX2)는 광역 입출력 라인 쌍(GIO2)을 공유한다. 광역 입출력 라인 쌍(GIO1)은 입출력 센스 증폭기(IOSA1) 및 라이트 드라이버(WD1)와 연결된다. 광역 입출력 라인 쌍(GIO2)은 입출력 센스증폭기(IOSA2) 및 라이트 드라이버(WD2)와 연결된다.
도 2는 도 1에서 메모리 셀로부터 입출력 센스 증폭기 까지의 하나의 입출력 패스를 나타낸다. 도 2에서 멀티 플렉서(UMUX1, LMUX1)는 광역 입출력 라인 쌍(GIO1)을 공유하고, 광역 입출력 라인 쌍(G101)은 입출력 센스 증폭기(IOSA1) 및 라이트 드라이버(WD1)에 각각 연결된다. 상부 멀티 플렉서(UMUX1)는 스위칭 제어수단(SC)의 제 1 조합수단(CB1)으로부터 제공되는 제어신호(PGLISU)에 응답하여 스위칭된다. 하부 멀티 플렉서(LMUX1)는 스위칭 제어수단(SC)의 제 2 조합수단(CB2)으로부터 제공되는 제어신호(PGLISL)에 응답하여 스위칭된다.
도 3은 도 2의 스위칭 제어수단의 조합수단의 구성을 나타낸다. 각 조합수단은 노아 게이트(NOR1, NOR2), 인버터(INV0), 버퍼(INV1, INV2)를 포함한다.
제 1 조합수단(CB1)의 노아 게이트(NOR1)는 인버터(INV0)를 통하여 제 2 메모리 영역(20)의 로우 어드레스 스트로브 프리차지 명령(RAS-PRL)에 동기한 PRDL신호를 반전 입력한다. 반전된 PRDL 신호와, 제 1 메모리 영역(10)의 로우 어드레스 스트로브 프리차지 명령(RAS-PRU)에 동기한 PRDU신호를 노아 게이트(NOR1)를 통하여 노아 조합한다. 노아 게이트(NOR1)의 출력과 제 2 메모리 영역(20)의 컬럼 어드레스 스트로브 액티브(CAS Active) 신호인 PCL신호를 노아 게이트(NOR2)에서 노아 조합한다. 컬럼 어드레스 스트로브 액티브(CAS Active) 신호는 제 2 메모리 영역의 리드 또는 라이트 명령에 동기한다. 버퍼(INV1, INV2)는 노아 게이트(NOR2)의 출력을 버퍼링하고 버퍼링된 PGLISU신호를 상부 멀티 플렉서들(UMUX1~UMUX2m)의 각 제어단자에 제공한다.
제 2 조합수단(CB2)의 인버터(INV0)를 통하여 제 1 메모리 영역(10)의 로우 어드레스 스트로브 프리차지 명령(RAS-PRU)에 동기한 PRDU신호를 반전 입력한다. 반전된 PRDU 신호와, 제 2 메모리 영역(20)의 로우 어드레스 스트로브 프리차지 명령(RAS-PRL)에 동기한 PRDL신호를 노아 게이트(NOR1)를 통하여 노아 조합한다. 노아 게이트(NOR1)의 출력과 제 1 메모리 영역(10)의 컬럼 어드레스 스트로브 액티브(CAS Active) 신호인 PCU신호를 노아 게이트(NOR2)에서 노아 조합한다. 컬럼 어드레스 스트로브 액티브(CAS Active) 신호는 제 1 메모리 영역의 리드 또는 라이트 명령에 동기한다. 버퍼(INV1, INV2)는 노아 게이트(NOR2)의 출력을 버퍼링하고 버퍼링된 PGLISL신호를 하부 멀티 플렉서들(LMUX1~LMUX2m)의 각 제어단자에 제공한다.
도 4는 본 발명에 의한 입출력 라인 프리차지 동작을 설명하기 위한 동작 파형도를 나타낸다.
대기모드에서는 멀티 플렉서(UMUX1, LMUX1)이 모두 턴온되어 상부 및 하부 지역 입출력 라인 쌍들(ULIO1/ULIOB1)(LLIO1/LLIOB1)과 광역 입출력 라인 쌍(GIO1/GIOB1)이 서로 연결된다. 따라서, 입출력 라인은 모두 동일 전압으로 프리차지된 상태를 유지한다.
이와 같은 대기모드에서, 제 1 클럭의 상승엣지에 동기하여 제 1 메모리 영역(10)에 대한 리드명령(READU)이 입력되면, 컬럼 어드레스 스트로브 액티 브신호인 PCU신호가 로우상태에서 하이상태로 천이하게 된다. 이 상승엣지에 응답하여 스위칭 제어수단(SC)에서는 제 2 조합수단(CB2)을 통하여 제 2 제어신호(PGLISL)를발생한다. 즉, PGLISL신호는 하이상태에서 로우상태로 천이하게 된다. 그러므로, 하부 멀티 플렉서들(LMUX1)는 이 PGLISL신호의 로우상태에 의해 턴오프되고, 이에 광역 입출력 라인 쌍(GIO1/GIOB1)과 하부 지역 입출력 라인 쌍(LLIO1/LLIOB1)은 서로 끊어지게 된다. 따라서, 모든 하부 멀티 플렉서들이 턴오프되므로 광역 입출력 라인 쌍들과 하부 지역 입출력 라인 쌍들이 각각 끊어지게 된다.
그러므로, 상부 지역 입출력 라인 쌍(ULIO1/ULIOB1)이 광역 입출력 라인 쌍(GIO1/GIOB1)을 점유하여 컬럼 라인 선택신호(CSLU)에 응답하여 선택된 메모리 셀로부터 독출된 데이터가 입출력 센스 증폭기(IOSA1)에 전달되게 된다. 따라서, 상부 메모리 영역(10)에서 선택된 메모리 뱅크의 각 메모리 블록들로부터 각각 한 쌍의 셀 데이터들이 출력되므로 모두 2m개의 데이터가 동시에 출력되게 된다.
이와 같이, 상부 메모리 영역의 리드동작이 완료되면, 다음 두 번째 클럭의 상승엣지에 동기하여 로우 어드레스 스트로브 프리차지 명령(RAS-PRU)과, 제 2 메모리 영역(20)에 대한 리드명령(READL)이 입력되면, 이 2 명령에 응답하여 PCU신호가 하이상태에서 로우상태로 천이하고, PRDU신호는 하이상태에서 로우상태로 천이되어 디스에이블된다. PCU신호의 하강엣지에 응답하여 스위칭 제어수단(SC)에서는 제 2 조합수단(CB2)을 통하여 제 2 제어신호(PGLISL)를 로우상태에서 하이상태로 천이하게 된다. 그러므로, 하부 멀티 플렉서(LMUX1)는 이 PGLISL신호의 하이상태에 의해 턴온되고, 이에 광역 입출력 라인 쌍(GIO1/GIOB1)과 하부 지역 입출력 라인 쌍(LLIO1/LLIOB1)은 서로 연결되게 된다. 따라서, 모든 하부 멀티 플렉서들이 동일한 동작으로 모두 턴온되므로 광역 입출력 라인 쌍들과 하부 지역 입출력 라인 쌍들이 각각 서로 연결된다. 동시에, 컬럼 어드레스 스트로브 액티브 신호인 PCL신호가 로우상태에서 하이상태로 천이하게 된다. 이 상승엣지에 응답하여 스위칭 제어수단(SC)에서는 제 1 조합수단(CB1)을 통하여 제 1 제어신호(PGLISU)를 발생한다. 즉, PGLISU신호는 하이상태에서 로우상태로 천이하게 된다. 그러므로, 상부 멀티 플렉서(UMUX1)는 이 PGLISU신호의 로우상태에 의해 턴오프되고, 이에 광역 입출력 라인 쌍(GIO1/GIOB1)과 상부 지역 입출력 라인 쌍(ULIO1/ULIOB1)은 서로 끊어지게 된다. 따라서, 모든 상부 멀티 플렉서들이 턴오프되므로 광역 입출력 라인 쌍들과 상부 지역 입출력 라인 쌍들이 각각 끊어지게 된다.
그러므로, 하부 지역 입출력 라인 쌍(LLIO1/LLIOB1)이 광역 입출력 라인 쌍(GIO1/GIOB1)을 점유하여 컬럼 라인 선택신호(CSLL)에 응답하여 선택된 메모리 셀로부터 독출된 데이터가 입출력 센스 증폭기(IOSA1)에 전달되게 된다. 따라서, 하부 메모리 영역(20)에서 선택된 메모리 뱅크의 각 메모리 블록들로부터 각각 한 쌍의 셀 데이터들이 출력되므로 모두 2m개의 데이터가 동시에 출력되게 된다.
이와 같이, 하부 메모리 뱅크의 리드동작이 완료되면, 다음 세 번째 클럭의 상승엣지에 동기하여 로우 어드레스 스트로브 프리차지 명령(RAS-PRL)이 입력된다. 이 명령에 응답하여 PCL신호가 하이상태에서 로우상태로 천이하고, PRDL신호가 하이상태에서 로우상태로 천이하게 된다. 이 하강엣지에 응답하여 스위칭 제어수단(SC)에서는 제 1 조합수단(CB1)을 통하여 제 1 제어신호(PGLISU)를 로우상태에서 하이상태로 천이하게 된다. 그러므로, 상부 멀티 플렉서(UMUX1)는 이 PGLISU신호의 하이상태에 의해 턴온되고, 이에 광역 입출력 라인 쌍(GIO1/GIOB1)과상부 지역 입출력 라인 쌍(ULIO1/ULIOB1)은 서로 연결되게 된다.
따라서, 상부 및 하부 멀티 플렉서가 모두 턴온되므로 상부 및 하부 지역 입출력 라인 쌍들이 광역 입출력 라인 쌍들에 각각 서로 연결되고, 상부 및 하부 프리차지수단들에 의해 광역 입출력 라인 쌍들이 각각 프리차지된다.
이상, 설명한 바와 같이 본 발명에서는 멀티 플렉서의 스위치를 기본적으로 연결하고 있다가 필요시에 스위치를 끊는 방식으로 제어함으로써, 기존의 멀티 플렉서를 끊고 있다가 연결하는 방식에 비하여 프리차지수단의 수가 줄어들게 되므로 회로구성이 간단하고 전력소모를 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (12)
- 제 1 및 제 2 메모리 영역 상에서, 각각 컬럼 방향으로 확장되고 로우방향으로 반복적으로 배치된 복수의 제 1 및 제 2 지역 입출력 라인 쌍들;상기 각 제 1 및 제 2 지역 입출력 라인 쌍들을 각각 프리차지하기 위한 복수의 제 1 및 제 2 프리차지수단들;상기 제 1 및 제 2 메모리 영역들 사이에 배치되고, 상기 각 제 1 및 제 2 지역 입출력 라인 쌍들의 종단에 각각 연결된 복수의 제 1 및 제 2 스위칭수단들;상기 제 1 및 제 2 메모리 영역들 사이에 배치되고, 상기 대응하는 제 1 및 제 2 스위칭수단들의 각 출력들이 공통으로 연결되고, 대응하는 입출력 센스증폭기에 각각 연결된 복수의 광역 입출력 라인 쌍들;대기모드에서는 상기 복수의 제 1 및 제 2 스위칭수단들을 모두 턴온 상태로 제어하고, 상기 제 1 메모리 영역의 리드 또는 라이트 명령에 응답하여 상기 복수의 제 2 스위칭수단들을 턴오프시키고, 상기 리드 또는 라이트 명령에 뒤따르는 명령에 응답하여 상기 턴오프된 복수의 제 2 스위칭수단들을 턴온시켜서 상기 복수의 제 1 및 제 2 프리차지수단들을 통하여 상기 복수의 제 1 및 제 2 지역 입출력 라인 쌍들 및 상기 복수의 광역 입출력 라인 쌍들이 동시에 프리차지되도록 제어하는 스위칭 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 스위칭 제어수단은상기 제 1 메모리 영역의 로우 어드레스 스트로브 프리차지 정보와 상기 제 2 메모리 영역의 로우 어드레스 스트로브 프리차지 정보와, 제 2 메모리 영역의 컬럼 어드레스 스트로브 액티브 정보에 응답하여 상기 복수의 제 1 스위칭수단들을 제어하는 제 1 조합수단; 및상기 제 2 메모리 영역의 로우 어드레스 스트로브 프리차지 정보와 상기 제 1 메모리 영역의 로우 어드레스 스트로브 프리차지 정보와, 제 1 메모리 영역의 컬럼 어드레스 스트로브 액티브 정보에 응답하여 상기 복수의 제 2 스위칭수단들을 제어하는 제 2 조합수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2 항에 있어서, 상기 제 1 조합수단은상기 제 2 메모리 영역의 로우 어드레스 스트로브 프리차지 정보를 인버팅하는 인버터;상기 제 1 메모리 영역의 로우 어드레스 스트로브 프리차지 정보와 상기 인버터의 출력을 조합하는 제 1 노아 게이트;상기 제 1 노아 게이트의 출력과 상기 제 2 메모리 영역의 컬럼 어드레스 스트로브 액티브 정보를 조합하는 제 2 노아 게이트; 및상기 제 2 노아 게이트의 출력을 상기 복수의 제 1 스위칭수단들의 각 제어단자들에 제공하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 2 조합수단은상기 제 1 메모리 영역의 로우 어드레스 스트로브 프리차지 정보를 인버팅하는 인버터;상기 제 2 메모리 영역의 로우 어드레스 스트로브 프리차지 정보와 상기 인버터의 출력을 조합하는 제 1 노아 게이트;상기 제 1 노아 게이트의 출력과 상기 제 1 메모리 영역의 컬럼 어드레스 스트로브 액티브 정보를 조합하는 제 2 노아 게이트; 및상기 제 2 노아 게이트의 출력을 상기 복수의 제 2 스위칭수단들의 각 제어단자들에 제공하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 복수의 제 1 및 제 2 지역 입출력 라인 쌍들은 비트라인과 동일 방향이고, 컬럼선택라인 및 워드라인에 대해 직각방향으로 배치된 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 및 제 2 메모리 영역들을 포함하는 반도체 메모리 장치에 있어서,대기모드에서, 제 1 및 제 2 메모리 영역 상에 각각 배치된 제 1 및 제 2 지역 입출력 라인 쌍들과 상기 제 1 및 제 2 입출력 라인 쌍들이 공유하는 광역 입출력라인 쌍을 서로 연결하고, 상기 제 1 및 제 2 입출력 라인 쌍들에 각각 연결된 제 1 및 제 2 프리차지수단들에 의해 제 1 및 제 2 지역 입출력 라인 쌍들과 광역 입출력 라인 쌍을 동시에 프리차지하는 단계;상기 제 1 메모리 영역의 리드 또는 라이트 명령에 응답하여 상기 광역 입출력 라인 쌍으로부터 상기 제 2 지역 입출력 라인 쌍을 차단시키는 단계; 및상기 리드 또는 라이트 명령에 뒤따르는 명령에 응답하여 상기 광역 입출력 라인 쌍에 상기 제 2 지역 입출력 라인 쌍을 다시 연결하고, 상기 제 1 및 제 2 입출력 라인 쌍들에 각각 연결된 제 1 및 제 2 프리차지수단들에 의해 제 1 및 제 2 지역 입출력 라인 쌍들과 광역 입출력 라인 쌍을 동시에 프리차지하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 라인 프리차지방법.
- 제 6 항에 있어서, 상기 복수의 제 1 및 제 2 지역 입출력 라인 쌍들은 비트라인과 동일 방향이고, 컬럼선택라인 및 워드라인에 대해 직각방향으로 배치된 것을 특징으로 하는 반도체 메모리 장치의 입출력 라인 프리차지방법.
- 컬럼 방향으로 배열된 복수의 상부 메모리 뱅크들;컬럼 방향으로 배열된 복수의 하부 메모리 뱅크들;상기 상부 메모리 뱅크들 상에 컬럼 방향으로 확장되고, 로우방향으로 반복적으로 배치된 복수의 상부 지역 입출력 라인 쌍들;상기 각 상부 지역 입출력 라인 쌍들을 각각 프리차지하기 위한 복수의 상부 프리차지수단들;상기 하부 메모리 뱅크들 상에 컬럼 방향으로 확장되고, 로우방향으로 반복적으로 배치된 복수의 하부 지역 입출력 라인 쌍들;상기 각 하부 지역 입출력 라인 쌍들을 각각 프리차지하기 위한 복수의 하부프리차지수단들;상기 상부 및 하부 메모리 뱅크들 사이에 배치되고, 상기 각 상부 지역 입출력 라인 쌍들의 종단에 각각 연결된 복수의 상부 스위칭수단들;상기 상부 및 하부 메모리 뱅크들 사이에 배치되고, 상기 각 하부 지역 입출력 라인 쌍들의 종단에 각각 연결된 복수의 하부 스위칭수단들;상기 상부 및 하부 메모리 뱅크들 사이에 배치되고, 대응하는 상부 및 하부 스위칭수단들의 각 출력들이 공통으로 연결되는 복수의 광역 입출력 라인 쌍들;상기 각 광역 입출력 라인 쌍들에 각각 연결된 복수의 입출력 센스 증폭기들;대기모드에서는 상기 상부 및 하부 스위칭수단들을 모두 턴온 상태로 제어하고, 상기 상부 또는 하부의 메모리 뱅크들의 리드 또는 라이트 명령에 응답하여 상기 하부 또는 상부 스위칭수단들을 턴오프시키고, 상기 리드 또는 라이트 명령에 뒤따르는 명령에 응답하여 턴오프된 스위칭수단들을 턴온시켜서 상기 상부 및 하부 프리차지수단들을 통하여 상기 상부 및 하부 지역 입출력 라인 쌍들과 광역 입출력 라인 쌍들이 동시에 프리차지되도록 제어하는 스위칭 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서, 상기 스위칭 제어수단은상기 상부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보와 상기 하부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보와, 하부 메모리 뱅크들의 컬럼 어드레스 스트로브 액티브 정보에 응답하여 상기 복수의 상부 스위칭수단들을 제어하는 제 1 조합수단; 및상기 하부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보와 상기 상부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보와, 상부 메모리 뱅크들의 컬럼 어드레스 스트로브 액티브 정보에 응답하여 상기 하부 스위칭수단을 제어하는 제 2 조합수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제 1 조합수단은상기 하부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보를 인버팅하는 인버터;상기 상부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보와 상기 인버터의 출력을 조합하는 제 1 노아 게이트;상기 제 1 노아 게이트의 출력과 상기 하부메모리 뱅크들의 컬럼 어드레스 스트로브 액티브 정보를 조합하는 제 2 노아 게이트; 및상기 제 2 노아 게이트의 출력을 상기 복수의 상부 스위칭수단들의 각 제어단자들에 제공하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 9 항에 있어서, 상기 제 2 조합수단은상기 상부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보를 인버팅하는 인버터;상기 하부 메모리 뱅크들의 로우 어드레스 스트로브 프리차지 정보와 상기 인버터의 출력을 조합하는 제 1 노아 게이트;상기 제 1 노아 게이트의 출력과 상기 상부 메모리 뱅크들의 컬럼 어드레스 스트로브 액티브 정보를 조합하는 제 2 노아 게이트; 및상기 제 2 노아 게이트의 출력을 상기 복수의 하부 스위칭수단들의 각 제어단자들에 제공하는 버퍼수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 8 항에 있어서, 상기 각 상부 및 하부 지역 입출력 라인 쌍들은 비트라인과 동일 방향이고, 컬럼선택라인 및 워드라인에 대해 직각방향으로 배치된 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990040424A KR100306468B1 (ko) | 1999-09-20 | 1999-09-20 | 반도체 메모리 장치 및 입출력 라인 프리차지 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990040424A KR100306468B1 (ko) | 1999-09-20 | 1999-09-20 | 반도체 메모리 장치 및 입출력 라인 프리차지 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010028260A KR20010028260A (ko) | 2001-04-06 |
| KR100306468B1 true KR100306468B1 (ko) | 2001-11-02 |
Family
ID=19612265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990040424A KR100306468B1 (ko) | 1999-09-20 | 1999-09-20 | 반도체 메모리 장치 및 입출력 라인 프리차지 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100306468B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100761382B1 (ko) * | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100892721B1 (ko) * | 2007-11-12 | 2009-04-15 | 주식회사 하이닉스반도체 | 멀티 뱅크 방식의 반도체 메모리 장치 |
| US9123395B2 (en) | 2007-11-09 | 2015-09-01 | SK Hynix Inc. | Stack bank type semiconductor memory apparatus capable of improving alignment margin |
-
1999
- 1999-09-20 KR KR1019990040424A patent/KR100306468B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010028260A (ko) | 2001-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100326575B1 (ko) | 반도체 메모리 시스템 및 반도체 메모리의 액세스 제어 방법및 반도체 메모리 | |
| US7035161B2 (en) | Semiconductor integrated circuit | |
| KR100290286B1 (ko) | 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치 | |
| KR100235144B1 (ko) | 반도체 기억 장치 | |
| JP2006147145A (ja) | 半導体メモリ装置の配置方法 | |
| KR0142962B1 (ko) | 계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치 | |
| US6023428A (en) | Integrated circuit device having a memory array with segmented bit lines and method of operation | |
| KR100310992B1 (ko) | 멀티 뱅크 메모리 장치 및 입출력 라인 배치방법 | |
| JP3366216B2 (ja) | 半導体記憶装置 | |
| JP4156706B2 (ja) | 半導体記憶装置 | |
| KR100402045B1 (ko) | 데이타 판독 억세스를 향상시킨 반도체 메모리 장치 | |
| KR100306468B1 (ko) | 반도체 메모리 장치 및 입출력 라인 프리차지 방법 | |
| US6538941B2 (en) | Semiconductor memory device and method of pre-charging I/O lines | |
| US6292401B1 (en) | Method and apparatus for global bitline multiplexing for a high-speed memory | |
| KR100334574B1 (ko) | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 | |
| US6868030B2 (en) | Semiconductor memory apparatus simultaneously accessible via multi-ports | |
| KR100341343B1 (ko) | 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 | |
| JPH08138377A (ja) | 半導体記憶装置 | |
| KR100207536B1 (ko) | 데이터 마스킹 기능을 갖는 반도체 메모리장치 | |
| JPH09231760A (ja) | 半導体記憶装置 | |
| US20030086309A1 (en) | Semiconductor memory apparatus of which data are accessible by different addressing type | |
| JP3558526B2 (ja) | 半導体記憶装置 | |
| KR100206918B1 (ko) | 비트라인을 공유하는 반도체 메모리 | |
| KR20090128607A (ko) | 개선된 라이트 동작 스피드를 갖는 반도체 메모리 장치 | |
| KR100412993B1 (ko) | 동기식 반도체 메모리 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120801 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20140731 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 16 |
|
| FPAY | Annual fee payment |
Payment date: 20180731 Year of fee payment: 18 |