TWI474148B - 電壓調節電路 - Google Patents

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Description

電壓調節電路
本發明涉及電壓調節電路。更具體而言，本發明涉及使用連接在供應電壓和參考電壓之間的上拉和下拉閾值裝置，提供與供應電壓相關的輸出電壓，該閾值裝置根據控制信號以進行切換。
已知提供連接在供應電壓節點和參考電壓節點之間，以產生輸出電壓和中間輸出電壓節點的電壓調節電路，其中電壓調節電路的閾值裝置根據控制信號進行切換。這使得輸出電壓位準能夠根據控制信號進行控制。其中一個可以使用這種電壓調節電路的環境，為在提供供應電壓至記憶體陣列的位元單元(bitcell)的背景中。第1A圖簡要圖示已知位元單元的範例。位元單元10包含反向耦合(reverse coupled)反相器12和14，反相器12和14致能(enable)以使一邏輯值能夠被保持在每個位元單元節點16和18。在所圖示的範例中，在位元單元節點16保持邏輯值「1」而在位元單元節點18保持邏輯值「0」。每個位元單元反相器12和14由位元單元供應電壓VDDCE供電且連接到參考電壓VSSE。位元單元10經由通道閘20和22連接到位元線(bitline)BL和NBL，每個通道閘由字線(wordline)信號WL控制。
在使用先進處理技術的此等位元單元(其例如可以是SRAM單元)中可能出現的問題在於：當位元單元正以當代積體電路所希望的低操作電壓操作時，可能難以在原先保持儲存邏輯值「1」的位元單元節點寫入邏輯「0」。參考第1B圖以進一步圖示該問題的發生，第1B圖簡要圖示保持邏輯值「1」的位元單元節點16。為了把該值重寫為邏輯值「0」，字線產生電路30確立(assert)控制通道(pass gate)20的字線信號WL，以經由字線BL使位元單元節點16放電。然而，當通道閘20為相對弱時，通道閘20可能難以克服位元單元內的上拉裝置24。
該問題的已知解決方案是在寫入程序中臨時降低位元單元供應電壓VDDCE，以使位元單元上拉裝置24較弱且較容易被克服。鑒於此種記憶體陣列典型地利用各種自定時序信號(self-timing signal)以操作，常用方法為產生用於下拉位元單元供應電壓VDDCE的自定時序脈衝。然而，必須提供額外的控制電路以產生自定時序脈衝，而此自定時序脈衝可能偏離(skew)於記憶體陣列中的主自定時序路徑。而且，當下拉位元單元供應電壓時，必須確保不允許位元單元供應電壓下降得太低，否則位元單元內容(具體而言，為共用該位元單元供應電壓的其他位元單元的內容)可能遭到破壞。另外，存在與下降到必要程度以下的位元單元供應電壓相關聯的電源和週期時間(cycle time)額外負擔(overhead)。此外，位元單元供應電壓的下降速度中的變異性(由於製程、溫度變化等)意味著當產生用於下拉的自定時序脈衝時，需要保留額外的餘裕(margin)以確保可靠的操作，而不論這些變異如何。由於這些因素，難以提供可在期望的製程、溫度、脈衝寬度和位元單元列尺寸變異的全部範圍上工作的單一電路。
因此，希望提供一種用於提供此種電壓調節電路的改善技術。
從第一態樣來看，本發明提供電壓調節電路，該電壓調節電路包含：將供應電壓節點連接到輸出電壓節點的上拉p型閾值裝置，該上拉p型閾值裝置被配置成根據控制信號以被關斷；將該輸出電壓節點連接到參考電壓節點的下拉堆疊，該下拉堆疊包含串聯連接的下拉p型閾值裝置和下拉n型閾值裝置；以及被配置成從該輸出電壓節點接收輸入，且被配置成產生斷開(cut-off)信號的反相器，其中該下拉n型閾值裝置被配置成根據該控制信號以被接通，且該下拉p型閾值裝置被配置成根據該斷開信號以被關斷。
相應地，提供電壓調節電路，其中輸出電壓節點經由根據控制信號以被關斷的上拉p型閾值裝置以連接到供應電壓節點，亦即，當控制信號不確立(not asserted)時，上拉p型閾值裝置被接通且導致輸出電壓節點被上拉至由供應電壓節點提供的電壓。輸出電壓節點亦經由下拉堆疊連接到參考電壓節點，該下拉堆疊包含串聯連接的下拉p型閾值裝置和下拉n型閾值裝置。下拉n型閾值裝置亦根據控制信號以進行切換，被配置成根據控制信號以被接通。因此，當控制信號確立時，下拉n型閾值裝置被接通且上拉p型閾值裝置被關斷，導致輸出電壓節點處的電壓朝向參考電壓節點的電壓下拉。
然而，下拉堆疊亦包含被配置成根據斷開信號以被關斷的下拉p型閾值裝置，該斷開信號由接收來自輸出電壓節點的電壓以作為其輸入的反相器產生。因此，當控制信號確立且輸出電壓節點開始下降時，反相器產生相應地上升的斷開信號。最終，上升的斷開信號導致下拉堆疊中的下拉p型閾值裝置被關斷，使輸出電壓節點與參考電壓節點隔離(isolate)且防止輸出電壓節點處提供的電壓更進一步下降。
尤其有益的是下拉堆疊中的下拉p型閾值裝置的切換依賴於輸出電壓節點處的電壓，而非例如依賴於控制信號的時序，因此這意味著電壓調節電路不像(in the manner that)自定時序電路般對諸如製程和溫度變化的因素敏感。而且，下拉堆疊中使用p型閾值裝置致能得以提供來自輸出電壓節點的快速回饋信號，避免對在(如正常可能預期在這種下拉堆疊中使用的)n型閾值裝置用於這種回饋切換裝置的情況下將要求的額外反相級的需要。另外，在下拉堆疊中包括p型閾值裝置，意味著輸出電壓的下降速度將在其接近p型閾值裝置的閾值電壓時減低。緩慢下降有利於回饋迴路的控制。然而，也應當注意，使用p型閾值裝置以作為斷開裝置也致能該裝置更快速地關斷，因為其源極電壓(即，輸出電壓節點處的電壓)正在下降而其閘極電壓(即，斷開信號)同時正在上升。照此，該裝置的Vsg 比n型閾值裝置(其源極固定接地)的情況下降得更快。
可以多種方式提供反相器，但是在一具體實施例中，該反相器包含在該供應電壓節點和該參考電壓節點之間串聯連接的另一p型閾值裝置和另一n型閾值裝置，該另一p型閾值裝置將該供應電壓節點連接到斷開節點，而該另一n型閾值裝置將該斷開節點連接到該參考電壓節點，其中該另一p型閾值裝置被配置成在來自該輸出電壓節點的該輸入低於閾值電壓時被接通，該另一n型閾值裝置被配置成根據該控制信號的反相版本(version)接通，且該斷開信號被提供在該斷開節點。
因此，反相器基本上由另一p型閾值裝置提供，該另一p型閾值裝置在來自輸出電壓節點的輸入為高(閾值電壓之上)時被關斷，而在來自輸出電壓節點的輸入較低(閾值電壓之下)時被接通。同時，另一n型閾值裝置根據控制信號的反相版本將斷開節點連接到參考電壓節點，意味著當控制信號不確立(且反相版本因此確立)時，斷開節點處的電壓被下拉到參考電壓。相反地，當控制信號確立(且控制信號的反相版本因此不確立)時，另一n型閾值裝置被關斷且允許斷開節點處的電壓被另一p型閾值裝置控制。因此，提供動態反相器，其在控制信號關斷時使斷開節點與參考電壓節點隔離，而避免靜態電流洩露。
電壓調節電路可以被實施在很多背景中，但是有利地，該輸出電壓節點為至少一個記憶體位元單元提供位元單元供應電壓。這是由於這樣的事實：儘管(例如在寫入程序期間)降低記憶體位元單元的位元單元供應電壓是有用的，但是必須不允許位元單元供應電壓降得太低，因為這將產生破壞位元單元內容的風險。在此提供的電壓調節電路在用於至少一個記憶體位元單元的位元單元供應電壓的背景中是更加有益的，因為電壓調節電路不像與用於下拉輸出電壓的自定時序脈衝相關的設置那樣，對製程、溫度、脈衝寬度和位元單元列尺寸變化敏感。
在為至少一個記憶體位元單元提供位元單元供應電壓的背景中，由電壓調節電路提供之輸出電壓的臨時下拉可以許多方式使用，具體而言在一具體實施例中該控制信號被配置成在該至少一個記憶體位元單元的寫入程序期間有效。例如，在記憶體位元單元的寫入程序期間，位元單元供應電壓的臨時降低可藉由臨時弱化連接到位元單元中位元單元供應電壓的上拉裝置，以輔助寫入程序，因而使得更容易克服和「重寫」與該上拉裝置相關聯的保持值。
在一如此的具體實施例中，電壓調節電路更包含被配置成根據寫入程序控制信號產生該控制信號的控制信號產生電路，其中該控制信號產生電路被配置成響應於功率選通(gating)信號以使該控制信號確立，而不論該寫入程序控制信號為何。因此，功率選通訊號確保上拉p型閾值裝置被關斷且下拉n型閾值裝置被接通，使輸出電壓節點保持低值因而降低位元單元洩露。儘管以這種方式致能電壓調節電路中從輸出電壓節點到參考電壓節點的路徑將消耗一些功率，但是如果記憶體位元單元旨在對於相對長的時間期間不起作用(inactive)，則這種折衷(trade-off)將是值得的。相反地，如果記憶體位元單元僅需要對於相對短的時間期間不起作用，則這種折衷可能較不值得。
在一如此的具體實施例中，該輸出電壓節點對複數個記憶體位元單元提供該位元單元供應電壓，且該寫入程序控制信號包含被配置成在該複數個記憶體位元單元之間進行選擇的多工器信號和寫入遮罩控制信號。因此，可對(例如在較大儲存陣列內以模組化(modular)方式提供的)很多記憶體位元單元提供位元單元供應電壓，且以提供多工器信號以在記憶體位元單元之間進行選擇(例如選擇模組內的一組記憶體位元單元)。功率選通訊號致能這些寫入程序控制信號得以被超控(override)且因而降低位元單元洩露。
在一具體實施例中，該至少一個記憶體位元單元為至少一個SRAM記憶體位元單元。例如，SRAM記憶體位元單元可以受益於如上述及之位元單元供應電壓的「寫入輔助」減少。應理解，儘管SRAM位元單元通常是6電晶體單埠位元單元，但是本發明的技術不限於此，且可應用於具有其他數目的電晶體的所有單埠或者雙埠位元單元。
在一具體實施例中，該輸出電壓節點對一列記憶體單元提供位元單元供應電壓。電壓調節電路尤其可能有益於為一列記憶體位元單元提供位元單元供應電壓的背景中，因為當列中的一個記憶體位元單元正被寫入時，該列中的其他記憶體位元單元必須保持它們的內容不受在所選位元單元上進行的寫入程序的影響。可靠地防止位元單元供應電壓下降得太低可確保其他位元單元的內容得到保護。
在一個具體實施例中，該反相器的切換閾值被配置以使在該控制信號確立之後，該斷開信號導致該下拉p型閾值裝置在該控制信號除確立(deassert)之前被關斷。因此，在控制信號確立和然後除確立之間的週期期間，已經達到反相器的切換閾值，使得所得到的斷開信號導致下拉p型閾值裝置被關斷且因而防止輸出電壓的進一步下降。因此，電壓調節電路可被配置成使得輸出電壓的下降在控制信號確立的週期期間受到限制。
當反相器由另一p型閾值裝置和另一n型閾值裝置提供時，在控制信號確立的週期期間對輸出電壓的下降的此種限制可以由該另一p型閾值裝置的切換閾值提供，該另一p型閾值裝置被配置成使得在該控制信號確立之後，該斷開信號導致該下拉p型閾值裝置在該控制信號除確立之前被關斷。
在一具體實施例中，該反相器的切換閾值被配置以使該斷開信號導致該下拉p型閾值裝置在達到來自該輸出電壓節點的該輸入的閾值電壓時被關斷。因此，可安排反相器以防止輸出電壓節點處的電壓下降到該閾值電壓之下。要意識到，儘管可能針對在已知條件下操作的特定公知電路預先定義該閾值電壓，但是一般而言，反相器的切換閾值將依賴於諸如供應電壓、環境溫度等因素，且因此可以不由系統設計者預先定義。
在由另一p型閾值裝置和另一n型閾值裝置提供反相器的具體實施例中，該另一p型閾值裝置的切換閾值可被配置，以使該斷開信號導致該下拉p型閾值裝置在達到來自該輸出電壓節點的該輸入的該閾值電壓時被關斷。如上述，要意識到，儘管可以針對在已知條件下操作的特定公知電路預先定義該閾值電壓，但是一般而言，另一p型閾值裝置的切換閾值將依賴於諸如供應電壓、環境溫度等因素，且因此可以不由系統設計者預先定義。
要明白，可使用很多技術以提供p型和n型閾值裝置，但是在一具體實施例中，該上拉p型閾值裝置和該下拉p型閾值裝置為PMOS閾值裝置，且該下拉n型閾值裝置為NMOS閾值裝置。類似地，在一具體實施例中，該另一p型閾值裝置為PMOS閾值裝置且該另一n型閾值裝置為NMOS閾值裝置。
在一個具體實施例中，該上拉p型閾值裝置大於該下拉n型閾值裝置和該下拉p型閾值裝置。儘管下拉n型閾值裝置和下拉p型閾值裝置可以被有利地以所提供製程的最小尺寸(即，在給定製程尺度的給定積體電路中被定制為該製程尺度的下限)配置，但如果上拉p型閾值裝置較大(例如大一個量級)則是有利的，因為這使得輸出電壓能夠在控制信號除確立時朝供應電壓快速上拉。
從第二態樣來看，本發明提供包含根據第一態樣的電壓調節電路的記憶裝置。
從第三方面看，本發明提供電壓調節電路，該電壓調節電路包含：上拉p型閾值裝置，用於將供應電壓節點連接到輸出電壓節點，該上拉p型閾值裝置被配置以根據控制信號以被關斷；下拉堆疊裝置，用於將該輸出電壓節點連接到參考電壓節點，該下拉堆疊裝置包含串聯連接的下拉n型閾值裝置和下拉p型閾值裝置；及反相裝置，用於從該輸出電壓節點接收輸入且產生斷開信號，其中該下拉n型閾值裝置被配置成根據該控制信號以被接通且該下拉p型閾值裝置被配置成根據該斷開信號以被關斷。
儘管參考為下降的輸出電壓提供斷開以描述了本發明的上述態樣和具體實施例，但是應當注意，本發明的技術同樣可應用於互補安排，即為上升的輸出電壓提供斷開的安排。因此，從第四態樣來看，本發明提供電壓調節電路，該電壓調節電路包含：下拉n型閾值裝置，將參考電壓節點連接到輸出電壓節點，該下拉n型閾值裝置被配置成根據控制信號切換；上拉堆疊，將該輸出電壓節點連接到供應電壓節點，該上拉堆疊包含串聯連接的上拉p型閾值裝置和上拉n型閾值裝置；及反相器，被配置成從該輸出電壓節點接收輸入且被配置成產生斷開信號，其中該上拉p型閾值裝置被配置成根據該控制信號切換且該上拉n型閾值裝置被配置成根據該斷開信號切換。
第2圖簡要地圖示說明根據一具體實施例的電壓調節電路。電壓調節電路100包含串聯連接在供應電壓節點(VDDCE)和參考電壓節點(VSSE)之間的兩個p型閾值裝置102、104以及一個n型閾值裝置106。上拉p型閾值裝置102是由控制信號CTL控制的PMOS電晶體且(根據控制信號CTL)把供應電壓節點VDDCE連接到輸出電壓節點(VDDC)。下拉p型閾值裝置104和下拉n型閾值裝置106形成將輸出電壓節點VDDC連接到參考電壓節點VSSE的下拉堆疊。下拉p型閾值裝置104是根據斷開信號(CUTOFF)控制的PMOS電晶體且下拉n型閾值裝置106是也由控制信號CTL控制的NMOS電晶體。反相器108從輸出電壓節點(VDDC)接收其輸入且產生控制下拉PMOS 104的斷開信號CUTOFF。
在設定階段(phase)控制信號CTL不確立，使得NMOS 106關斷且PMOS 102接通。因此，PMOS 102把輸出節點連接到電源節點，且VDDC被上拉到VDDCE。而且，反相器108的輸入處的VDDC的高值導致CUTOFF信號的低值以接通PMOS 104，但是當然的，VDDC和VSSE之間的路徑被關斷的NMOS 106阻隔。
在操作中，控制信號CTL確立，切斷PMOS 102且導通NMOS 106。因此，VDDC下降，被下拉到VSSE。然後反相器108輸入處的VDDC的該下降值在某一時刻經過反相器108的切換閾值，且信號CUTOFF確立。斷開信號的確立關斷PMOS 104，防止VDDC向VSSE的進一步下降。使用p型閾值裝置以作為斷開裝置(PMOS 104)意味著該裝置可以快速被關斷(比在此位置處的相應NMOS裝置更快速)，因為其源極電壓(即輸出電壓節點處的電壓)正在下降而其閘極電壓(即斷開信號)同時正在上升。照此，該p型裝置的Vsg 比n型閾值裝置(其源極固定接地)的情況下降得更快。反相器108的切換閾值被最有用地配置為，使得在控制信號CTL確立的週期期間，斷開信號CUTOFF將導致PMOS 104在控制信號CTL除確立之前關斷。
第3圖簡要地圖示說明一具體實施例中的電壓調節電路120，其中輸出電壓節點VDDC為記憶體陣列中的記憶體位元單元提供位元單元供應電壓。如第3圖中所示，PMOS電晶體102、104和NMOS電晶體106如參考第2圖所描述般以相同的方式連接在供應電壓節點VDDCE和參考電壓節點VSSE之間。然而，在第3圖示意性示出的具體實施例中，靜態反相器108被包含PMOS電晶體122和NMOS電晶體124的動態反相器所代替。PMOS電晶體122根據輸出電壓節點處的電壓進行切換，而NMOS電晶體124根據控制信號CTL的反向版本即NCTL進行切換。
類似於參考第2圖描述的具體實施例，在第3圖中簡要地圖示說明的具體實施例中，在設定階段，控制信號除確立(CTL=0)且因此其反相版本確立(即NCTL=1)。因此，NMOS 124導通且在斷開節點126處的電壓經由NMOS 124放電。斷開信號的低值接通PMOS 104，但是到VSSE的路徑由於CTL=0關閉NMOS 106這一事實而當然被阻隔。同時，CTL的低值接通PMOS 102且輸出節點處的VDDC被上拉到電源節點處的VDDCE。
在電壓調節電路120提供輸出電壓VDDC以作為位元單元供應電壓的記憶體位元單元之一者的寫入程序期間，相應的寫入程序控制信號(以下參考第4A、4B、5A和5B圖以更詳細地描述)導致控制信號CTL確立且其反相版本NCTL除確立。因此，PMOS 102關斷且NMOS接通，導致VDDC開始通過PMOS 104和NMOS 106放電。同時，NCTL的除確立關斷NMOS 124，釋放CUTOFF且允許其浮接(floating)。因為CUTOFF原先保持為低，PMOS 104暫時保持接通。然後當VDDC下降時，PMOS 122開始導通且將斷開節點126處的電壓朝VDDCE上拉。當VDDC下降且CUTOFF上升時，PMOS 104開始切斷且VDDC的下拉減緩。最終，PMOS 104切斷，VDDC的下降停止，且VDDC保持浮接，CUTOFF被拉高。以此方式，位元單元供應電壓VDDC回應於控制信號CTL的確立而被下拉，但是該下拉在某一位準之後自動地斷開。可選擇PMOS 122的切換閾值以決定此斷開何時發生。以下參考第5A、5B圖討論第3圖中的各個信號的相關時序。最後，一旦CTL除確立，VDDC通過PMOS 102再次上拉到VDDCE(而同時，通過NMOS 106到VSSE的路徑由於NMOS 106關斷而截斷(disable))。為了致能使VDDC的此種上拉快速地發生，PMOS 102的尺寸典型地定制為比電壓調節電路中的其他PMOS/NMOS裝置大。例如，在圖示說明的具體實施例中，PMOS 102的尺寸為1μm，而PMOS裝置104和122以及NMOS裝置106和124的尺寸為0.104μm。CTL的除確立對應於NCTL的確立，其接通NMOS 124以將斷開節點126放電至VSSE。
參考第4A、4B圖進一步圖示說明在第3圖中簡要圖示說明的，對記憶體陣列的記憶體位元單元提供位元單元供應電壓的電壓調節電路120的背景。第4A圖減要地圖示說明記憶體陣列200及其相關的控制電路205。記憶體陣列200包含4個位元單元模組210、212、214和216。每個模組包含4列位元單元(見於模組210中圖示說明的位元單元列0-3)。在儲存陣列200的寫入程序期間，寫入遮罩控制信號WEN(0-3)提供模組210、212、214和216之間的選擇機制，而多工器HDREN信號在給定模組中的位元單元列之間進行選擇。亦提供功率選通訊號PG，其致能以使寫入程序控制信號被超控，且因而使記憶體陣列200的記憶體位元單元保持低功率狀態。記憶體控制電路205產生控制信號CTL(及其反相版本NCTL)從而對每個位元單元列適當地提供位元單元供應電壓VDDC。因此，電壓調節電路將被發現在控制電路205內，針對被需要的每個單獨VDDC位元單元電源而被重複。在圖中，圖示說明被提供至模組214的VDDC[2](為該模組內的位元單元列2提供位元單元電源)。
參考第4B圖以圖示說明記憶體控制電路205中的控制信號CTL和NCTL的產生。注意，CTL和NCTL中的每一者被提供為4個位元值，每個位元值控制每個模組中的位元單元列之一列。對於待寫入的給定位元單元列中的記憶體位元單元，針對該列的相應多工器信號HDREN以及針對該模組的寫遮罩控制信號WEN必須皆為確立。當然，功率選通訊號PG也必須不確立。對應於特定位元單元列和模組的HDREN和WEN的組合使相應NCTL信號除確立，且使相應CTL信號確立。然而注意，功率選通訊號具有超控WEN和HDREN以迫使NCTL除確立且使CTL確立的能力。
在第5A、5B圖中提供諸如在第3圖中圖示說明的電壓調節電路中的信號的相對時序。第5A、5B圖表示相同的時標(timescale)，第5A、5B圖之間的信號分隔僅為圖示說明清晰之目的。第5A、5B圖中提供的信號範例對應於諸如參考第4A、4B圖中描述的模組化具體實施例中的第四位元單元列(位元單元列3)。在第5A圖中，可以看出，HDREN[3]的確立導致NCTL[3]除確立且導致CTL[3]確立。然後，相應的位元單元供應電壓VDDC[3]開始下降，而斷開信號CUTOFF[3]開始上升。最終，CUTOFF[3]的上升值關斷下拉PMOS電晶體(例如第3圖中的PMOS 104)，防止VDDC[3]進一步下降。在寫入程序結束時，HDREN[3]除確立，導致NCTL[3]重新確立且導致CTL[3]除確立。因此，VDDC[3]再次被快速上拉，而CUTOFF[3]被下拉回到VSSE的值。
儘管以上描述的具體實施例關注在斷開該下降之前將輸出電壓VDDC下拉，但是本發明的技術同樣可應用於在其中上升電壓信號被調節(即防止其上升得太多)的互補具體實施例。此種示例性具體實施例在圖示電壓調節電路300的第6圖中被簡要地圖示說明。此處，下拉n型閾值裝置(NMOS302)將參考電壓節點VSSE連接到輸出電壓節點VSS。輸出電壓節點VSS經由包含上拉p型閾值裝置(PMOS 306)和上拉n型閾值裝置(NMOS 304)的上拉堆疊，而連接到供應電壓節點VDDCE。PMOS 306和NMOS 302根據控制信號NCTL切換。因此，在操作中，當(在設定階段中)NCTL為高時，輸出電壓節點VSS被下拉到VSSE。接著，在操作中，當NCTL除確立時，NMOS 302關斷且PMOS 306接通，導致輸出節點VSS被朝VDDCE上拉。輸出節點VSS處的上升值導致斷開信號CUTOFF下降(因為被反相器308反相)，最終關斷NMOS 304且防止輸出節點VSS處的電壓更進一步上升。最後，當NCTL再次確立時，輸出節點VSS被下拉回到VSSE。
參考第7、8圖，在以下的附錄中描述本發明的具體實施例以及其相對於現有技術的背景的各種特徵。
儘管本文描述了本發明的特定具體實施例，但是將顯而易見的是，本發明不限於此且可以在本發明的範圍內做出許多修改和附加。例如，可以進行所附從屬請求項的特徵與獨立請求項的特徵的各種組合，而不背離本發明的範圍。
附錄
用於自動調節SRAM位元單元電源以輔助寫入的電路。
對於用先進製程技術的SRAM單元，由於低供應電壓和高NMOS通道閘閾值電壓，難以在低電壓下寫入「0」。一種解決方法為降低位元單元電源，這使得位元單元PMOS上拉裝置更弱且更容易克服。但是必須不允許位元單元電源降得太低；否則，位元單元內容可能遭到破壞。此外，功耗和週期時間將增加。此電路下拉位元單元電源。當到達某一電壓位準時，該下拉自動停止，這保持了保留餘裕、寫入餘裕且限制了功率和週期時間損失。
調節位元單元電源的一種解決方法為產生用於下拉的自定時序脈衝。此解決方法要求可能偏離於主自定時序路徑的額外控制電路。亦要求很多餘裕以考慮脈衝寬度變化和位元單元電源下降速度的變化。難以具有可在製程、溫度、脈衝寬度和位元單元列尺寸變化的全部範圍上工作的單一電路。
在此揭露之電路不需要自定時序路徑，因為此電路直接感測位元單元電源且根據位元單元電源位準以調整下拉脈衝。在此揭露之電路運作以基於位元單元供應電壓位準而非下降速度以斷開該下拉。因此，此電路可對任意列尺寸進行工作。而且，在此揭露之電路回饋係由不消耗任何靜態電流的動態反相器完成的。此外，在下拉堆疊中使用PMOS裝置使得下降的位元單元電源一旦其接近PMOS閾值電壓則逐漸減少(tail off)。此藉由使得最終斷開電壓較不依賴於回饋路徑的速度，而改善保留餘裕。使用PMOS裝置亦以從回饋路徑中去除反相級，而允許來自位元單元電源的更快回饋。
本發明的具體實施例的示意圖在第7圖中被示出且在下面的段落中被進一步討論。
一個此種電路可被放置在每個記憶體I/O列中。
HDREN信號由經解碼的列多工選擇信號和記憶體的中央控制區塊中的寫入時脈形成。PG信號控制功率選通且WEN信號控制該列的寫入遮罩。這些被作為因素計入(factor)起動下拉的CTL/NCTL信號中。
在正常操作中，PG=0。在設定階段期間，HDREN0/1/2/3=0。所以NCTL=1且CTL=0。CUTOFF由N1放電至0。位元單元電源VDDC由PHD上拉到VDDCE。N0和P0斷開。
在寫入週期期間，HDREN信號之一變高。N0導通。預先放電的節點CUTOFF被釋放且浮接。因為CUTOFF=0，P1保持導通。PHD切斷且VDDC開始透過P1和N0放電。當VDDC下降時，P0開始導通且上拉CUTOFF。當CUTOFF上升時，P1開始切斷且下拉減緩。最終，P1切斷，VDDC保持浮空且CUTOFF被拉高。
第8圖中示出的波形。
以此方式，位元單元電源VDDC被下拉且該下拉在某一位準之後自動斷開。為了較早的斷開，裝置P0可以被製成低VT。
使用PG信號允許位元單元電源在功率選通模式中被拉得很低。此降低位元單元洩露。
如果可接受一些靜態電流，則動態反相器(P0+N1)可以被靜態反相器代替。
該電路可以用於必須調節緩慢下降的信號的任何地方。互補版本可以用於緩慢上升的信號。
10．．．位元單元
12．．．反相器
14．．．反相器
16．．．位元單元節點
18．．．位元單元節點
20．．．通道閘
22．．．通道閘
24．．．上拉裝置
30．．．字線產生電路
100．．．電壓調節電路
102．．．上拉p型閾值裝置
104．．．下拉p型閾值裝置
106．．．下拉n型閾值裝置
108．．．反相器
120．．．電壓調節電路
122．．．PMOS電晶體
124．．．NMOS電晶體
126．．．斷開節點
200．．．記憶體陣列
205．．．控制電路
210．．．位元單元模組
212．．．位元單元模組
214．．．位元單元模組
216．．．位元單元模組
300．．．電壓調節電路
302．．．NMOS電晶體
304．．．NMOS電晶體
306．．．PMOS電晶體
308．．．反相器
將參考附加圖式中圖示說明的具體實施例，僅以舉例的方式進一步描述本發明，在附加圖式中：
第1A圖簡要地圖示說明已知記憶體位元單元，而第1B圖簡要地圖示說明涉及向保持邏輯「1」的位元單元節點寫入邏輯「0」的該已知記憶體位元單元的子部件；
第2圖簡要地圖示說明根據一具體實施例的電壓調節電路；
第3圖簡要地圖示說明根據一具體實施例的電壓調節電路；
第4A圖簡要地圖示說明一具體實施例中以模組化列安排的記憶體位元單元陣列以及相關存取控制電路；
第4B圖簡要地圖示說明用於諸如第4A圖中圖示的記憶體位元單元陣列的控制信號和反相控制信號的產生；
第5A、5B圖簡要地圖示說明根據一具體實施例的電壓調節電路中的各種信號的時間變化；
第6圖簡要地圖示說明根據一具體實施例的電壓調節電路；
第7圖簡要地圖示說明根據一具體實施例的電壓調節電路和相關控制信號產生電路；及
第8圖簡要地圖示說明於第7圖中簡要地圖示說明的電壓調節電路中的各種信號的模擬結果。
100．．．電壓調節電路
102．．．上拉p型閾值裝置
104．．．下拉p型閾值裝置
106．．．下拉n型閾值裝置
108．．．反相器

Claims (18)

  1. 一種電壓調節電路，包含：一上拉p型閾值裝置，該上拉p型閾值裝置將一供應電壓節點連接到一輸出電壓節點且接收一控制信號，該上拉p型閾值裝置被配置成根據該控制信號，將在該輸出電壓節點處的一輸出電壓上拉至該供應電壓節點處之一供應電壓，直至被關斷(switch off)為止；一反相器，該反相器連接到該輸出電壓節點，且被配置成將該輸出電壓反相，以產生一斷開信號；一下拉堆疊，該下拉堆疊將該輸出電壓節點連接到一參考電壓節點且接收該控制信號及該斷開信號，該下拉堆疊包含串聯連接的一下拉p型閾值裝置和一下拉n型閾值裝置；及其中該下拉p型閾值裝置被配置成根據該斷開信號，將該輸出電壓節點連接到該參考電壓節點，直到被關斷為止，藉此將該輸出電壓下拉至一參考電壓，且該下拉n型閾值裝置被配置成根據該控制信號，將該輸出電壓節點與該參考電壓節點斷開，直到被接通(switch on)為止，藉此將該輸出電壓下拉至該參考電壓。
  2. 如申請專利範圍第1項所述之電壓調節電路，其中該反相器包含在該供應電壓節點和該參考電壓節點之間串聯連接的另一p型閾值裝置和另一n型閾值裝置，該另一p型閾值裝置將該供應電壓節點連接到斷開節點，且該另一n型閾值裝置將該斷開節點連接到該參考電壓節點，其中該另一p型閾值裝置被配置成在來自該輸出電壓節點的 該輸入低於閾值電壓時被接通，該另一n型閾值裝置被配置成根據該控制信號的反相版本被接通，且該斷開信號被提供在該斷開節點處。
  3. 如申請專利範圍第1項所述之電壓調節電路，其中該輸出電壓節點為至少一個記憶體位元單元提供一位元單元供應電壓。
  4. 如申請專利範圍第3項所述之電壓調節電路，其中該控制信號被配置成在該至少一個記憶體位元單元的寫入程序期間內確立(assert)。
  5. 如申請專利範圍第4項所述之電壓調節電路，還包含被配置成根據寫入程序控制信號而產生該控制信號的控制信號產生電路，其中該控制信號產生電路被配置成響應於功率選通訊號以使該控制信號確立，而不論該寫入程序控制信號為何。
  6. 如申請專利範圍第4項所述之電壓調節電路，其中該輸出電壓節點為複數個記憶體位元單元提供該位元單元供應電壓，且該寫入程序控制信號包含被配置成在該等多個記憶體位元單元之間進行選擇的多工器信號和寫入遮罩控制信號。
  7. 如申請專利範圍第3項所述之電壓調節電路，其中該至少 一個記憶體位元單元為至少一個SRAM記憶體位元單元。
  8. 如申請專利範圍第3項所述之電壓調節電路，其中該輸出電壓節點為一列記憶體位元單元提供一位元單元供應電壓。
  9. 如申請專利範圍第1項所述之電壓調節電路，其中該反相器的一切換閾值被配置為，在該控制信號確立之後，使該斷開信號導致該下拉p型閾值裝置在該控制信號除確立(deassert)之前被關斷。
  10. 如申請專利範圍第2項所述之電壓調節電路，其中該另一p型閾值裝置的一切換閾值被配置為，在該控制信號確立之後，使該斷開信號導致該下拉p型閾值裝置在該控制信號除確立之前被關斷。
  11. 如申請專利範圍第1項所述之電壓調節電路，其中該反相器的一切換閾值被配置為，使該斷開信號導致該下拉p型閾值裝置在達到來自該輸出電壓節點的該輸入的一閾值電壓時被關斷。
  12. 如申請專利範圍第2項所述之電壓調節電路，其中該另一p型閾值裝置的一切換閾值被配置為，使該斷開信號導致該下拉p型閾值裝置在達到來自該輸出電壓節點的該輸入的該閾值電壓時被關斷。
  13. 如申請專利範圍第1項所述之電壓調節電路，其中該上拉p型閾值裝置和該下拉p型閾值裝置為PMOS閾值裝置，且該下拉n型閾值裝置為NMOS閾值裝置。
  14. 如申請專利範圍第2項所述之電壓調節電路，其中該另一p型閾值裝置是一PMOS閾值裝置且該另一n型閾值裝置是一NMOS閾值裝置。
  15. 如申請專利範圍第1項所述之電壓調節電路，其中該上拉p型閾值裝置大於該下拉n型閾值裝置和該下拉p型閾值裝置。
  16. 一種包含如申請專利範圍第1項所述之電壓調節電路的記憶裝置。
  17. 一種電壓調節電路，包含：上拉p型閾值構件，用於根據一控制信號，將在一輸出電壓節點處的一輸出電壓上拉至一供應電壓節點處之一供應電壓，直至被關斷為止；反相構件，用於將該輸出電壓反相，以產生一斷開信號；下拉p型閾值構件，用於根據該斷開信號，將該輸出電壓節點連接到該參考電壓節點，直到被關斷為止，藉此將該輸出電壓下拉至一參考電壓，及 下拉n型閾值構件，用於根據該控制信號，將該輸出電壓節點與該參考電壓節點斷開，直到被接通為止，藉此將該輸出電壓下拉至該參考電壓。
  18. 一種電壓調節電路，包含：一下拉n型閾值裝置，用以將一參考電壓節點連接到一輸出電壓節點，該下拉n型閾值裝置被配置成根據一控制信號以被切換；一上拉堆疊，將該輸出電壓節點連接到一供應電壓節點，該上拉堆疊包含串聯連接的一上拉p型閾值裝置和一上拉n型閾值裝置；及被配置成從該輸出電壓節點接收輸入、且被配置成產生一斷開信號之一反相器，其中該上拉p型閾值裝置被配置成根據該控制信號以被切換，且該上拉n型閾值裝置被配置成根據該斷開信號以被切換。
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