KR20110066874A - 전압조정회로 - Google Patents

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KR20110066874A
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Abstract

공급전압 노드를 출력전압 노드에 연결하고, 제어신호에 따라 오프로 전환되는 풀업 p형 임계값 소자를 전압조정회로를 제공한다. 풀다운 스택은, 상기 출력전압 노드를 기준전압 노드에 연결하고, 풀다운 p형 임계값 소자와 풀다운 n형 임계값 소자가 직렬로 연결된다. 인버터는, 상기 출력전압 노드로부터 입력을 수신하고 차단신호를 발생하도록 구성되고, 상기 풀다운 n형 임계값 소자는 상기 제어신호에 따라 온으로 전환되고, 상기 풀다운 p형 임계값 소자는 상기 차단신호에 따라 오프로 전환되도록 구성된다.

Description

전압조정회로{VOLTAGE REGULATION CIRCUITRY}
본 발명은, 전압조정회로에 관한 것이다. 보다 구체적으로, 본 발명은, 공급전압과 기준전압 사이에 연결되어 제어신호에 따라 전환되는 풀업(pull-up) 및 풀다운(pull-down) 임계값 소자들을 사용하여, 공급전압에 따라 출력전압을 공급하는 회로에 관한 것이다.
공급전압과 기준전압 사이에 전압조정회로를 연결하여 출력전압과 중간 출력전압 노드를 발생하는 것이 알려져 있고, 이때 그 전압조정회로의 임계값 소자들은, 제어신호에 따라 전환된다. 이것에 의해 출력전압 레벨을 상기 제어신호에 따라 제어가능하게 된다. 상기 전압조정회로를 사용한 일 환경에서는, 메모리 어레이의 비트셀(bitcell)에 공급전압을 제공한다는 것과 관련된다. 알려진 비트셀의 예가 도 1a에 개략적으로 도시되어 있다. 비트셀(10)이 역 결합 인버터(12,14)로 구성되어, 비트셀 노드(16,18) 각각에서의 논리값이 유지 가능하다. 도시된 예에는, 비트셀 노드 16에서 논리값 "1"이 유지되고, 비트셀 노드 18에서는 논리값 "0"이 유지되어 있다. 각 비트셀 인버터(12,14)에는 비트셀 공급전압 VDDCE에 의해 전원이 제공되고, 기준전압 VSSE가 연결된다. 비트셀(10)은, 워드라인 신호WL에 의해 각각 제어되는 패스(pass) 게이트(20,22)를 거쳐 비트라인BL 및 NBL에 연결된다.
진전된 처리기술에서 상기와 같은 비트셀(예를 들면 SRAM셀)에서 일어날 수 있는 문제점은, 동시 집적회로에서 요구되는 저 동작전압에서 비트셀이 작동하고 있을 때, 논리값 "0"을 이전에 기억된 논리값 "1"을 유지하고 있는 비트셀 노드에 기록하는 것이 어려워질 수 있다는 것이다. 이러한 문제점의 발생은, 논리값 "1"을 유지하는 비트셀 노드(16)를 개략적으로 도시한 도 1b를 참조하여 추가로 설명한다. 이 값이 논리값 "0"으로서 재기록되도록, 워드라인 발생회로(30)는, 상기 패스 게이트(20)를 제어하는 워드라인 신호WL을 어서트하여, 비트라인BL을 거쳐 비트셀 노드(16)를 방전시킨다. 그렇지만, 패스 게이트(20)가 비교적 약할 때, 패스 게이트(20)가 비트셀 내에서 풀업 소자(24)를 극복하기가 어려울 수 있다.
이러한 문제점에 대한 공지의 해결책으로는, 비트셀 풀업 소자(24)가 보다 약하고 보다 쉽게 극복하게 하기 위해서 기록처리시에 일시적으로 비트셀 공급전압VDDCE를 저하시키는 것이다. 일반적으로 상기 메모리 어레이의 작동을 위해 각종 자체 타이밍 신호를 이용한다면, 통상의 접근법은 비트셀 공급전압VDDCE의 풀 다운 자체 타이밍 펄스를 발생하는 것이다. 그렇지만, 별도의 제어회로가, 메모리 어레이에서의 메인 자체 타이밍 경로에 대해 왜곡될 수도 있는 상기 자체 타이밍 펄스를 생성하도록 구비되어야 한다. 또한, 비트셀 공급전압을 풀다운하는 경우, 비트셀 공급전압이 너무 낮게 저하되지 않도록 확보해야 하는데, 그 이유는 그렇지 않으면 비트셀 콘텐츠(특히, 그 비트셀 공급전압을 공유하는 다른 비트셀들의 콘텐츠)의 오류를 초래하기도 하기 때문이다. 아울러, 필요한 경우보다 아래로 하강하는 비트셀 공급전압과 연관된 파워 및 사이클 타임 오버헤드가 있다. 또한, (프로세스, 온도변동 등에 의한) 비트셀 공급전압의 하강율의 가변성이란, 풀다운용 자체 타이밍 펄스를 발생하는 경우, 이들 변동에도 불구하고 확실히 신뢰할 수 있게 작동하는데 별도의 마진이 남겨질 필요가 있다는 것이다. 이 요인들에 따라, 예상 프로세스, 온도, 펄스폭 및 비트셀 열 크기 변동의 전 범위에 걸쳐 동작할 단일의 회로를 설치하는 것이 곤란하다.
따라서, 상기 전압조정회로를 제공하는 개선된 기술을 제공하는 것이 바람직할 것이다.
본 발명의 제 1 국면에서 본 전압조정회로는, 공급전압 노드를 출력전압 노드에 연결하고, 제어신호에 따라 오프(off)로 전환되는 풀업(pull-up) p형 임계값 소자; 상기 출력전압 노드를 기준전압 노드에 연결하고, 풀다운(pull-down) p형 임계값 소자와 풀다운 n형 임계값 소자가 직렬로 연결된 풀다운 스택(stack); 및 상기 출력전압 노드로부터 입력을 수신하고 차단(cut-off)신호를 발생하는 인버터를 구비하고, 상기 풀다운 n형 임계값 소자는 상기 제어신호에 따라 온(on)으로 전환되고, 상기 풀다운 p형 임계값 소자는 상기 차단신호에 따라 오프로 전환된다.
이에 따라서, 제어신호에 따라 오프로 전환되는 풀업 p형 임계값 소자를 거쳐 출력전압 노드를 공급전압 노드에 연결하는 전압조정회로를 제공한다, 즉 상기 제어신호가 어서트되지 않은 경우, 풀업 p형 임계값 소자는 온으로 전환되어 출력전압 노드가 상기 공급전압 노드에서 공급된 전압으로 풀업되게 한다. 또한, 출력전압 노드는, 풀다운 p형 임계값 소자와 풀다운 n형 임계값 소자가 직렬로 연결된 풀다운 스택을 거쳐 기준전압 노드에 연결된다. 풀다운 n형 임계값 소자도, 제어신호에 따라 전환된다, 즉 제어신호에 따라 온으로 전환되도록 구성된다. 따라서, 제어신호가 어서트되는 경우, 풀다운 n형 임계값 소자는 온으로 전환되고, 풀업 p형 임계값 소자는 오프로 전환되어, 출력전압 노드에서의 전압이 기준전압 노드의 전압 아래로 인출되게 한다.
그렇지만, 상기 풀다운 스택도, 입력으로서 상기 출력전압 노드로부터의 전압을 수신하는 인버터에서 발생되는 차단신호에 따라 오프로 전환되도록 구성된 풀다운 p형 임계값 소자를 구비한다. 따라서, 그 제어신호가 어서트되고, 출력전압 노드가 하강하기 시작하는 경우, 인버터는 그에 대응하게 일어나는 차단신호를 발생한다. 결국, 그 일어나는 차단신호에 의해, 풀다운 스택의 풀다운 p형 임계값 소자가 오프로 전환되고, 상기 출력전압 노드와 상기 기준전압 노드가 격리되어 그 출력전압 노드에서 제공된 전압이 더욱 하강하는 것을 막는다.
풀다운 스택의 풀다운 p형 임계값 소자의 전환은 예를 들어 제어신호의 타이밍이라기 보다는 출력전압 노드의 전압에 의존한다는 특별한 이점을 갖는데, 그 이유는, 이것은, 전압조정회로가 자체 타이밍 회로이도록 프로세스와 온도 변동 등의 요인에 민감하지 않다는 것을 의미하기 때문이다. 또한, 풀다운 스택의 p형 임계값 소자를 사용함으로써 출력전압 노드로부터 빨리 피드백 신호가 제공될 수 있게 하여, (통상적으로 상기 풀다운 스택에서 사용된다고 예상될지도 모르기 때문에) n형 임계값 소자가 그 피드백 전환소자에 사용되는 경우 요구될 반전단이 추가로 필요하지 않을 수 있다. 아울러, 풀다운 스택에 p형 임계값 소자를 구비하는 것은, 출력전압의 하강율이 p형 임계값 소자의 임계전압에 근접함에 따라 감소한다는 것을 의미한다. 슬로우 다운은 피드백 루프의 제어를 용이하게 한다. 그러나, 차단 소자로서 p형 임계값 소자를 사용함으로서 이 소자 보다 빨리 오프로 전환되는데, 그 이유는 그 소자의 게이트 전압(즉, 차단신호)이 동시에 상승하면서 그 소자의 소스전압(즉, 출력전압 노드에서의 전압)이 하강하기 때문이라는 것도 주목해야 한다. 이 소자에 대한 Vsg가 보다 빨리 저하하는 것은, n형 임계값 소자(그 소자의 소스가 접지에 고정됨)의 경우일 것이다.
인버터를 다수의 방식으로 설치하여도 되지만, 일 실시예에서 상기 인버터는 상기 공급전압 노드와 상기 기준전압 노드 사이에 직렬로 연결된 또 다른 p형 임계값 소자와 또 다른 n형 임계값 소자로 이루어지고, 상기 또 다른 p형 임계값 소자는 상기 공급전압 노드를 차단 노드에 연결하고, 상기 또 다른 n형 임계값 소자는 상기 차단 노드를 상기 기준전압 노드에 연결하며, 상기 또 다른 p형 임계값 소자는 상기 출력전압 노드로부터의 상기 입력이 임계전압 이하일 경우에 온으로 전환되도록 구성되고, 상기 또 다른 n형 임계값 소자는 상기 제어신호의 반전된 신호에 따라 온으로 전환되도록 구성되고, 상기 차단신호는 상기 차단 노드에서 제공된다.
따라서, 상기 인버터는, 상기 출력전압 노드로부터의 입력이 하이(High)(임계전압 이상)일 경우 오프로 전환되고 상기 출력전압 노드로부터의 입력이 그 하이보다 낮을(임계전압 이하일) 경우 온으로 전환되는 상기 또 다른 p형 임계값 소자로 구성되는 것이 필수적이다. 동시에, 상기 또 다른 n형 임계값 소자는, 차단노드를 상기 제어신호의 반전신호에 따라 상기 기준전압 노드에 연결하고, 이것은 그 제어신호가 어서트되지 않는 경우(이렇게 하여 반전 신호가 어서트되는 경우), 상기 차단노드에서의 전압은 기준전압으로 풀 다운된다. 반대로, 그 제어신호가 어서트되는 경우(이렇게 하여 그 제어신호의 반전신호가 어서트되지 않는 경우), 상기 또 다른 n형 임계값 소자는, 오프로 전환되고, 상기 차단노드에서의 전압을 상기 또 다른 p형 임계값 소자가 제어하게 한다. 따라서, 제어신호가 오프로 전환될 때 상기 차단노드를 상기 기준전압 노드와 격리하여서 정전류를 누설시키지 않는 동적 인버터가 제공된다.
전압조정회로는 여러 가지 맥락에 구현되지만, 상기 출력전압 노드는 적어도 하나의 메모리 비트셀의 비트셀 공급전압을 제공하는 것이 바람직하다. 이것은, 메모리 비트셀의 비트셀 공급전압을 (예를 들면, 기록과정동안) 감소시키는데 유용하지만, 이것이 비트셀 콘텐츠의 오류를 초래할 위험이 있으므로 그 비트셀 공급전압을 너무 낮게 저하시키지 않는 것이 필요하다는 사실에 기인한다. 상기 제공된 전압조정회로는, 출력전압을 풀다운시키는 자체 타이밍 펄스에 의존하여 배치하도록 프로세스, 온도, 펄스폭 및 비트셀 열 크기에 민감하지 않으므로 적어도 하나의 메모리 비트셀에 대한 비트셀 공급전압과 관련하여 또 다른 이점을 갖는다.
적어도 하나의 메모리 비트셀에 대한 비트셀 공급전압을 제공한다는 것과 관련하여, 상기 전압조정회로에서 제공된 출력전압의 일시적인 풀다운은 여러 가지 방식에서 유용하다, 특히 일 실시예에서는 상기 제어신호가 상기 적어도 하나의 메모리 비트셀의 기록과정동안 어서트되도록 구성된다. 예를 들면, 메모리 비트셀의 기록과정동안, 비트셀 공급전압의 일시적인 감소는, 비트셀에서 비트셀 공급전압에 연결된 풀업 소자를 일시적으로 약화시켜서 상기 기록과정에 도움이 될 수 있어서, 상기 풀업소자와 연관하여 유지된 값을 보다 쉽게 극복하고 "겹쳐쓴다".
이러한 일 실시예에서, 상기 전압조정회로는, 기록과정 제어신호들에 따라 상기 제어신호를 발생하도록 구성된 제어신호 발생회로를 더 구비하고, 상기 제어신호 발생회로는, 상기 기록과정 제어신호들에 상관없이, 파워 게이팅 신호에 응답하여 상기 제어신호를 어서트하도록 구성된다. 따라서, 그 파워 게이팅 신호에 의해, 확실히, 풀업 p형 임계값 소자가 오프로 전환되고, 상기 풀다운 n형 임계값 소자가 온으로 전환되어, 출력전압 노드가 로우(low)값을 유지하여 비트셀 누설을 저감시킨다. 이렇게 하여 전압조정회로에서 출력전압 노드로부터 기준전압 노드까지의 경로를 가능하게 하여서 파워가 일부 소모되지만, 그 메모리 비트셀을 비교적 긴 기간동안 비활성 상태가 되도록 구성되면, 이 트레이드 오프(trade-off)는 가치가 있을 것이다. 반대로, 메모리 비트셀이 비교적 짧은 기간동안만 비활성 상태가 될 필요가 있는 경우, 이 트레이드 오프는 덜 가치가 있을 수도 있다.
이러한 일 실시예에서, 상기 출력전압 노드는 복수의 메모리 비트셀에 상기 비트셀 공급전압을 제공하고, 상기 기록과정 제어신호는 복수의 메모리 비트셀들 사이에서 선택되도록 구성된 다중화기 신호들과 기록용 마스크 제어신호들로 이루어진다. 따라서, 상기 비트셀 공급전압은 다수의 메모리 비트셀에 제공되고(예를 들면 보다 큰 메모리 어레이 내에 모듈방식으로 제공되고), 다중화기 신호들은 메모리 비트셀들 사이에서 선택하도록(예를 들면, 일 모듈 내에서 메모리 비트셀로 이루어진 하나의 그룹을 선택하도록) 구성되어도 된다. 파워 게이팅 신호에 의해 이들 기록과정 제어신호들을 중단시킬 수 있어 비트셀 누설을 감소시킨다.
일 실시예에서, 상기 적어도 하나의 메모리 비트셀은, 적어도 하나의 SRAM 메모리 비트셀이다. 예를 들면, SRAM 메모리 비트셀은, 상술한 것처럼 비트셀 공급전압의 "기록 지원" 감소에서 이득을 얻기도 한다. SRAM 비트셀이 통상 6개의 트랜지스터의 단일 포트 비트셀이지만, 본 발명의 기술은 이에 한정되지 않고, 그 밖의 트랜지스터 수를 갖는 단일 및 이중 포트 비트셀 모두에 적용가능하다.
일 실시예에서, 상기 출력전압 노드는, 비트셀 공급전압을 메모리 셀의 열(column)에 공급한다. 상기 전압조정회로는, 메모리 비트셀의 열에 비트셀 공급전압을 제공한다는 맥락에서, 하나의 열마다 1개의 메모리 비트셀이 기록되고 있을 경우, 그 열에서의 다른 메모리 비트셀들이 상기 선택된 비트셀에 관해 진행하는 기록과정에 영향을 받지 않는 자신들의 콘텐츠를 유지하는 것이 필요하다. 비트셀 공급전압이 너무 낮게 저하하는 것을 신뢰성 있게 방지함으로써, 다른 비트셀의 콘텐츠들을 확실히 보호한다.
일 실시예에서, 상기 인버터의 전환용 임계값은, 상기 제어신호가 어서트된 후, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 오프로 전환된 후 그 제어신호가 디어서트되도록 구성된다. 이에 따라서, 어서트된 후 디어서트된 제어신호 사이의 기간동안, 상기 인버터의 전환용 임계값에 이미 도달되어, 그 결과로 얻어진 차단신호에 의해, 풀다운 p형 임계값 소자가 오프로 전환되어서 출력전압이 더 하강하는 것을 막는다. 이에 따라서, 전압조정회로는, 제어신호가 어서트되는 기간동안 상기 출력전압의 하강이 제한되도록 구성되어도 된다.
또 다른 p형 임계값 소자와 또 다른 n형 임계값 소자로 인버터를 구성하는 경우, 그 제어신호를 어서트하는 기간동안 상기 출력전압의 하강은, 상기 제어신호가 어서트된 후, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 오프로 전환된 후 상기 제어신호를 디어서트하도록 구성되는 상기 또 다른 p형 임계값 소자의 전환용 임계값으로 제한되어도 된다.
일 실시예에서, 상기 인버터의 전환용 임계값은, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 상기 출력전압 노드로부터의 상기 입력의 임계전압에 도달할 때 오프로 전환되도록 구성된다. 따라서, 상기 인버터는, 상기 출력전압 노드에서의 전압이 그 임계전압 이하로 저하하는 것을 막도록 배치될 수 있다. 이러한 임계전압은 공지된 조건하에서 작동하는 특히 잘 알려진 회로에 대해 미리 정해질 수도 있지만, 일반적으로 상기 인버터의 전환용 임계값은 공급전압, 주변온도 등등의 요인에 의존하므로, 시스템 설계자에 의해 미리 정해지지 않는다는 것을 알 것이다.
또 다른 p형 임계값 소자와 또 다른 n형 임계값 소자로 인버터가 구성되는 실시예들에서, 상기 또 다른 p형 임계값 소자의 전환용 임계값은, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 상기 출력전압 노드로부터의 상기 입력의 임계전압에 도달할 때 오프로 전환되도록 구성된다. 상술한 것처럼, 이러한 임계전압은 공지된 조건하에서 작동하는 특히 잘 알려진 회로에 대해 미리 정해질 수도 있지만, 일반적으로 상기 또 다른 p형 임계값 소자의 전환용 임계값은 공급전압, 주변온도 등 등의 요인에 의존하므로, 시스템 설계자에 의해 미리 정해지지 않는다는 것을 알 것이다.
상기 p형 및 n형 임계값 소자는, 다수의 기술을 사용하여 구성되지만, 일 실시예에서 상기 풀업 p형 임계값 소자와 상기 풀다운 p형 임계값 소자는 PMOS 임계값 소자이고, 상기 풀다운 n형 임계값 소자는 NMOS임계값 소자인 것을 알 것이다. 마찬가지로, 일 실시예에서 상기 또 다른 p형 임계값 소자는 PMOS 임계값 소자이고, 상기 또 다른 n형 임계값 소자는 NMOS임계값 소자이다.
일 실시예에서, 상기 풀업 p형 임계값 소자는 상기 풀다운 n형 임계값 소자와 상기 풀다운 p형 임계값 소자보다 크다. 상기 풀다운 n형 임계값 소자와 상기 풀다운 p형 임계값 소자가 상기 제공된 프로세스의 최소의 크기로(즉, 주어진 집적회로에서 주어진 프로세스 스케일의 하한치의 크기로 된 주어진 프로세스 스케일로) 구성되는 것이 바람직하지만, 풀업 p형 임계값 소자가 (예를 들면 크기의 순서로) 보다 커지는 경우 바람직한데, 그 이유는, 이것에 의해, 상기 제어신호가 디어서트될 때 상기 출력전압을 상기 공급전압으로 신속하게 풀업 가능하게 하기 때문이다.
제 2 국면에서 본 본 발명은, 상기 제 1 국면에 따른 전압조정회로를 구비한 메모리 소자를 제공한다.
본 발명의 제 3 국면에서 본 전압조정회로는, 공급전압 노드를 출력전압 노드에 연결하고, 제어신호에 따라 오프로 전환되는 풀업 p형 임계값 수단; 상기 출력전압 노드를 기준전압 노드에 연결하고, 풀다운 n형 임계값 소자와 풀다운 p형 임계값 소자가 직렬로 연결된 풀다운 스택 수단; 및 상기 출력전압 노드로부터 입력을 수신하고 차단신호를 발생하는 인버팅수단을 구비하고, 상기 풀다운 n형 임계값 소자는 상기 제어신호에 따라 온으로 전환되고, 상기 풀다운 p형 임계값 소자는 상기 차단신호에 따라 오프로 전환된다.
본 발명의 상기 국면들과 실시예들을 하강하는 출력전압을 차단하는 것을 참조하여 설명하였지만, 본 발명의 기술들은, 상보적 배치에서도, 즉 상승하는 출력전압을 차단하는 것에서도 마찬가지로 적용 가능하다는 것을 알아야 한다. 따라서, 본 발명의 제 4 국면에서 본 전압조정회로는, 기준전압 노드를 출력전압 노드에 연결하고, 제어신호에 따라 전환되는 풀다운 n형 임계값 소자; 상기 출력전압 노드를 공급전압 노드에 연결하고, 풀업 p형 임계값 소자와 풀업 n형 임계값 소자가 직렬로 연결된 풀업 스택; 및 상기 출력전압 노드로부터 입력을 수신하고 차단신호를 발생하는 인버터를 구비하고, 상기 풀업 p형 임계값 소자는 상기 제어신호에 따라 전환되고, 상기 풀업 n형 임계값 소자는 상기 차단신호에 따라 전환된다.
본 발명은, 아래의 첨부도면에 나타낸 것과 같은 실시예들을 참조하여 예시로만 더 설명하겠다:
도 1a는 공지된 메모리 비트셀을 개략적으로 나타내고, 도 1b는 논리적 "0"을 비트셀 노드에 기록하고 논리적 "1"을 유지할 때 포함된 상기 공지된 메모리 비트셀의 하위 부품을 개략적으로 나타내고,
도 2는 일 실시예에 따른 전압조정회로를 개략적으로 나타내고,
도 3은 일 실시예에 따른 전압조정회로를 개략적으로 나타내고,
도 4a는 일 실시예에서 모듈 열로 배열된 메모리 비트셀의 어레이와 연관된 액세스 제어회로를 개략적으로 나타내고,
도 4b는 도 4a에 나타낸 것 등의 메모리 비트셀의 어레이의 제어신호들과 반전된 제어신호들의 발생을 개략적으로 나타내며,
도 5a 및 5b는 일 실시예에 따른 전압조정회로에서의 각종 신호들의 시간 변화를 개략적으로 나타내고,
도 6은 일 실시예에 따른 전압조정회로를 개략적으로 나타내고,
도 7은 일 실시예에 따른 전압조정회로와 연관된 제어신호 발생회로를 개략적으로 나타내고,
도 8은 도 7에 개략적으로 나타낸 전압조정회로에서의 각종 신호들의 시뮬레이션을 개략적으로 나타낸다.
도 2는 일 실시예에 따른 전압조정회로를 개략적으로 나타낸다. 전압조정회로(100)는, 공급전압 노드(VDDCE)와 기준전압 노드(VSSE) 사이에 직렬로 연결된 p형 임계값 소자(102,104) 2개와 n형 임계값 소자(106) 1개를 구비한다. 풀업 p형 임계값 소자(102)는, 제어신호 CTL에 의해 제어된 PMOS 트랜지스터이고, (제어신호 CTL에 따라) 공급전압 노드 VDDCE를 출력전압 노드(VDDC)에 연결한다. 풀다운 p형 임계값 소자(104)와 풀다운 n형 임계값 소자(106)는, 출력전압 노드 VDDCE와 기준전압 노드 VSSE를 연결하는 풀다운 스택을 구성한다. 풀다운 p형 임계값 소자(104)는 차단신호(CUTOFF)에 따라 제어된 PMOS 트랜지스터이고, 또 풀다운 n형 임계값 소자(106)는 제어신호 CTL에 의해 제어되는 NMOS 트랜지스터이다. 인버터(108)는, 출력전압 노드(VDDC)로부터의 그 입력을 수신하고, 풀다운 PMOS(104)를 제어하는 차단신호 CUTOFF를 발생한다.
셋업 상태에서, 상기 제어신호 CTL이 어서트되지 않아, NMOS(106)는 오프로 전환되고, PMOS(102)는 온으로 전환된다. 따라서, PMOS(102)는 출력노드를 공급노드에 연결하고, VDDC는 VDDCE로 풀업된다. 또한, 인버터(108)의 입력에 VDDC의 하이(High)값은 PMOS(104)를 온으로 전환하는 로우(Low)값의 CUTOFF신호가 되지만, VDDC와 VSSE 사이의 경로도 오프로 전환된 NMOS(106)에 의해 차단되는 것은 물론이다.
동작상, 상기 제어신호 CTL이 어서트되어, PMOS(102)가 오프가 되고 NMOS(106)가 온된다. 따라서, VDDC는 VSSE를 향해 풀다운되게 하강된다. 이렇게 일부의 점의 인버터(108)의 입력부에서 VDDC의 하강값이 인버터(108)의 전환용 임계값을 통과하고, 상기 신호 CUTOFF가 어서트된다. 상기 차단신호의 삽입은 PMOS(104)를 오프로 전환하여, 추가로 VSSE로 향하는 VDDC의 하강을 막는다. p형 임계값 소자를 차단 소자(PMOS 104)로서 사용한다는 것은, 이 소자가, 그 소스전압(즉, 출력전압 노드에서의 전압)이 하강하고 있고 그 게이트 전압(즉, 차단신호)이 동시에 상승하므로, 빠르게(이 위치에서의 대응한 NMOS 소자보다 빠르게) 오프로 전환될 수 있다는 것을 의미한다. 이러한 p형 소자의 상기 Vsg가 보다 빨리 감소하는 것은 (그 소스가 접지에 고정된) n형 임계값 소자의 경우일 것이다. 인버터(108)의 전환용 임계값은, 제어신호 CTL을 어서트하는 기간동안, 차단신호 CUTOFF에 의해 PMOS(104)가 오프로 전환된 후 상기 제어신호 CTL이 디어서트되도록 아주 유용하게 구성된다.
도 3은 출력전압 노드 VDDC가 비트셀 공급전압을 메모리 어레이의 메모리 비트셀에 공급하는 일 실시예에서의 전압조정회로(120)를 개략적으로 나타낸다. 도 3에서 알 수 있듯이, PMOS 트랜지스터(102,104)와 NMOS 트랜지스터(106)는, 도 2를 참조하여 설명한 것처럼 공급전압 노드 VDDCE와 기준전압 노드 VSSE 사이에 동일한 형태로 연결된다. 그렇지만, 도 3에 개략적으로 나타낸 실시예에서는, 상기 정적 인버터(108)를, PMOS 트랜지스터(122)와 NMOS 트랜지스터(124)로 이루어진 동적 인버터로 대체하였다. PMOS트랜지스터(122)는 출력전압 노드의 전압에 따라 전환되는 한편, NMOS트랜지스터(124)는 제어신호 CTL의 반전된 신호, 즉 NCTL에 따라 전환된다.
도 2를 참조하여 설명한 실시예와 마찬가지로, 셋업 상태에서 도 3에 개략적으로 나타낸 실시예에서, 상기 제어신호가 디어서트되고(CTL=0), 그에 따라서 그 제어신호의 반전된 신호가 어서트된다(즉, NCTL=1). 따라서, NMOS(124)는 온으로 전환되고, 차단 노드(126)에서의 전압은 NMOS(124)를 통해 방전된다. 그 차단신호의 로우값이 PMOS(104)를 온으로 전환시키지만, VSSE로의 경로가 CTL=0이 NMOS(106)를 오프로 한다는 사실에 의거하여 차단되는 것은 당연하다. 한편, CTL의 로우값이 PMOS(102)를 온으로 전환시키고 출력노드의 VDDC가 공급노드에서의 VDDCE로 풀업된다.
전압조정회로(120)가 비트셀 공급전압으로 출력전압 VDDC를 공급하는 메모리 비트셀 중 하나에 기록과정을 행하는 동안에, (도 4a, 4b, 5a 및 도 5b를 참조하여 아래에 보다 상세히 설명한) 이에 대응한 기록과정 제어신호에 의해, 제어신호 CTL을 어서트하고 그 제어신호의 반전된 신호 NCTL을 디어서트한다. 따라서, PMOS(102)가 오프로 전환되고, NMOS(106)가 온으로 전환됨으로써, VDDC가 PMOS(104)와 NMOS(106)를 통해 방전하기 시작한다. 이와 동시에, NCTL의 디어서트는 NMOS(124)를 오프로 전환시켜, CUTOFF를 해제하여 플로우팅 상태가 되게 한다. CUTOFF가 이전에 로우를 유지하였으므로, 얼마동안은 PMOS(104)가 온으로 전환되어 있다. 그 후, VDDC가 하강함에 따라, PMOS(122)는 온되어 차단노드(126)의 전압을 VDDCE로 풀업시키기 시작한다. VDDC가 하강하고 CUTOFF가 상승함에 따라, PMOS(104)는 오프가 되기 시작하고, VDDC의 풀다운은 슬로우 다운된다. 결국, PMOS(104)는 오프가 되고, VDDC의 하강이 정지하고 VDDC는 플로우팅 상태인채로 있고, CUTOFF는 하이로 끌어당겨졌다. 이렇게 하여, 상기 제어신호 CTL의 어서트에 응답하여 비트셀 공급전압 VDDC를 풀다운하지만, 특정 레벨 후 그 풀다운을 자동으로 차단한다. 이러한 차단이 일어날 때를 PMOS(122)의 전환용 임계값의 선택으로 결정할 수 있다. 도 3에서의 각종 신호들의 상대적 타이밍을, 도 5a 및 5b를 참조하여 아래에 설명한다. 끝으로, CTL이 디어서트되면, VDDC는 다시 PMOS(102)를 통해 풀업된다(또한, 동시에 NMOS(106)를 통해 VSSE에의 경로는, 오프로 전환되는 NMOS(106)에 의해 디스에이블된다). 이러한 VDDC의 풀업이 신속하게 발생 가능하도록, PMOS(102)는, 전압조정회로에서 다른 PMOS/NMOS 소자의 크기보다 크도록 된 것이 일반적이다. 예를 들면, 도시된 실시예에서, PMOS(102)의 크기는 1㎛이고, PMOS 소자(104,122)와 NMOS 소자(106,124)의 크기는 0.104㎛이다. CTL의 디어서트는, NMOS(124)를 온으로 전환하여, 차단노드(126)를 VSSE로 방전시키는, NCTL의 어서트에 해당한다.
메모리 어레이의 메모리 비트셀에 비트셀 공급전압을 공급하는 도 3에 개략적으로 나타낸 전압조정회로(120)의 상황을 도 4a 및 4b를 참조하여 더욱 설명한다. 도 4a는, 메모리 어레이(200)와 그것의 연관된 제어회로(205)를 개략적으로 나타낸다. 메모리 어레이(200)는, 4개의 모듈의 비트셀(210,212,214,216)로 이루어진다. 각 모듈은, 4열의 비트셀로 이루어진다(모듈 210에 예시적으로 도시된 비트셀 열 0-3을 참조). 메모리 어레이(200)의 기록과정동안, 기록 마스크 제어신호 WEN(0-3)은, 상기 모듈(210,212,214,216)간에 선택 메카니즘을 제공하고, 또 다중화기 HDREN 신호들은, 주어진 모듈에서 비트셀 열들 사이에서 선택한다. 또한, 기록과정 제어신호가 중단되어서 메모리 어레이(200)의 메모리 비트셀을 저전력 상태로 유지 가능하게 하는 파워 게이팅 신호 PG를 공급한다. 메모리 제어회로(205)는, 상기 제어신호 CTL( 및 그것의 반전된 신호인 NCTL)을 발생하여 비트셀 열마다 비트셀 공급전압 VDDC를 적절하게 공급한다. 따라서, 전압조정회로는, 제어회로(205) 내에서 필요로 하는 분리된 VDDC 비트셀 공급마다 반복된다는 것을 알 것이다. 이 도면에는, VDDC[2]가, 모듈(214)에 공급되는 것(그 모듈내에서 비트셀 열 2에 비트셀 공급을 공급하는 것)을 예시적으로 나타낸 것이다.
도 4b를 참조하여 메모리 제어회로(205)에서의 제어신호 CTL 및 NCTL의 발생을 나타내고 있다. CTL 및 NCTL 각각은, 4비트 값으로서 공급되고, 각각은 각 모듈의 비트셀 열 중 하나를 제어한다. 기록될 주어진 비트셀 열에서의 메모리 비트셀의 경우, 그에 대응한 다중화기 신호 HDREN은, 그 모듈의 기록 마스크 제어신호 WEN과 함께 그 열에 어서트되어야 한다. 물론, 파워 게이팅 신호도 어서트되지 않아야 한다. 특정한 비트셀 열과 모듈에 대응한 HDREN과 WEN의 조합은, 그에 대응한 NCTL신호를 디어서트하고 그에 대응한 CTL신호를 어서트한다. 그렇지만, 이때, 파워 게이팅 신호가 WEN과 HDREN을 중단시킬 수 있어, 강제로 NCTL이 디어서트되게 하고 CTL이 어서트되게 한다.
도 5a 및 5b에는, 도 3에 나타낸 것 등의 전압조정회로에서의 상대적인 신호 타이밍들이 나타내어져 있다. 도 5a 및 5b는 동일한 기간을 나타낸 것으로, 단지 설명을 명백히 하기 위해서 도 5a와 도 5b 사이에서 신호들을 나누어 나타낸 것이다. 도 5a와 도 5b에 나타낸 예시 신호들은, 도 4a와 도 4b를 참조하여 나타낸 모듈러 실시예 등의 제4 비트셀 열(비트셀 열 3)에 대응한다. 도 5a에서 알 수 있는 것은, HDREN[3]의 어서트에 의해 NCTL[3]이 디어서트되고, CTL[3]이 어서트된다. 그 후, 이에 대응한 비트셀 공급전압 VDDC[3]는 하강하기 시작하고, 또한 차단신호 CUTOFF[3]는 상승하기 시작한다. 결국, CUTOFF[3]의 상승값이 풀다운 PMOS 트랜지스터(예를 들면, 도 3의 PMOS(104))를 오프로 전환하여 VDDC[3]가 더욱 하강하는 것을 막는다. 기록과정의 끝에서, HDREN[3]이 디어서트되어, NCTL[3]이 리어서트되게 되고 CTL[3]이 디어서트되게 된다. 그 결과, VDDC[3]는 급속하게 다시 풀업되고, 또한 CUTOFF[3]는 VSSE의 값까지 다시 풀다운된다.
상술한 실시예들이 출력전압 VDDC를 풀다운하는 것에 관해 설명하였지만, 그 하강을 차단하기 전에, 본 발명의 기술은, 상승 전압신호를 조정하는, 즉 너무 멀리 상승하는 것을 막는 상보적 실시예에서도 마찬가지로 적용 가능하다. 이러한 예시 실시예는, 전압조정회로(300)를 나타내는 도 6에 개략적으로 도시되어 있다. 여기서, 풀다운 n형 임계값 소자(NMOS 302)는 기준전압 노드 VSSE를 출력전압 노드 VSS에 연결한다. 출력전압 노드 VSS는, 풀업 p형 임계값 소자(PMOS 306)와 풀업 n형 임계값 소자(NMOS 304)로 이루어진 풀업 스택을 거쳐 공급전압 노드 VDDCE에 연결된다. PMOS(306)와 NMOS(302)는, 제어신호 NCTL에 따라 전환된다. 따라서, 동작상 NCTL이 하이일 때(셋업 상태에서), 출력전압 노드 VSS는 VSSE로 풀다운된다. 그 후, 동작상, NCTL이 디어서트될 때, NMOS(302)는 오프로 전환되고 PMOS(306)는 온으로 전환되어, 출력 노드 VSS가 VDDCE를 향해 풀업되게 된다. 출력노드 VSS에서의 상승 값에 의해, 차단신호 CUTOFF가 (인버터 308에 의해 반전된 것처럼) 하강하게 됨에 따라서 NMOS(304)를 오프로 전환시키고 출력노드 VSS에서의 전압이 더욱 상승하는 것을 막는다. 끝으로, NCTL이 다시 어서트될 때, 출력노드 VSS는 VSSE까지 다시 풀다운된다.
본 발명의 실시예와 종래기술에 대한 그 정황의 각종 특징은, 아래의 부록에 도 7 및 도 8을 참조하여 설명한다.
여기서는 특정 실시예를 기재하였지만, 본 발명은 이에 한정되지 않고 또 본 발명의 범위 내에서 여러 가지 변형 및 추가를 행하여도 된다는 것을 알 것이다. 예를 들면, 아래의 종속항의 특징을 본 발명의 범위를 벗어나지 않고 독립항의 특징과 각종 조합을 할 수 있다.
부록
SRAM 비트셀 공급을 자동조정하여 기록을 지원하는 회로.
개선된 프로세스 기술에서의 SRAM 셀에서는, 저 공급전압과 하이 NMOS패스 게이트 임계전압으로 인한 저전압에서 '0'을 기록하는 것이 곤란한다. 일 해결책은, 비트셀 PMOS 풀업 소자를 보다 약하고 쉽게 하여 극복하는 비트셀 공급을 낮추는데 있다. 그렇지만, 비트셀 공급으로 너무 낮게 하강시키지 않게 해야 하고, 그렇지 않은 경우, 비트셀 콘텐츠의 오류를 초래하기도 한다. 또한, 소비전력 및 순환시간이 증가할 것이다. 이러한 회로는, 비트셀 공급을 풀다운시킨다. 특정 전압레벨에 도달할 때, 리텐션(retention) 마진을 유지하고, 마진을 기록하며, 파워 및 순환시간 페널티를 제한하는 풀다운을 자동적으로 정지시킨다.
비트셀 공급을 조정하는 일 해결책은, 풀다운용 자체 타이밍 펄스를 발생하는 것이다. 이는, 메인 자체 타이밍 경로에 대해 왜곡되는 별도의 제어회로를 필요로 한다. 비트셀 공급의 펄스폭 변동 및 하강율 변동을 주의하기 위해서 많은 마진도 필요로 한다. 단일의 회로로 프로세스, 온도, 펄스폭 및 비트셀 열 크기 변동의 전 범위에 걸쳐 작동하게 하는 것이 곤란하다.
상기 개시된 회로는, 비트셀 공급을 직접 감지하여 그 비트셀 공급 레벨에 따라 풀다운 펄스를 조절하기 때문에 자체 타이밍 경로를 필요로 하지 않는다. 상기 개시된 회로는, 하강율보다는 비트셀 공급전압 레벨에 의거하여 풀다운을 차단하는 기능을 한다. 따라서, 그것은 어떠한 열 크기에도 작동할 수 있다. 또한, 상기 개시된 회로는, 전혀 정전류를 소멸하지 않는 동적 인버터에 의해 피드백을 행한다. 또한, 풀다운 스택에서의 PMOS 소자를 사용함으로써 PMOS 임계전압에 가깝게 도달하면 하강하는 비트셀 공급을 점차 감소시킨다. 이는, 최종 차단전압을 피드백 경로의 속도에 덜 의존하게 함으로써 상기 리텐션 마진을 향상시킨다. 또한, PMOS 소자를 사용하는 것에 의해, 피드백 경로로부터 반전단을 제거함으로써 상기 비트셀 공급으로부터 보다 빨리 피드백할 수 있다.
도 7은 본 발명의 실시예의 개략도이고, 아래의 문단에서 더 설명한다.
이러한 일 회로는, 각 메모리 I/O 열에 배치되어도 된다.
HDREN신호는, 메모리의 중앙 제어블록에서 디코딩된 열 다중화 선택 신호들과 기록 클록으로 구성된다. PG신호는 파워 게이팅을 제어하고, WEN신호는 본 열의 기록-마스크를 제어한다. 이들은, 풀다운을 시작하는 CTL/NCTL신호에 반영된다.
통상의 동작에서, PG=0. 셋업 상태동안, HDREN0/1/2/3=0. 그래서 NCTL=1, CTL=0. CUTOFF는 N1에 의해 0으로 방전된다. 비트셀 공급 VDDC는, PHD에 의해 VDDCE까지 풀업된다. N0 및 P0는 오프다.
기록 사이클 동안 HDREN신호 중 하나는 하이가 된다. N0는 온이 된다. 사전 방전된 노드 CUTOFF는 해제되고 플로우트 된다. CUTOFF=0이므로, P1은 온을 유지한다. PHD는 오프가 되고 VDDC는 P1과 N0를 통해 방전하기 시작한다. VDDC가 하강함에 따라, P0는 온이 되고 CUTOFF를 풀업하기 시작한다. CUTOFF가 상승함에 따라, P1은 오프가 되기 시작하고 풀다운이 슬로우 다운된다. 결국, P1은 오프가 되고, VDDC는 플로우팅 상태로 되어 있고, CUTOFF는 하이로 끌어당겨진다.
도 8에는 파형이 도시되어 있다.
이렇게 비트셀 공급 VDDC는 풀다운되고, 그 풀다운은 특정 레벨 후에 자동으로 차단된다. 상기 소자 P0는 보다 일찍 저(low)-VT를 차단할 수 있다.
PG 신호를 사용하는 것에 의해, 파워 게이팅 모드에서 비트셀 공급을 매우 낮게 끌어당길 수 있다. 이에 따라 비트셀 누설을 감소시킨다.
동적 인버터(P0+N1)는, 일부의 정전류를 허용할 수 있는 경우 정적 인버터로 대체될 수 있다.
그 회로는, 하강하는 신호를 느리게 조정해야 하는 어느 곳에서나 사용될 수 있다. 상보적 버전은, 상승하는 신호를 느리게 조정하는데 사용될 수 있다.

Claims (18)

  1. 공급전압 노드를 출력전압 노드에 연결하고, 제어신호에 따라 오프(off)로 전환되는 풀업(pull-up) p형 임계값 소자;
    상기 출력전압 노드를 기준전압 노드에 연결하고, 풀다운(pull-down) p형 임계값 소자와 풀다운 n형 임계값 소자가 직렬로 연결된 풀다운 스택(stack); 및
    상기 출력전압 노드로부터 입력을 수신하고 차단(cut-off)신호를 발생하는 인버터를 구비한 전압조정회로로서,
    상기 풀다운 n형 임계값 소자는 상기 제어신호에 따라 온(on)으로 전환되고, 상기 풀다운 p형 임계값 소자는 상기 차단신호에 따라 오프로 전환되는, 전압조정회로.
  2. 제 1 항에 있어서,
    상기 인버터는 상기 공급전압 노드와 상기 기준전압 노드 사이에 직렬로 연결된 또 다른 p형 임계값 소자와 또 다른 n형 임계값 소자로 이루어지고, 상기 또 다른 p형 임계값 소자는 상기 공급전압 노드를 차단 노드에 연결하고, 상기 또 다른 n형 임계값 소자는 상기 차단 노드를 상기 기준전압 노드에 연결하며,
    상기 또 다른 p형 임계값 소자는 상기 출력전압 노드로부터의 상기 입력이 임계전압 이하일 경우에 온으로 전환되도록 구성되고, 상기 또 다른 n형 임계값 소자는 상기 제어신호의 반전된 신호에 따라 온으로 전환되도록 구성되고, 상기 차단신호는 상기 차단 노드에서 공급하는, 전압조정회로.
  3. 제 1 항에 있어서,
    상기 출력전압 노드는, 비트셀 공급전압을 적어도 하나의 메모리 비트셀에 공급하는, 전압조정회로.
  4. 제 3 항에 있어서,
    상기 제어신호가 상기 적어도 하나의 메모리 비트셀의 기록과정동안 어서트되도록 구성된, 전압조정회로.
  5. 제 4 항에 있어서,
    기록과정 제어신호들에 따라 상기 제어신호를 발생하도록 구성된 제어신호 발생회로를 더 구비하고,
    상기 제어신호 발생회로는, 상기 기록과정 제어신호들에 상관없이, 파워 게이팅 신호에 응답하여 상기 제어신호를 어서트하도록 구성된, 전압조정회로.
  6. 제 5 항에 있어서,
    상기 출력전압 노드는 복수의 메모리 비트셀에 상기 비트셀 공급전압을 제공하고, 상기 기록과정 제어신호는 상기 복수의 메모리 비트셀들 사이에서 선택되도록 구성된 다중화기 신호들과 기록용 마스크 제어신호들로 이루어진, 전압조정회로.
  7. 제 3 항에 있어서,
    상기 적어도 하나의 메모리 비트셀은, 적어도 하나의 SRAM 메모리 비트셀인, 전압조정회로.
  8. 제 3 항에 있어서,
    상기 출력전압 노드는, 비트셀 공급전압을 메모리 셀의 열(column)에 공급하는, 전압조정회로.
  9. 제 1 항에 있어서,
    상기 인버터의 전환용 임계값은, 상기 제어신호가 어서트된 후, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 오프로 전환된 후 상기 제어신호가 디어서트되도록 구성된, 전압조정회로.
  10. 제 2 항에 있어서,
    상기 또 다른 p형 임계값 소자의 전환용 임계값은, 상기 제어신호가 어서트된 후, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 오프로 전환된 후 상기 제어신호를 디어서트하도록 구성된, 전압조정회로.
  11. 제 1 항에 있어서,
    상기 인버터의 전환용 임계값은, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 상기 출력전압 노드로부터의 상기 입력의 임계전압에 도달할 때 오프로 전환되도록 구성된, 전압조정회로.
  12. 제 2 항에 있어서,
    상기 또 다른 p형 임계값 소자의 전환용 임계값은, 상기 차단신호에 의해 상기 풀다운 p형 임계값 소자가 상기 출력전압 노드로부터의 상기 입력의 임계전압에 도달할 때 오프로 전환되도록 구성된, 전압조정회로.
  13. 제 1 항에 있어서,
    상기 풀업 p형 임계값 소자와 상기 풀다운 p형 임계값 소자는 PMOS 임계값 소자이고, 상기 풀다운 n형 임계값 소자는 NMOS임계값 소자인, 전압조정회로.
  14. 제 2 항에 있어서,
    상기 또 다른 p형 임계값 소자는 PMOS 임계값 소자이고, 상기 또 다른 n형 임계값 소자는 NMOS임계값 소자인, 전압조정회로.
  15. 제 1 항에 있어서,
    상기 풀업 p형 임계값 소자는 상기 풀다운 n형 임계값 소자와 상기 풀다운 p형 임계값 소자보다 큰, 전압조정회로.
  16. 청구항 1에 기재된 전압조정회로를 구비한 메모리 소자.
  17. 공급전압 노드를 출력전압 노드에 연결하고, 제어신호에 따라 오프로 전환되는 풀업 p형 임계값 수단;
    상기 출력전압 노드를 기준전압 노드에 연결하고, 풀다운 n형 임계값 소자와 풀다운 p형 임계값 소자가 직렬로 연결된 풀다운 스택 수단; 및
    상기 출력전압 노드로부터 입력을 수신하고 차단신호를 발생하는 인버팅수단을 구비한 전압조정회로로서,
    상기 풀다운 n형 임계값 소자는 상기 제어신호에 따라 온으로 전환되고, 상기 풀다운 p형 임계값 소자는 상기 차단신호에 따라 오프로 전환되는, 전압조정회로.
  18. 기준전압 노드를 출력전압 노드에 연결하고, 제어신호에 따라 전환되는 풀다운 n형 임계값 소자;
    상기 출력전압 노드를 공급전압 노드에 연결하고, 풀업 p형 임계값 소자와 풀업 n형 임계값 소자가 직렬로 연결된 풀업 스택; 및
    상기 출력전압 노드로부터 입력을 수신하고 차단신호를 발생하는 인버터를 구비한 전압조정회로로서,
    상기 풀업 p형 임계값 소자는 상기 제어신호에 따라 전환되고, 상기 풀업 n형 임계값 소자는 상기 차단신호에 따라 전환되는, 전압조정회로.
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