KR20070016080A - 반도체 기억 장치 - Google Patents

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KR20070016080A
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

워드선의 선택 시의 전압 레벨을, 메모리 셀 트랜지스터의 임계치 전압의 변동에 따라 조정하는 레벨 시프트 소자를 각 워드선에 대응하여 형성한다. 이 레벨 시프트 소자는, 드라이버 전원 전압을 강압하여, 선택 워드선 상에 전달한다. 또한, 그 대신에, 워드선 전압을, 메모리 셀 트랜지스터의 임계치 전압 레벨에 따라 풀다운하는 풀다운 소자가 형성되어도 된다. 어느 경우에도, 메모리 셀 트랜지스터의 임계치 전압의 변동에 따라 선택 워드선 전압 레벨을, 별도의 전원 계통을 이용하지 않고 조정할 수 있어, 전원 계통을 복잡화하지 않고, 저전원 전압 하에서도 안정적으로 데이터의 기입/판독을 행할 수 있는 반도체 기억 장치를 실현할 수 있다.
메모리 셀, 스태틱 노이즈 마진, 워드선, 시프트 소자

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시 형태1에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면.
도 2는 도 1에 도시한 메모리 셀의 전기적 등가 회로를 도시하는 도면.
도 3은 도 1에 도시한 워드선 드라이버의 구성을 개략적으로 도시하는 도면.
도 4a 및 4b는, 도 3에 도시한 워드선 드라이버의 동작 및 메모리 셀의 스태틱 노이즈 마진을 도시하는 도면.
도 5a 및 도 5b는, 메모리 셀 트랜지스터의 임계치 전압의 절대치가 작아진 경우의 선택 워드선의 전압 및 메모리 셀의 스태틱 노이즈 마진의 변화를 도시하는 도면.
도 6은 본 발명의 실시 형태1에 따른 워드선 드라이버의 변경예를 도시하는 도면.
도 7은 본 발명의 실시 형태2에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면.
도 8은 도 7에 도시하는 워드선 드라이버 및 풀다운 소자의 구성의 일례를 도시하는 도면.
도 9는 본 발명의 실시 형태2에서의 워드선 선택 시의 전기적 등가 회로를 도시하는 도면.
도 10a 및 도 10b는 본 발명의 실시 형태2에서의 메모리 셀 트랜지스터의 임계치 전압의 절대치가 큰 경우의 선택 워드선 전압 레벨 및 스태틱 노이즈 마진의 변화를 모식적으로 도시하는 도면.
도 11a 및 도 11b는 본 발명의 실시 형태2에서의 메모리 셀 트랜지스터의 임계치 전압의 절대치가 작은 경우의 선택 워드선 전압 및 스태틱 노이즈 마진의 개선을 모식적으로 도시하는 도면.
도 12은 본 발명의 실시 형태2에서의 반도체 기억 장치의 주요 노드의 전압 변화를 도시하는 신호 파형도.
도 13은 본 발명의 실시 형태2의 변경예의 레벨 시프트 소자의 구성을 도시하는 도면.
도 14는 본 발명의 실시 형태2에서의 풀다운 소자의 배치 위치의 효과를 도시하는 도면.
도 15는 본 발명의 실시 형태2에서의 풀다운 소자의 변경예를 개략적으로 도시하는 도면.
도 16은 본 발명의 실시 형태2에서의 풀다운 소자 및 메모리 셀의 평면 레이아웃을 개략적으로 도시하는 도면.
도 17은 본 발명의 실시 형태3에 따른 워드선 드라이버 및 풀다운 소자의 구성을 개략적으로 도시하는 도면.
도 18은 도 17에 도시한 워드선 드라이버 및 풀다운 소자의 동작을 도시하는 신호 파형도.
도 19는 본 발명의 실시 형태4에 따른 메모리 셀 어레이부의 구성을 개략적으로 도시하는 도면.
도 20은 도 19에 도시한 워드선 드라이버 및 풀다운 소자의 구성의 일례를 도시하는 도면.
도 21은 도 20에 도시한 서브 워드선 드라이버 및 풀다운 소자의 동작을 도시하는 신호 파형도.
도 22는 본 발명의 실시 형태5의 풀다운 소자의 변경예를 도시하는 도면.
도 23은 도 22에 도시한 풀다운 소자의 임계치 전압 변화에 의존하는 선택 워드선의 전압 레벨의 변화를 도시하는 도면.
도 24는 본 발명의 실시 형태5의 변경예의 풀다운 소자의 구성을 도시하는 도면.
도 25는 도 24에 도시한 풀다운 소자의 평면 레이아웃을 개략적으로 도시하는 도면.
도 26은 본 발명의 실시 형태5의 변경예2의 풀다운 소자의 평면 레이아웃을 개략적으로 도시하는 도면.
도 27은 도 26에 도시한 풀다운 소자의 전기적 등가 회로를 도시하는 도면.
도 28은 본 발명의 실시 형태6에 따른 반도체 기억 장치의 어레이부 및 워드선 선택부의 구성을 개략적으로 도시하는 도면.
도 29는 도 28에 도시한 레벨 시프터의 구성의 일례를 도시하는 도면.
도 30은 도 28에 도시한 구성의 워드선 선택 시의 동작을 도시하는 신호 파형도.
도 31은 본 발명의 실시 형태6의 변경예의 어레이부의 구성을 개략적으로 도시하는 도면.
도 32는 본 발명의 실시 형태6의 변경예2의 어레이부 및 워드선 구동부의 구성을 개략적으로 도시하는 도면.
도 33은 도 32에 도시한 워드선 전압 조정 회로의 구성을 도시하는 도면.
도 34는 도 32에 도시한는 워드선 드라이버의 구성을 개략적으로 도시하는 도면.
도 35는 도 33에 도시한 워드선 전압 조정 회로의 평면 레이아웃을 도시하는 도면.
도 36은 도 35에 도시한 평면 레이아웃의 상층의 배선 레이아웃을 도시하는 도면.
도 37은 도 36에 도시한 배선 레이아웃의 상층의 배선 레이아웃을 도시하는 도면.
도 38은 본 발명의 실시 형태7에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면.
도 39a 및 도 39b는, 도 38에 도시한 반도체 기억 장치의 풀다운 소자의 구체적 구성을 도시하는 도면.
도 40은 도 38에 도시한 반도체 기억 장치의 주요부의 구성을 도시하는 도 면.
도 41은 도 38에 도시한 반도체 기억 장치의 동작을 도시하는 신호 파형도.
도 42는 도 41에 도시한 영역Ⅰ의 신호 파형을 확대하여 도시하는 도면.
도 43은 도 40에 도시한 제어 신호를 발생하는 부분의 구성의 일례를 도시하는 도면.
도 44는 본 발명의 실시 형태7에 따른 메모리 셀의 활성 영역 및 제1 금속 배선의 평면 레이아웃을 도시하는 도면.
도 45는 도 40에 도시한 배선 레이아웃의 상층의 제2 금속 배선의 레이아웃을 도시하는 도면.
도 46은 도 45에 도시한 평면 레이아웃의 상층의 제3 금속 배선의 레이아웃을 도시하는 도면.
도 47은 도 46에 도시한 배선 레이아웃의 상층의 제4 금속 배선의 레이아웃을 도시하는 도면.
도 48은 도 44 내지 도 47에 도시한 배선 레이아웃의 메모리 셀의 전기적 등가 회로를 도시하는 도면.
도 49는 본 발명의 실시 형태7에 따른 풀다운 소자의 활성 영역으로부터 제1 금속 배선의 평면 레이아웃을 도시하는 도면.
도 50은 도 49에 도시한 배선 레이아웃의 상층의 제2 금속 배선의 평면 레이아웃을 도시하는 도면.
도 51은 도 50에 도시한 평면 레이아웃의 상층의 제3 금속 배선의 평면 레이 아웃을 도시하는 도면.
도 52는 도 51에 도시한 평면 레이아웃의 상층의 제4 금속 배선의 평면 레이아웃을 도시하는 도면.
도 53은 도 49 내지 도 52에 도시한 배선 레이아웃의 풀다운 소자의 전기적 등가 회로를 도시하는 도면.
도 54는 본 발명의 실시 형태8에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 도면.
도 55a 및 도 55b는, 도 54에 도시한 레벨 시프터의 구체적 구성을 각각 도시하는 도면.
도 56은 도 54에 도시한 반도체 기억 장치의 데이터 판독 시의 워드선 드라이버 전원부의 전기적 등가 회로를 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
C : 메모리 셀
7 : 주제어 회로
PQ10, PQ11 : P 채널 MOS 트랜지스터
PU0-PUk : 단위 P 채널 MOS 트랜지스터
PD : 풀다운 소자
WDV : 워드선 드라이버
NQ : N 채널 MOS 트랜지스터
NQ21 : N 채널 MOS 트랜지스터
PDa, PDb : 풀다운 소자
NU0-NUk : 단위 N 채널 MOS 트랜지스터
SD00-SDjk : 서브 워드선 드라이버
PD00-PDjk : 풀다운용 N 채널MOS 트랜지스터
20 : 행 디코드 회로
22 : 블록 디코드 신호
DMC : 더미 셀
MC : 메모리 셀
DT1, DT4, NQ1, NQ2 : N 채널 MOS 트랜지스터
PS1-PS4, PS11-PS14 : 폴리실리콘 배선
LSF0-LSFl : 레벨 시프터
DPL0-DPLk, DPL : 드라이버 전원선
DPG0, DOGk : 드라이버 전원선 프리차지 회로
PQ1, PQ2 : P 채널 MOS 트랜지스터
STV00-STVjk : 서브 워드선 드라이브 회로
NWDV0-NWDVj : 메인 워드선 드라이버/디코더
SDPG0-SDPGk, SDPL10-SDPL1k : 드라이버 전원선 프리차지 회로
50 : 메모리 셀
52 : 워드선 전압 조정부
58 : 워드선 전압 조정 회로
56 : 워드선 드라이버
PQ30, PQ31 : P 채널 MOS 트래지스터
62a-62d : 폴리실리콘 배선
DPLA, DPLB : 클램프 전원선
DPLC : 드라이버 전원선
100 : 워드선 전압 조정 회로
108 : 기입 어시스트 어레이 전원 회로
DTra-DTre : 풀다운 트랜지스터
UATr : 단위 풀다운 트랜지스터(레플리카 액세스 트래지스터)
111a, 111b, 112 : N 채널 MOS 트랜지스터
110a, 110b : P 채널 MOS 트랜지스터
PVLA : 셀 전원 배선
ARVD, ARVDa, ARVDb : 셀 전원선
DWVDa, DWVDb, DWVD : 다운 전원선
ARVS : 셀 접지선
130a-130e : 활성 영역
133, 133a-133d : 게이트 전극
FM1-FM10, FM : 제1 금속 배선
SM1-SM2 : 제2 금속 배선
134a-134g : 제2 금속 배선
136a-136c : 제3 금속 배선
TM1, TM2 : 제3 금속 배선
140a-140h : 제4 금속 배선
152 : 활성 영역
150 : 게이트 전극
155 : 제1 금속 배선
160, 162 : 제2 금속 배선
165, 167 : 제3 금속 배선
170 : 제4 금속 배선
LSFN0, LSFN1 : 레벨 시프트
NG10 : NAND 회로
RQ1, RQ11 : 레벨 시프트의 MOS 트랜지스터
[특허 문헌1] 일본 특개 2005-038557호 공보
[비특허 문헌1] K. Zhang et al., “A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply," ISSCC 2005, Digest of TechnicalPapers, Feb. 2005, pp. 474-475.
[비특허 문헌2] M. Yamaoka et al,. "Low-Power Embedded SRAM Modules with Expanded Margins for Writing," ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.480-481.
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 저전압 동작 조건 하에서도 안정적으로 데이터의 기입 및 판독을 행할 수 있는 스태틱형 반도체 기억 장치의 구성에 관한 것이다.
미세화 기술의 진전에 수반하여 트랜지스터 소자가 미세화되면, 소자의 신뢰성 및 소비 전력의 관점으로부터, 미세화에 따른 전압 스케일링이 필요하게 된다. 그러나, 이 미세화에 수반하여, 제조 파라미터의 변동의 영향이 커지고, 메모리 셀을 구성하는 트랜지스터(절연 게이트형 전계 효과 트랜지스터 : MOS 트랜지스터)의 임계치 전압의 변동이 커져, 그 동작 마진이 저하된다. 그 결과, 반도체 기억 장치에서 저전원 전압 하에서도 안정적으로 데이터의 기입 및 판독을 행하는 것이 곤란해진다.
이러한 저전원 전압 하에서도, 데이터의 기입/판독을 안정적으로 행하는 것을 목적으로 하는 다양한 구성이 제안되어 있다.
비특허 문헌1에서는, 데이터의 판독 및 기입 시에 메모리 셀 전원 전압의 레벨을 절환함으로써, 스태틱 노이즈 마진 SNM 및 기입 마진을 개선하는 구성이 제시되어 있다.
이 비특허 문헌1에서는, 메모리 셀 열 단위로 메모리 셀 전원 전압을 제어하고, 데이터 기입 시, 선택 열의 메모리 셀 전원 전압을 낮은 전압 VCC-LO로 설정하 고, 비선택 열의 셀 전원 전압을, 판독 시와 마찬가지의 약간 높은 전압 VCC-HI로 설정함으로써, 판독 시의 스태틱 노이즈 마진을 향상시키고, 또한 기입 마진을 확보한다.
비특허 문헌2는, 데이터 기입 시, 선택 열의 메모리 셀 전원선을 플로팅 상태로 설정하고, 나머지 비선택 열에 대하여 판독 시와 마찬가지 메모리 셀 전원선을 소정의 전압 레벨로 유지하는 구성을 나타내고 있다. 이 비특허 문헌2에서는, 또한, 더미 비트선을 이용하여, 이 더미 비트선 전위에 따라서, 워드선 비활성화 타이밍 신호 WOFF를 생성하여, 워드선 드라이버를 비활성 상태로 하여, 선택 워드선을 비선택 상태로 구동한다.
이 비특허 문헌2에 기술되는 구성에서는, 또한, 각 워드선에 접지 전압 레벨로 설정하는 방전용 트랜지스터가 워드선 드라이버와 별도로 형성된다. 이 방전용의 트랜지스터는, 스탠바이 상태 시에는, 오프 상태로 유지되고, 선택 워드선을 비활성 상태로 구동할 때에, 그 큰 전류 구동력으로, 워드선을 고속으로 비선택 상태로 구동한다. 워드선을 비선택 상태로 구동한 후에는, 이 워드선 드라이버에의 전원이 차단되고, 따라서, 방전용 트랜지스터의 게이트 전위가, 드라이버 전원 전압에 따라 L 레벨로 되어, 방전용 트랜지스터가 오프 상태로 된다.
또한, 특허 문헌1은, 워드선 드라이버에, 레벨 변환 회로를 이용하여, 선택 워드선을, 메모리 셀 전원 전압과는 다른 진폭으로 구동하는 구성을 기술한다. 선택 워드선의 전위를 변경함으로써, 메모리 셀 트랜지스터의 임계치 전압의 변동 시에도, 기입 및 판독 마진을 개선하는 것을 도모한다.
비특허 문헌1에 기술되는 구성에서는, 메모리 셀 열 단위로 메모리 셀 전원 전압의 레벨을 절환 제어하고 있다. 따라서, 메모리 셀 전원 전압으로서, 2 종류의 전압이 필요하게 되고, 2 전원 구성을 실현하기 위해 전원 회로가 복잡해진다고 하는 문제가 발생한다.
또한, 메모리 셀 전원 전압은 절환되지만, 그 절환 전압 레벨은 내부 전원 회로로부터 생성되는 고정 전위이다. 따라서, 메모리 셀 트랜지스터의 임계치 전압이, 프로세스 파라미터의 변동에 의해 변동한 경우에도, 그 전압 레벨은 연동하여 변화되지 않아서, 임계치 전압의 변화를 보증하는 것이 곤란하며, 임계치 전압 등의 메모리 셀 트랜지스터의 전기적 특성 변화 시에 기입/판독의 마진을 확실하게 확보하는 것은 곤란하다.
또한, 비특허 문헌2에 기술되는 구성에서는, 데이터 기입 시, 선택 열의 메모리 셀 전원선을 플로팅 상태로 하고, 기입 열의 메모리 셀의 전원 전압을 저하시켜, 기입 마진을 확보하는 것을 도모한다. 그러나, 이 비특허 문헌2에서는, 기입 마진을 개선하는 것, 및 소비 전력을 저감하는 것은 나타나 있지 않지만, 메모리 셀 트랜지스터의 임계치 전압이 변동한 경우에서의 판독 마진을 개선하는 방법에 대해서는 아무런 고려를 하지 않고 있다.
특허 문헌1에 기술되는 구성에서는, 메모리 셀 트랜지스터가, 박막 트랜지스터(TFT)로 구성되고, 그 임계치 전압이 변동하는 경우에도, 레벨 변환 회로에 의해, 선택 워드선의 전위 진폭을 변경함으로써, 기입 및 판독 마진을 개선하는 것을 도모한다. 구체적으로, 이 특허 문헌1에서는, 데이터 기입 시에는, 선택 워드선을 메모리 셀 전원 전위보다 높은 전위 레벨로 구동하고, 메모리 셀의 액세스 트랜지스터의 전류 구동력을 크게 하여, 고속으로 기입을 행하여, 기입 마진을 확보하는 것을 도모한다. 또한，데이터 판독 시에는, 선택 워드선을, 메모리 셀의 하이측 전원 전압보다 낮은 전압 레벨로 구동함으로써, 메모리 셀의 액세스 트랜지스터의 게이트 전위를 낮게 하고, 그 전류 구동 능력을 저하시켜, 스태틱 노이즈 마진을 확보하여 데이터 판독 시의 데이터 파괴를 방지하는 것을 도모한다.
그러나, 이 특허 문헌1에 기술되는 구성에서는, 레벨 변환 회로의 동작 전원 전압은, 메모리 셀 전원 전압과 별도의 계통으로부터 공급되어 있고, 그 레벨 시프트된 전압 레벨은 메모리 셀의 임계치 전압의 영향을 받지 않는 고정된 전압 레벨이다. 특허 문헌1에서도, 메모리 셀 전원과 별도의 계통으로 레벨 시프트용의 전원을 형성할 필요가 있어, 그 전원 계통의 구성이 복잡해진다. 또한, 그 선택 워드선의 전위는, 고정되어 있고, 메모리 셀 트랜지스터의 임계치 전압의 변동에 유연하게 대응할 수는 없다.
또한, 데이터 기입 시, 메모리 셀 전원보다 고전위의 레벨로 선택 워드선을 구동하고 있고, 데이터 기입 시에 선택행에 접속되는 비선택 메모리 셀의 데이터의 안정성에 대해서는 또한 아무런 고려를 하고 있지 않다.
본 발명의 목적은, 간이한 회로 구성으로, 저전원 전압 하에서도, 안정적으로 데이터의 기입 및 판독을 행할 수 있는 반도체 기억 장치를 제공하는 데 있다.
본 발명의 다른 목적은, 메모리 셀 트랜지스터의 임계치 전압의 변동에 유연 하게 추종하여 선택 워드선 전위를 조정하여, 저전원 전압 하에서도 기입 및 판독 마진을 확보할 수 있는 반도체 기억 장치를 제공하는 데 있다.
본 발명의 제1 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 스태틱형 메모리 셀과, 각 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선과, 각 워드선에 대응하여 배치되고, 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버를 구비한다. 각 워드선 드라이버는, 드라이버 전원 노드의 전압 레벨을 드라이버 전원 노드의 전압 레벨보다 낮은 전압 레벨로 시프트하는 레벨 시프트 소자를 구비한다. 각 워드선 드라이버는, 대응하는 워드선의 선택 시, 대응하는 워드선을, 이 레벨 시프트 소자에 의해 드라이버 전원 노드의 전압 레벨을 시프트한 전압 레벨로 구동한다.
본 발명의 제2 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 스태틱형 메모리 셀과, 각 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속하는 복수의 워드선과, 각 워드선에 대응하여 배치되고, 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버와, 각 워드선에 대응하여 형성되고, 대응하는 워드선의 선택 시의 전압 레벨을 저하시키는 복수의 풀다운 소자를 구비한다.
본 발명의 제3 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되고, 각각이 액세스 트랜지스터와 데이터를 기억하는 드라이브 트랜지스터를 포함하는 복수의 스태틱형 메모리 셀과, 각 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀의 액세스 트랜지스터가 접속되는 복수의 워드선과, 각 워드선에 대응하여 배치되고, 각각이 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버와, 서로 분리되어 메모리 셀 열 방향을 따라 연속적으로 연장하여 각 워드선과 교차하도록 배치되고, 또한 각 워드선과 교차부에서 전기적으로 결합되는 복수의 활성 영역과, 각 활성 영역에 대하여 메모리 셀 열 방향에서 액세스 트랜지스터의 게이트 전극과 동일한 피치 및 레이아웃으로 배치되는 복수의 레플리카 게이트 전극을 구비한다. 이들 복수의 레플리카 게이트 전극은, 행 및 열 방향에서 정렬하여 배치되고, 또한 각 워드선은 각 레플리카 전극의 열 방향의 제1 측에서 대응하는 활성 영역과 결합된다.
본 발명의 제3 관점에 따른 반도체 기억 장치는, 또한, 각 레플리카 게이트 전극과 교차하도록 열 방향을 따라 연속적으로 배치되고, 또한 대응하는 열의 레플리카 게이트 전극과 전기적으로 결합되어, 각각이, 대응하는 열의 레플리카 게이트 전극에 제어 신호를 전달하는 복수의 제어 신호선과, 각 활성 영역의 각 레플리카 게이트 전극의 열 방향의 제1 측과 대향하는 제2 측에서 전기적으로 결합되어 각각이 접지 전압을 전달하는 복수의 셀 접지선을 구비한다.
본 발명의 제4 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 스태틱형 메모리 셀과, 각 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선과, 각 워드선에 대응하여 배치되고, 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드 선 드라이버와, 각 메모리 셀 열에 대응하여 개개로 배치되고, 각각이 대응하는 열의 메모리 셀의 셀 전원 노드에 결합되는 복수의 셀 전원선과, 각 메모리 셀 열에 대응하여 배치되고, 데이터 판독 시에 접지 전압 레벨에 유지되고, 데이터 기입 시에 플로팅 상태로 되는 복수의 다운 전원선과, 각 셀 전원선에 대응하여 배치되고, 기입 열 지시 신호에 따라서 선택 열의 셀 전원선에의 셀 전원 전압의 공급을 정지함과 함께 선택 열에 대응하여 배치되는 셀 전원선을, 적어도 대응하는 열의 다운 전원선에 결합하는 복수의 기입 어시스트 소자를 구비한다.
본 발명의 제5 관점에 따른 반도체 기억 장치는, 행렬 형상으로 배열되는 복수의 스태틱 메모리 셀과, 각 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속하는 복수의 워드선과, 각 워드선에 대응하여 형성되고, 대응하는 워드선이 어드레스 지정되었을 때, 해당 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버와, 복수의 워드선의 소정수의 워드선의 그룹에 각각 대응하여 배치되고, 대응하는 워드선의 그룹의 워드선의 선택 시, 대응하는 워드선 그룹의 워드선 드라이버에 제1 전압 레벨의 전압을 공급하는 복수의 드라이버 프리차지 회로와, 각 드라이버 프리차지 회로에 대응하여 형성되고, 각각이 대응하는 드라이버 프리차지 회로가 출력하는 제1 레벨의 전압을 그것보다 낮은 전압 레벨로 시프트시키는 복수의 레벨 시프트 회로를 구비한다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 분명해질 것이다.
[실시 형태1]
도 1은, 본 발명의 실시 형태1에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 도 1에서, 반도체 기억 장치는, 메모리 셀(MC)이 행렬 형상으로 배열되는 메모리 셀 어레이(1)를 포함한다. 메모리 셀 어레이(1)에서는, 메모리 셀(MC)이 (n+1)행 (m+1)열로 배열된다.
메모리 셀(MC)의 각 행에 대응하여 워드선 WL0-WLn이 배치되고, 메모리 셀(MC)이, 각각 대응하는 행의 워드선에 접속된다. 또한, 메모리 셀(MC)의 각 열에 대응하여 비트선 쌍 BL0, /BL0-BLm, /BLm이 배치된다. 메모리 셀(MC)은, 나중에 상세히 설명하는 바와 같이, 스태틱형 메모리 셀로서, 상보 비트선 쌍 BLi, /BLi(i=0-m)에 상보 데이터가 전달된다.
비트선 BL0, /BL0-BLm, /BLm의 쌍 각각에 대응하여 비트선 부하(BL 부하)(BQ)가 형성된다. 이 비트선 부하(BQ)는, 데이터 판독 시에, 대응하는 비트선의 전위를 풀업하고, 또한, 메모리 셀 데이터 판독 시의 컬럼 전류를 공급한다.
메모리 셀 어레이(1)에서 어드레스 지정된 워드선을 선택 상태로 구동하기 위해, 행 어드레스 신호 RA에 따라서 행 선택 신호를 생성하는 행 디코더(2)와, 행 디코더(2)로부터의 행 선택 신호에 따라서, 선택된 워드선을 선택 상태로 구동하는 워드선 드라이브 회로(3)가 형성된다. 행 디코더(2)는, 전원 전압 VDD를 동작 전원 전압으로서 받아 동작하고, 내부 행 어드레스 신호 RA를 디코드하여 행 선택 신호를 생성한다.
워드선 드라이브 회로(3)는, 워드선 WL0-WLn 각각에 대응하여 형성되고, 행 디코더(2)로부터의 행 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하 는 워드선 드라이버 WDR0-WDRn를 포함한다. 워드선 드라이버 WDR0-WDRn는, 각각, 전원 전압 VDD를 동작 전원 전압으로서 받아, 대응하는 워드선 선택 시, 전원 전압 VDD의 레벨 시프트(전압 강하)를 행하여, 대응하는 워드선 상에 레벨 시프트 후의 전압을 전달한다. 이 워드선 선택 전압의 레벨 강하의 작용 효과에 대해서는 나중에 상세히 설명한다.
반도체 기억 장치는, 또한, 내부 열 어드레스 신호 CA에 따라서 선택 열에 대응하는 비트선 쌍을 선택하는 열 선택 회로(4)와, 데이터 기입 시, 열 선택 회로(4)에 의해 선택된 열에 대응하는 비트선 쌍에 기입 데이터를 전달하는 기입 회로(5)와, 데이터 판독 시, 열 선택 회로(4)에 의해 선택된 열에 대응하는 비트선 쌍으로부터의 데이터를 검지하고 증폭하여 판독 데이터를 생성하는 판독 회로(6)와, 외부로부터의 어드레스 신호 AD와 기입 지시 신호 WE와 칩 인에이블 신호 CE에 따라서, 내부 행 어드레스 신호 RA, 내부 열 어드레스 신호 CA 및 각 동작에 필요한 제어 신호를 생성하는 주제어 회로(7)를 포함한다. 주제어 회로(7)는, 워드선 활성화 타이밍 신호, 열 선택 타이밍 신호를 생성하여, 행 디코더(2) 및 열 선택 회로(4)의 동작 타이밍 및 동작 시퀀스를 규정한다.
기입 회로(5)는, 입력 버퍼 및 기입 드라이브 회로를 포함하고, 데이터 기입 시, 외부로부터의 기입 데이터 DI에 따라서 내부 기입 데이터를 생성한다. 판독 회로(6)는, 센스 앰프 회로 및 출력 버퍼를 포함하고, 데이터 판독 시, 센스 앰프 회로에 의해 검지, 증폭된 내부 데이터를 출력 버퍼에 의해 더 버퍼 처리하여 외부판독 데이터 DO을 생성한다.
기입 회로(5) 및 판독 회로(6)는, 복수 비트 폭의 데이터의 기입 및 판독을 각각 행해도 되고, 또한, 메모리 셀 어레이(1)가, 1 비트의 입출력 데이터에 대응하고, 기입 회로(5) 및 판독 회로(6)는, 각각 1 비트의 데이터의 입력 및 출력을 행하는 구성이어도 된다. 복수 비트 데이터의 기입/판독 시에는, 도 1에 도시한 메모리 셀 어레이(1), 기입 회로(5) 및 판독 회로(6)가, 각 데이터 비트에 대응하여 배치된다.
또한, 어레이 전원 회로(8)로부터의 어레이 전원 전압이, 셀 전원선 PVL을 통하여 메모리 셀(MC)의 하이측 전원 노드에 공급된다. 이 셀 전원선 PVL은, 도 1에서는, 메모리 셀 열마다 분할하여 배치되도록 도시하지만, 어레이 전원 회로(8)로부터, 이들 셀 전원선 PVL에 공통으로, 어레이 전원 전압이 공급되어도 되고, 즉, 셀 전원선 PVL은, 행 방향 및 열 방향으로 상호 접속되는 메쉬 형상으로 배열되는 구성을 가지고 있어도 된다.
어레이 전원 회로(8)로부터의 어레이 전원 전압은, 본 실시 형태 및 이하의 실시 형태에서는 워드선 드라이버 WDR에 공급되는 전원 전압 VDD와 동일 전압 레벨로 설정된다. 그러나, 어레이 전원 전압과 워드선 드라이브 회로에 공급되는 전원 전압은, 서로 다른 전압 레벨이어도, 본 발명은 적용 가능하다. 또한, 어레이 전원 회로(8)와 워드선 드라이브 회로(3) 등의 주변 회로에 전원 전압을 공급하는 회로는 따로따로 배치되어 있어도 된다.
도 2는, 도 1에 도시한 메모리 셀(MC)의 구성의 일례를 도시하는 도면이다. 도 2에서, 메모리 셀(MC)은, 풀 CMOS 싱글 포트 SRAM 셀의 구성을 갖는다. 도 2에 서, 메모리 셀(MC)은, 하이측 전원 노드 VH와 스토리지 노드(ND1) 사이에 접속되고 또한 그 게이트가 스토리지 노드(ND2)에 접속되는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)(PQ1)와, 스토리지 노드(ND1)과 로우측 전원 노드 VL 사이에 접속되고 또한 그 게이트가 스토리지 노드(ND2)에 접속되는 N 채널 MOS 트랜지스터(NQ1)와, 하이측 전원 노드 VH와 스토리지 노드(ND2) 사이에 접속되고 또한 그 게이트가 스토리지 노드(ND1)에 접속되는 P 채널 MOS 트랜지스터(PQ2)와, 스토리지 노드(ND2)와 로우측 전원 노드 VL 사이에 접속되고 또한 그 게이트가 스토리지 노드(ND1)에 접속되는 N 채널 MOS 트랜지스터(NQ2)와, 워드선 WL 상의 전압에 따라서 스토리지 노드(ND1, ND2)를, 각각, 비트선 BL 및 /BL에 결합하는 N 채널 MOS 트랜지스터(NQ3, NQ4)를 포함한다.
워드선 WL은, 도 1에 도시한 워드선 WL0-WLn 중 어느 하나이고, 비트선 BL 및 /BL은, 도 1에 도시한 비트선 BL0 및 /BL0-BLm 및 /BLm 중 어느 하나이다.
이 도 2에 도시하는 메모리 셀(MC)의 구성에서는，MOS 트랜지스터(PQ1, NQ1)가 CMOS 인버터를 구성하고, 또한，MOS 트랜지스터(PQ2, NQ2)가, CMOS 인버터를 구성하고, 이들 인버터의 입력 및 출력이 교차 결합되어, 인버터 래치(플립플롭)를 구성한다. 스토리지 노드(ND1, ND2)에는, 서로 상보인 데이터가 유지된다. 이 인버터 래치의 데이터 유지력에 따라, 데이터 기입/판독 시의 마진이 결정된다.
도 3은, 도 1에 도시한 워드선 드라이버 WDR0-WDRn의 구성의 일례를 도시하는 도면이다. 워드선 드라이버 WDR0-WDRn은, 동일한 구성을 갖기 때문에, 도 3에서는, 이들 워드선 드라이버를, 워드선 드라이버 WDR로 대표적으로 나타낸다.
도 3에서, 워드선 드라이버 WDR은, 행 디코더(2)로부터의 워드선 선택 신호(디코드 신호) WS를 받는 인버터(10)와, 인버터(10)의 출력 신호에 따라서 워드선 WL을 선택 상태로 구동하는 워드선 드라이브 단(12)을 포함한다. 인버터(10)는, 전원 전압 VDD를 동작 전원 전압으로서 받아, 워드선 선택 신호 WS를 반전한다.
워드선 드라이브 단(12)은, 전원 전압 VDD를 받는 노드에 한쪽 도통 노드(소스 노드)가 접속되는 P 채널 MOS 트랜지스터(PQ10)와, MOS 트랜지스터(PQ10)와 워드선 WL 사이에 접속되고 또한 그 게이트에 인버터(10)의 출력 신호를 받는 P 채널 MOS 트랜지스터(PQ11)와, 워드선 WL과 기준 전위 노드(접지 전위 레벨;이하, 접지 노드라고 함) 사이에 접속되고 또한 그 게이트에 인버터(10)의 출력 신호를 받는 N 채널 MOS 트랜지스터(NQ10)를 포함한다.
MOS 트랜지스터(PQ10)는, 그 게이트 및 드레인이 상호 접속되고, 다이오드 모드로 동작하여, 전원 전압 VDD를, 그 임계치 전압의 절대치 Vthp만큼 저하시킨다. 일단의 MOS 트랜지스터의 임계치 전압의 전압 강하에 의해, 전원 전압 VDD가, 예를 들면 1.2V로 낮은 경우에도, 워드선 드라이브 단(12)을 동작시켜 확실하게 선택 워드선 전압을 저하시키고, 또한, 필요 이상으로 선택 워드선 전압 레벨이 저하되는 것을 방지하고, 메모리 셀의 액세스 트랜지스터를 도통 상태로 유지하여 데이터의 판독 및 기입을 확실하게 실행한다.
MOS 트랜지스터(PQ10)의 임계치 전압은, 메모리 셀의 P 채널 부하 MOS 트랜지스터(PQ1, PQ2)와 마찬가지의 임계치 전압 특성을 갖고, 메모리 셀(MC)의 부하 트랜지스터(P 채널 MOS 트랜지스터(PQ1, PQ2))의 임계치 전압 변동에 연동하여, 그 임계치 전압이 변화된다. 워드선 WL은, 선택 시, 전압 VDD-Vthp 레벨로 구동되고, 그 실제의 전압 레벨이, 메모리 셀의 부하 트랜지스터의 임계치 전압의 변동에 연동하여 변화된다.
도 4a는, 메모리 셀의 부하 트랜지스터(P 채널 MOS 트랜지스터(PQ1, PQ2))의 임계치 전압의 절대치 Vthp가 큰 경우의 선택 워드선 WL의 전압 레벨을 도시하는 도면이다. 도 4a에서는, 전원 전압 VDD가 1.2V인 경우의 워드선 WL의 신호 파형을 도시한다.
도 4b는, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치 Vthp가 큰 Vthp1인 경우의 메모리 셀의 전달 특성을 도시한다. 이 전달 특성은, 메모리 셀을 구성하는 2개의 CMOS 인버터의 입출력 전달 특성이다. 도 4b에서는, 실선으로 나타나는 곡선(ND1, ND2)이, 각각, 선택 워드선 WL의 전압 레벨이, 전원 전압 VDD 레벨인 경우의 스토리지 노드(ND1, ND2)의 전달 특성을 도시한다. 스태틱 노이즈 마진 SNM은, 곡선(ND1, ND2) 사이의 실선의 정사각형의 대각선으로 나타난다.
즉, 메모리 셀의 부하 트랜지스터(PQ1, PQ2)의 임계치 전압의 절대치 Vthp1이 커지면, 메모리 셀의 인버터의 입력 논리 임계치가 높은 쪽으로 시프트하고, 또한, 부하 트랜지스터의 전류 구동력이 작아지고, 액세스 트랜지스터(NQ3, NQ4)의 전류 구동력에 의해, 1개의 인버터의 출력 노드의 방전이 보다 강하게 행해져, 유지 데이터가 파괴될 가능성이 높아진다. 이 때문에, 데이터 유지 특성이 악화되어, 이 실선으로 나타내는 전달 곡선(ND1, ND2)의 폭, 즉 스태틱 노이즈 마진 SNM이 작아진다.
이 경우, 워드선 드라이버 WDR에서, 레벨 시프트용의 P 채널 MOS 트랜지스터(PQ10)의 임계치 전압의 절대치도, 메모리 셀 부하 트랜지스터의 임계치 전압의 절대치 Vthp1에 따라 커져, 선택 워드선 WL의 전압 레벨도 낮아진다(도 4a에서는, 전압 VDD-Vthp1로 나타냄). 따라서, 이 경우, 액세스 트랜지스터의 컨덕턴스가 작아지고, 메모리 셀의 스토리지 노드의 L 레벨 전압의 상승이 억제되고, 또한, 도 4b에서 파선의 곡선(ND2A, ND1A)로 나타내는 바와 같이, 실선의 곡선(ND1, ND2)보다, 전달 특성 곡선이 좌측 아래측 영역으로 넓어지게 된다. 따라서, 파선의 정사각형의 대각선으로 나타나는 바와 같이, 스태틱 노이즈 마진 SNM이 커져, 판독 마진이 개선된다.
데이터의 기입 특성에 대해서는, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치 Vthp가 큰 Vthp1인 경우에는, 메모리 셀의 데이터 유지 특성의 안정성이 작고, 기입 특성은 개선되어 있다. 따라서, 기입 시에, 선택 워드선 WL의 전압 레벨을 전압 VDD보다 낮은 전압 레벨로 설정해도, 기입 마진은 크기 때문에, 기입 특성에 대한 영향은 억제되어, 고속의 기입을 실현할 수 있다.
도 5a는, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치가 작은 경우의 선택 워드선의 전위 변화를 도시하고, 도 5b는, 이 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치가 작은 경우의 입출력 전달 특성을 도시하는 도면이다.
도 5a에서, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치가 Vthp2이고, 앞의 임계치 전압의 절대치 Vthp1보다 작은 상태를 생각한다. 이 경우, 워드선 드라이버에서도, 다이오드 접속된 레벨 강하용의 MOS 트랜지스터(PQ10)의 임계 치 전압 Vthp도, 마찬가지로, 전압 Vthp2에 대응하는 값으로 되고, 워드선 WL의 선택 상태의 전압 레벨은, 전압 VDD-Vthp2에 대응하는 전압 레벨로 된다.
도 5b에 도시한 바와 같이, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치가 낮은 경우, 그 실선의 곡선(ND1, ND2)으로 나타나는 바와 같이, 워드선 WL이, 전압 VDD 레벨로 구동되는 경우에도, 충분히, 스태틱 노이즈 마진 SNM은 크고, 판독 마진은 확보된다. 부하 트랜지스터의 전류 공급 능력이 개선되어, 액세스 트랜지스터를 통한 L 레벨의 스토리지 노드의 H 레벨에의 충전이 억제되고, 또한, 메모리 셀에서, 스토리지 노드의 전위의 부상에 의한 드라이브 트랜지스터(NQ1, NQ2)에 의한 방전이 부하 트랜지스터에 의해 보상되어, 메모리 셀의 인버터 래치에서 안정적으로 데이터가 유지되기 때문이다.
이 상태에서, 선택 워드선 WL의 전압 레벨이, 전압 VDD-Vthp2로 저하된 경우, 액세스 트랜지스터의 컨덕턴스가 조금 저하되어, 도 5b의 파선의 곡선(ND2B, ND1B)에 도시한 바와 같이, 실선 곡선(ND1, ND2)의 좌측 아래측 영역으로 특성 곡선이 넓어져, 약간, 스태틱 노이즈 마진 SNM이 개선된다.
따라서, 워드선 드라이버에서, 이 다이오드 접속되는 P 채널 MOS 트랜지스터(PQ10)의 임계치 전압을, 메모리 셀의 부하 트랜지스터의 임계치 전압에 연동하여 변동시키도록 구성하면, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치 Vthp가 높은 방향으로 어긋난 경우에는, 선택 워드선의 전압 레벨은, 낮은 방향으로 시프트하고, 반대로, 이 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치가 낮은 방향으로 어긋나면, 선택 워드선의 전압 레벨은 높은 방향으로 시프트한 다. 따라서, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치가 높아지는 방향으로 어긋나 스태틱 노이즈 마진 SNM이 작아지는 경우에는, 선택 워드선의 전압 레벨이 그에 따라서 저하되고, 그 저하 폭이 커져, 스태틱 노이즈 마진 SNM이 개선된다. 또한, 메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치 Vthp가 낮은 방향으로 어긋난 경우에는, 스태틱 노이즈 마진 SNM이 충분히 커져, 필요 이상의 스태틱 노이즈 마진의 개선은 불필요하다. 이 경우에는, 선택 워드선의 전압 레벨의 강하량은 작고(전압 Vthp2), 선택 워드선 WL의 전압 레벨은, 전원 전압 VDD보다, 조금 저하되는 정도에 그친다.
메모리 셀의 부하 트랜지스터의 임계치 전압의 절대치 Vthp가 낮은 경우에는, 메모리 셀의 데이터 유지 특성은 커져 있고, 데이터의 기입이 곤란해지는 경향이 있다. 그러나, 이 경우에는, 선택 워드선의 전압 레벨은, 높은 전압 레벨로 설정되기 때문에, 액세스 트랜지스터의 전류 구동력이 커져, 기입 마진이 개선된다.
따라서, 선택 워드선의 전압 레벨이, 메모리 셀의 부하 트랜지스터의 임계치 전압 변동에 따라 자동적으로 조정하는 것이 가능해진다. 즉 판독 마진이 작은 경우에는, 선택 워드선의 전압 레벨이 낮게 되어, 스태틱 노이즈 마진 SNM이 개선된다. 한편, 판독 마진이 큰 경우에는, 필요 이상으로, 선택 워드선의 전압 레벨을 저하시키지 않도록 하고 있어, 기입 마진을 크게 하는 방향으로 선택 워드선 전압 레벨을 설정할 수 있다. 이에 의해, 메모리 셀의 부하 트랜지스터의 임계치 전압의 변동에 대하여, 자동적으로, 선택 워드선 전압 레벨의 보정이 걸리고, 보다 안정적으로 동작할 수 있는 스태틱형 반도체 기억 장치를 실현할 수 있다.
메모리 셀의 부하 트랜지스터(PQ1, PQ2)와 워드선 드라이버의 레벨 시프트용의 MOS 트랜지스터는, 임계치 전압 특성이 서로 연동성을 갖고 있으면 되고, 완전히 동일한 것은 특별히 요구되지 않는다.
도 6은, 워드선 드라이버에 포함되는 워드선 드라이브 단(12)의 레벨 시프트용 트랜지스터(PQ10)의 구성의 일례를 도시하는 도면이다. 도 6에서, 레벨 시프트용 MOS 트랜지스터(PQ10)는, 서로 병렬로 접속되고 또한 각각이, 다이오드 접속되는 복수의 단위 P 채널 MOS 트랜지스터(PU0-PUk)를 포함한다. 이들 단위 MOS 트랜지스터(PU0-PUk)는, 각각, 메모리 셀(MC)에 포함되는 부하 트랜지스터(PQ1, PQ2)와 동일한 또는 마찬가지의 임계치 전압(Vth) 특성을 갖는다. 즉, 사이즈(채널 폭과 채널 길이의 비 W/L)는, 단위 트랜지스터(PU0-PUk)는, 부하 트랜지스터(PQ1, PQ2) 각각의 0.5배 내지 5배 정도이다. 바람직하게는, 0.8배 내지 2배의 사이즈 비를 갖도록 설정된다. 이상적으로는 동일 사이즈(게이트 폭이 같음; 게이트 길이가 동일한 경우)로 하는 것이 가장 바람직하다. 사이즈가 1 자릿수 서로 다르면, 부하 트랜지스터와 레벨 시프트용의 단위 트랜지스터의 전기적 특성의 연동성(임계치 전압의 변동의 연동성)이 어긋나고, 정확하게 부하 트랜지스터의 임계치 전압의 변동의 영향을 선택 워드선의 전압에 반영할 수 없게 된다고 생각된다. 그러나, 0.5배 내지 5배의 사이즈 비의 트랜지스터 사이이면, MOS 트랜지스터의 전기적 특성을 거의 연동시킬 수 있고, 메모리 셀(MC)의 부하 트랜지스터의 임계치 전압 변동을 단위 P 채널 MOS 트랜지스터에서 정확하게 반영시킬 수 있으며, 따라서, 레벨 시프트용 MOS 트랜지스터(PQ10)의 임계치 전압에, 메모리 셀 부하 트랜지스터의 임계치 전압 변동을 반영시킬 수 있다.
단위 트랜지스터의 부하 트랜지스터에 대한 사이즈 비가 0.8 내지 2배의 범위가 바람직한 것은, 이하의 이유에 의한다. 통상적으로, 제조 공정에서는, 제조 파라미터 및 마스크 위치 정렬 등의 변동을 고려하여, 최대 1할 정도의 변동이 허용된다. 따라서 사이즈 비(게이트 길이가 동일할 때의 게이트 폭)로서는, 0.9배로 되는 경우가 있다고 생각되고, 또한 마진을 1할 예상하여 하한치로서 0.8배로 설정한다. 또한, 게이트 폭이 넓은 경우에 비하여 게이트 폭이 좁은 경우에 임계치 전압의 변동이 큰 경향이 있고, 부하 트랜지스터의 게이트 폭에도 의하지만, 게이트 폭(사이즈)이 2배를 초과하면 부하 트랜지스터의 임계치 전압의 변동에 대한 연동성이 작아진다고 생각되기 때문에, 사이즈는 2배 이하로 하는 것이 바람직하다.
워드선의 구동 속도에 따라, 워드선 드라이브 단(12)의 구동 전류량이 설정되기 때문에, 레벨 시프트 소자(PQ10)를 구성하는 단위 P 채널 MOS 트랜지스터의 수는, 요구되는 워드선 구동 전류량에 따라 적절한 값으로 정해진다.
또한, 단위 트랜지스터(PU0-PUk)는, 부하 트랜지스터(PQ1, PQ2)와 패턴 레이아웃을 동일하게 하고, 또한 불순물 주입 조건도 동일하게 한다. 이에 의해, 레벨 시프트용 MOS 트랜지스터(PQ10)의 임계치 전압 특성과 메모리 셀의 부하 트랜지스터(PQ1, PQ2)의 임계치 전압 특성의 연동성을 보다 개선할 수 있고, 레벨 시프트용 MOS 트랜지스터(PQ10)에 의한 선택 워드선 전압 레벨을, 부하 트랜지스터(PQ1, PQ2)의 임계치 전압 변동에 따라 정확하게 조정할 수 있어, 선택 워드선 전압 레벨을 정확하게, 부하 트랜지스터 임계치 전압 변동에 따라 보정할 수 있다. 이에 의 해, 전원 전압, 온도 조건 및 프로세스 변동에 대하여 넓은 범위에 걸쳐 동작 마진을 향상시킬 수 있다.
이 레벨 시프트 트랜지스터(PQ10)로서, 복수의 단위 P 채널 MOS 트랜지스터(PUO-PUk)를 이용함으로써, 개개의 소자에서 불순물 농도의 불안정 또는 레이아웃의 엣지 형상의 변동 등의 랜덤한 변동의 영향을 받을 가능성이 있지만, 복수개 병렬로 접속하여 레벨 시프트 트랜지스터를 형성함으로써, 이 랜덤 변동을 평균화할 수 있고, 따라서 랜덤 변동을 캔슬할 수 있으며, 메모리 셀(MC)의 부하 트랜지스터(PQ1, PQ2)와 동일한 정도의 사이즈(바람직하게는 사이즈가 동일(0.8배) 내지 2배 정도(0.5배 내지 5배의 범위의 사이즈이어도 됨)로 동일한 전기적 특성을 실현할 수 있음)의 트랜지스터를 이용함으로써, 사이즈가 작은 트랜지스터를 이용해도, 단위 P 채널 MOS 트랜지스터(PU0-PUk)의 특성 변동을 평균화하여, 보다 정확하게, 메모리 셀(MC)의 부하 트랜지스터(PQ1, PQ2)의 임계치 전압 변동에 따라 워드선 WL의 선택 전압 레벨을 정확하게 보정할 수 있다.
이상과 같이, 본 발명의 실시 형태1에 따르면, 선택 워드선의 전압 레벨을, 레벨 시프트 소자를 이용하여 강하시키고 있고, 메모리 셀의 부하 트랜지스터의 임계치 전압 변동에 대하여, 판독 특성 및 기입 특성을 안정적으로 유지할 수 있다. 특히, 이 레벨 시프트 소자로서, 메모리 셀의 부하 트랜지스터와 동일한 임계치 전압 특성을 갖는 트랜지스터를 이용함으로써, 정확하게, 메모리 셀의 부하 트랜지스터의 변동을 반영하여, 선택 워드선 전압 레벨을 자동적으로 보정할 수 있다.
또한, 단순히 레벨 시프트 소자를 이용하여 드라이버 전원 전압을 레벨 시프 트하여, 선택 워드선에 전달하고 있고, 전원 계통은 종래와 동일하여, 전원 회로의 구성이 복잡해지는 것을 방지할 수 있다.
또한, 도 3에 도시한 구성에서는, 워드선 드라이버 WDR 각각에, 레벨 시프트용의 다이오드 접속되는 P 채널 MOS 트랜지스터(PQ10)가 형성되어 있다. 그러나, 이 레벨 시프트용의 P 채널 MOS 트랜지스터(PQ10)는, 워드선 드라이버 WDR0-WDRn에 공통으로 형성되어도 된다.
[실시 형태2]
도 7은, 본 발명의 실시 형태2에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 이 도 7에 도시한 반도체 기억 장치는, 이하의 점 에서, 도 1에 도시한 반도체 기억 장치와 그 구성이 서로 다르다.
즉, 워드선 드라이브 회로(3)에서, 워드선 WL0-WLn 각각에 대응하여, 워드선 드라이버(WDV)가 형성된다. 이 워드선 드라이버(WDV)는 레벨 시프트 기능은 갖고 있지 않다. 전원 전압 VDD를 동작 전원 전압으로서 받아, 행 디코더(2)로부터의 워드선 선택 신호에 따라서 워드선 WL0-WLn을, 선택 시, 전원 전압 VDD 레벨로 구동한다.
워드선 WL0-WLn에 대하여, 각각, 풀다운 소자(PD)가 형성된다. 이 풀다운 소자(PD)는, 나중에 도 8을 참조하여 설명하는 워드선 드라이버(WDV)에 포함되는 충전용의 P 채널 MOS 트랜지스터(PQ15)와 저항 분압 회로를 구성하고, 선택 워드선의 전압 레벨을, 저항 분할에 의해, 전원 전압 VDD 레벨과 접지 전압 레벨 사이의 전압 레벨로 설정한다.
이 도 7에 도시한 반도체 기억 장치의 다른 구성은, 도 1에 도시한 반도체 기억 장치의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
본 발명의 실시 형태2에서도, 선택 워드선의 전압 레벨은, 전원 전압 VDD가 저항 분압되고, 분압 레벨이며, 그 전압 레벨이 전원 전압 VDD보다 낮아진 전압 레벨로 되고, 실시 형태1과 마찬가지로, 판독 마진 및 기입 마진을, 메모리 셀의 트랜지스터의 임계치 전압 변동에 관계없이 유지할 수 있다.
도 8은, 도 7에 도시한 워드선 드라이버(WDV) 및 풀다운 소자(PD)의 구성의 일례를 도시하는 도면이다. 도 8에서, 워드선 드라이버(WDV)는, 행 디코더(2)로부터의 워드선 선택 신호 WS를 받는 인버터(10)와, 인버터(10)의 출력 신호를 반전하여 워드선 WL을 구동하는 CMOS 인버터를 구성하는 P 채널 MOS 트랜지스터(PQ15, NQ15)를 포함한다.
워드선 WL의 선택 시, 워드선 선택 신호 WS가 H 레벨이고, 따라서, 인버터(10)의 출력 신호가 L 레벨로 되고, P 채널 MOS 트랜지스터(PQ15)가 도통하여, 워드선 WL에, 전원 노드로부터의 전원 전압 VDD를 전달한다.
풀다운 소자(PD)는, 저항 모드로 동작하는 N 채널 MOS 트랜지스터(NQ20)를 포함한다. 즉, MOS 트랜지스터(NQ20)는, 게이트 및 드레인이 워드선 WL에 접속되고, 그 소스가, 예를 들면 접지 노드에 결합된다.
따라서, 워드선 WL의 선택 시, MOS 트랜지스터(PQ15)의 온 저항과, MOS 트랜지스터(NQ20)의 온 저항에 의해 저항 분압 회로가 구성되고, 워드선 WL이, 그 분압 비에 따른 전압 레벨로 설정된다.
풀다운 트랜지스터(NQ20)는, 메모리 셀 어레이 내에 배치되어 있고, 메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)와 마찬가지의 임계치 전압 특성을 갖고, 메모리 셀 트랜지스터(NQ1, NQ2)의 임계치 전압이 저하되면, 풀다운 트랜지스터(NQ20)의 임계치 전압도 마찬가지로 저하되고, 그 구동 전류량이 증대하며, 등가적으로 온 저항이 저하된다. 이 경우, 선택 워드선의 전압 레벨이 그에 따라서 저하된다.
도 9는, 워드선 WL 선택 시의, 워드선 드라이버(WDV) 및 풀다운 소자(PD)의 전기적 등가 회로를 도시하는 도면이다. 워드선 WL의 선택 시, MOS 트랜지스터(PQ15)에 의한 온 저항 Rp가, 전원 노드와 워드선 WL 사이에 접속되고, 워드선 WL과 접지 노드 사이에, MOS 트랜지스터(NQ20)의 온 저항 Rn이 접속된다. 따라서, 워드선 WL의 전압 레벨은, VDD·Rn/(Rp+Rn)으로 나타난다.
도 10a는, 메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압 Vthn이 낮은 경우의 선택 워드선의 전압 변화를 도시하는 도면이고, 도 10b는, 메모리 셀 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압이 낮은 경우의 입출력 전달 특성을 도시하는 도면이다. 메모리 셀 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압 Vthn이 낮아진 경우, 풀다운 소자(PD)의 N 채널 MOS 트랜지스터(NQ20)의 임계치 전압도 마찬가지로 낮아지고, 그 전류 구동력이 커져, 컨덕턴스가 등가적으로 커진다. 즉, 온 저항 Rn이 낮아진다. 따라서, 선택 워드선의 전압 VWL은, 다음 식으로 나타난다.
VWL=VDD/(1+(Rp/Rn))
따라서, MOS 트랜지스터(NQ20)의 온 저항 Rn이 작아진 경우, MOS 트랜지스터(PQ15)의 온 저항 Rp는 일정하게 하면(워드선 드라이버의 트랜지스터의 임계치 전압과 메모리 셀 트랜지스터의 임계치 전압의 변동의 연동성은 작고, 메모리 셀 트랜지스터의 임계치 전압의 변동에 비하여, 워드선 드라이버 트랜지스터의 임계치 전압의 변동은 충분히 작은 것으로 함), 분압비가 작아지고, 선택 워드선 전압 VWL의 전압 레벨이 낮아진다(강하 전압량이 커짐).
메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압이 낮은 경우, 메모리 셀 내부에서 하이측의 스토리지 노드의 전위가 방전되기 쉬워져서, 도 10b의 실선의 곡선(ND1, ND2)에 도시한 바와 같이, 노드(ND1, ND2)의 전압 전달 특성의 폭이 좁아지고, 스태틱 노이즈 마진 SNM가 작아진다. 이 경우, 워드선 WL의 전압 레벨을 크게 저하시켜, 액세스 트랜지스터의 컨덕턴스를 작게 한다. 이에 의해, 메모리 셀 내부의 스토리지 노드(ND1, ND2)와 비트선 사이의 저항이 커져, 내부의 스토리지 노드(ND1, ND2)의 전위의 부상이 억제된다(워드선 선택 시의 액세스 트랜지스터에 의한 스토리지 노드의 풀업이 약해짐).
따라서, 곡선(ND2C, ND1C)으로 나타낸 바와 같이, 스토리지 노드 전압 레벨의 작은 변화에 따라 빨리 방전이 시작되게 되고, 전압 전달 특성 곡선은 곡선(ND1, ND2)의 좌측 하측 영역에서 확대되어, 그 입출력 전달 특성의 폭이 넓어져, 스태틱 노이즈 마진 SNM이 커진다. 따라서, 메모리 셀의 드라이브 트랜지스터의 임계치 전압이 크게 저하된 경우에도, 그에 따라서, 워드선의 전위의 강하량이 커지고, 액세스 트랜지스터의 컨덕턴스가 저하되고, 판독 마진을 크게 하여 안정된 데이터의 판독을 행할 수 있다.
도 11a는, 메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압 Vthn이 높은 경우의 선택 워드선 WL의 전압 변화를 도시하고, 도 11b는, 메모리 셀의 드라이브 트랜지스터의 임계치 전압이 낮은 경우의 입출력 전달 특성을 도시하는 도면이다.
메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압 Vthn이 큰 경우에는, 전류 구동 능력이 작고, 그 온 저항이 커진다. 따라서, 전술한 식으로부터, 풀다운 소자(PD)의 N 채널 MOS 트랜지스터(NQ20)의 온 저항도 커져, 선택 워드선 WL의 전압 레벨은, 전원 전압으로부터의 강하량이 작은, 높은 전압 레벨로 된다.
도 11b에 도시한 바와 같이, 메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압 Vthn이 높은 경우, 그 내부 노드의 L 레벨의 스토리지 노드의 전위가 부상해도 H 레벨의 유지 전위 레벨은 변화하지 않고, 원래 스태틱 노이즈 마진 SNW는 크다. 선택 워드선 WL의 전압 레벨이 전원 전압 VDD보다 낮은 경우에는, 그 저하량에 따라 액세스 트랜지스터의 컨덕턴스가 작아져, 스태틱 노이즈 마진이 약간 개선된다. 메모리 셀의 드라이브 트랜지스터의 임계치 전압 Vthn이 높은 방향으로 어긋난 경우, 스태틱 노이즈 마진 SNM이 충분히 커져, 필요 이상의 개선은 불필요하다. 이 경우에는, 선택 워드선의 전압의 강하량은 작고, 선택 워드선의 전압 레벨은, 전원 전압 VDD로부터 약간 저하되는 레벨이다.
메모리 셀의 드라이브 트랜지스터의 임계치 전압 Vthn이 낮은 경우에는, 워드선의 선택 전압이 낮은 전압 레벨로 설정되어도, 이 상태에서는 원래, 기입 마진 은, 크기 때문에 문제는 없다. 또한, 이 메모리 셀의 드라이브 트랜지스터 Vthn이 높은 방향으로 시프트한 경우, 선택 워드선의 전압 레벨은 높은 방향으로 시프트하기 때문에, 기입 마진을 개선하는 방향으로 시프트한다.
도 12는, 본 발명의 실시 형태2에서의 데이터 기입 및 판독 시에서의 비트선 및 스토리지 노드의 전압 변화를 도시하는 도면이다.
즉, 데이터 판독 시에, 워드선 WL이 선택 상태로 구동되는 경우, 풀다운 소자(PD)에 의해 그 전압 레벨은, 전원 전압 VDD보다 낮은 전압 레벨이다. 워드선 WL의 선택 상태에의 구동을 따라서, 비트선 BL 및 /BL이, 선택 메모리 셀의 스토리지 노드(ND1, ND2)에 결합되고, 그 전압 레벨이, 선택 메모리 셀의 기억 데이터에 따라 변화된다. 메모리 셀에서도 스토리지 노드(ND1, ND2) 중의 L 레벨 데이터를 유지하는 스토리지 노드의 전압 레벨은, 비트선을 흐르는 컬럼 전류에 의해 상승한다. 그러나, 이 경우에도, 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압에 따라, 선택 워드선 WL의 전압 레벨이 풀다운 소자(PD)에 의해 설정되어 있고, 액세스 트랜지스터의 컨덕턴스를 조정하여, 메모리 셀의 스태틱 노이즈 마진 SNM은 충분히 확보되어, 안정적으로 데이터의 판독을 행할 수 있어, 데이터의 파괴는 발생하지 않는다.
데이터 기입 시에도, 마찬가지로, 워드선 WL의 전압 레벨은, 풀다운 소자(PD)에 의해, 그 전압 레벨은 저하된다. 이 경우, 비트선 BL 및 /BL의 한쪽은, 기입 데이터에 따라, L 레벨까지 구동된다. 이 경우, 메모리 셀의 드라이브 트랜지스터의 임계치 전압 Vthn에 따라 선택 워드선의 전압 레벨이 설정되고, 기입 마 진은 충분히 확보되어, 정상적으로 또한 고속의 데이터의 기입을 행할 수 있다.
또한, 이 도 12에 도시하는 동작 파형은, 실시 형태1에 대해서도 적용할 수 있다. 이 경우에는, 풀다운 소자(PD)에 의한 워드선 전압의 강하 대신에, 부하 트랜지스터의 임계치 전압에 따라, 워드선 드라이버의 레벨 시프트 트랜지스터(PQ10)에 의해 워드선 전압의 레벨 조정이 행해진다.
이상과 같이 하여, 이 풀다운 소자에 의해, 선택 워드선의 전압 레벨을 메모리 셀의 드라이브 트랜지스터의 임계치 전압의 변동에 따라 조정하는 것이, 가능해진다. 즉, 판독 마진이 작은 경우(메모리 셀의 드라이브 트랜지스터의 임계치 전압이 낮은 경우)에는, 선택 워드선의 전압 레벨을 낮게 하여, 스태틱 노이즈 마진 SNM을 개선하고, 한편, 판독 마진이 큰 경우(메모리 셀의 드라이브 트랜지스터의 임계치 전압이 높은 경우), 선택 워드선의 전압 레벨을 필요 이상으로 내리지 않도록 함으로써, 고속 기입이 가능해진다. 이에 의해, 메모리 셀의 드라이브 트랜지스터의 임계치 전압의 변동에 대하여, 선택 워드선의 전압 레벨이 자동적으로 보정되고, 따라서, 메모리 셀의 기입 및 판독 마진이 보정되어, 보다 안정된 데이터의 기입/판독 동작을 고속으로 행할 수 있다. 이 워드선 전압 조정 동작에 의해, 기입 마진에 대해서도 자동적으로, 메모리 셀 드라이브 트랜지스터의 임계치 전압의 프로세스 변동에 의한 변동(기입 마진의 변동)에 대하여 보정이 걸리도록 설정할 수 있다.
[변경예1]
도 13은, 본 발명의 실시 형태2에 따른 풀다운 소자의 변경예를 도시하는 도 면이다. 이 도 13에 도시한 구성에서, 풀다운 소자(PD)는, 그 게이트에 전원 전압 VDD를 받는 N 채널 MOS 트랜지스터(NQ21)로 구성된다. 이 MOS 트랜지스터(NQ21)는, 그 드레인이 워드선 WL에 접속되고, 소스가, 접지 노드에 결합된다. 워드선 WL은, 워드선 드라이버(WDV)에 의해 구동된다. 이 워드선 드라이버(WDV)는, 도 8에 도시하는 구성과 마찬가지의 구성을 갖는다.
이 도 13에 도시하는 풀다운 소자(PD)의 경우, MOS 트랜지스터(NQ21)는, 그 게이트에 전원 전압 VDD를 받고 있고, 항상, 도통 상태로 유지되고, 그 채널 저항에 의해 워드선 WL의 전위를 풀다운한다. 따라서, 워드선의 선택 상태에의 구동시에, 워드선 WL의 전위가, 풀다운 트랜지스터(NQ21)의 임계치 전압 Vthn 이상으로 상승하기 전부터 MOS 트랜지스터(NQ21)가, 도통 상태로 되어 있고, 풀다운 동작을 빠른 시점으로부터 기능시킬 수 있다.
이 MOS 트랜지스터(NQ21)에서도, 그 온 저항은, 메모리 셀의 드라이브 트랜지스터의 임계치 전압과 연동하고 있고, 메모리 셀 드라이브 트랜지스터의 임계치 전압이 높아지면, 이 풀다운의 MOS 트랜지스터(NQ21)의 온 저항도 커진다(전류 구동력이 작아짐). 따라서, 이 도 13에 도시하는 구성을 이용해도, 앞의 도 8에 도시한 구성과 마찬가지로, 메모리 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압의 변동에 따라, 선택 워드선 WL의 전압 레벨을 조정할 수 있다.
[변경예2]
도 14는, 본 발명의 실시 형태2에 따른 반도체 기억 장치의 변경예2의 구성을 개략적으로 도시하는 도면이다. 도 14에서는, 워드선 WL에서, 워드선 드라이 버(WDV)에 근접하여 풀다운 소자(PDa)가 배치되는 경우와, 워드선 WL의, 워드선 드라이버(WDV)로부터 떨어진 먼 쪽 단에 배치되는 풀다운 소자(PDb)를 도시한다. 풀다운 소자(PDa) 및 PDb 중 어느 한쪽이 이용된다.
워드선 드라이버(WDV)에 근접하여 풀다운 소자(PDa)를 배치한 경우, 워드선 WL의 전압 레벨은, 워드선의 배선 저항 Rwl의 영향을 받지 않고, VDD·Rn/(Rp+Rn)의 전압 레벨로 설정된다. 따라서, 풀다운 소자(PDa)의 온 저항 Rn의 값에 따라, 워드선 WL의 전위를 설정할 수 있다.
한편, 풀다운 소자(PDb)가 이용되는 경우, 마찬가지로 그 온 저항이 Rn이라고 하면, 워드선 드라이버(WDV)에 가까운 단부에서는, 워드선 WL의 전압 VWL1은, 다음 식으로 나타난다.
VWL1=VDD·(Rwl+Rn)/(Rp+Rwl+Rn)
한편, 워드선 WL의 먼 쪽 단에서의 워드선 WL의 전압 VWL2는, 다음 식으로 나타난다.
VWL2=VDD·Rn/(Rp+Rwl+Rn)
따라서, 이 워드선 WL의 전위에 대하여 워드선 저항 Rwl의 영향이 기여하여, 정확하게 워드선 WL의 선택 전압 레벨을, 풀다운 소자(PDb)의 온 저항 Rn에 따라 조정하는 것이 곤란해져, 이 메모리 셀의 드라이브 트랜지스터의 임계치 전압 변동에 따라, 워드선 WL의 전압 레벨을 조정하는 것은 곤란해진다. 따라서, 정확하게, 워드선 WL의 선택 전압 레벨을, 메모리 셀의 드라이브 트랜지스터의 임계치 전압의 변동에 따라 보정하는 경우에는, 이 풀다운 소자(PD)는, 도 14에 도시한 풀다운 소 자(PDa)와 같이 워드선 드라이버(WDV)에 가능한 한 근접시켜, 즉, 워드선 드라이버와 메모리 셀 사이에 배치하는 것이 바람직하다.
또한, 워드선 저항 Rwl이 작고, 풀다운 소자(PD)에 의한 저항 분할비에 대한 영향이 작은 경우에는, 워드선 원단의 풀다운 소자(PDb)가 이용되어도 된다. 또한, 이들 풀다운 소자(PDa, PDb) 양자가 이용되어도 된다.
또한, 풀다운 소자(PDa)의 구성으로서는, 도 8에 도시하는 MOS 트랜지스터(NQ20) 또는, 도 13에 도시한 바와 같이, 그 게이트에 전원 전압 VDD가 항상 공급되는 MOS 트랜지스터(NQ21) 중 어느 하나가 이용되어도 된다.
[변경예3]
도 15는, 본 발명의 실시 형태2의 변경예3의 구성을 도시하는 도면이다. 도 15에서, 풀다운 소자(PD)와 메모리 셀(MC)을 나타낸다. 풀다운 소자(PD)는, 복수의 병렬로 접속되는 단위 N 채널 MOS 트랜지스터(NU0-NUk)를 포함한다. 이들 N 채널 MOS 트랜지스터(NU0-NUk)의 게이트는, 워드선 WL에 접속되거나 또는, 전원 전압 VDD를 공통으로 받는다. 이들 단위 N 채널 MOS 트랜지스터(NU0-NUk)는, 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)와 동일한 임계치 전압 조건을 갖는다. 즉, 채널 영역에서의 불순물 주입 조건, 레이아웃 또는 사이즈(채널 폭 W와 채널 길이 L의 비, W/L)를, 이들 단위 N 채널 MOS 트랜지스터(NU0-NUk)와 메모리 셀의 드라이브 트랜지스터(NQ1-NQ2)와 가능한 한 동일하게 설정한다. 따라서, 동일한 제조 공정으로, 이들 드라이브 트랜지스터(NQ1, NQ2)와 단위 N 채널 MOS 트랜지스터(NU0-NUk)를 형성한다. 이에 의해, 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)의 특성 변동의 연동성을 높게 함으로써, 워드선 WL의 선택 전압 레벨을, 메모리 셀 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압의 변동에 따라 보정할 수 있고, 전원 전압, 동작 온도 조건 및 프로세스 변동 등에 대하여, 폭넓은 범위에 걸쳐 동작 마진을 개선할 수 있다.
풀다운 소자(PD)의 저항값 Rn은, 통상적으로, 워드선 WL의 선택 전압 레벨이, 100mV 내지 200mV 정도 저하되도록, 그 워드선 드라이버(WDV)의 충전용 P 채널NMOS 트랜지스터의 온 저항(Rp)과 풀다운 소자(PD)(온 저항)의 저항 분할비를 설정한다.
이 풀다운 소자(PD)로서, 복수의 단위 N 채널 MOS 트랜지스터(NU0-NUk)를 이용함으로써, 개개의 소자에서 불순물 농도의 불안정 또는 레이아웃의 엣지 형상의 변동 등의 랜덤한 변동의 영향을 받을 가능성이 있지만, 복수개 병렬로 접속하여 풀다운 소자(PD)를 접속함으로써, 이 랜덤 변동을 평균화할 수 있고, 따라서 랜덤 변동을 캔슬할 수 있다. 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)와 동일한 정도의 사이즈(사이즈가 동일 내지 2배 정도로 동일한 전기적 특성을 실현할 수 있음)의 트랜지스터를 단위 트랜지스터로서 이용함으로써, 사이즈가 작은 트랜지스터를 이용해도, 단위 N 채널 MOS 트랜지스터(NU0-NUk)의 특성 변동을 평균화하여, 보다 정확하게, 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압의 변동에 따라 워드선 WL의 선택 전압 레벨을 정확하게 보정할 수 있다.
단위 N 채널 MOS 트랜지스터(NU0-NUk)의 개수는, 워드선 드라이버(WDV)의 충전용 P 채널 MOS 트랜지스터의 온 저항 Rp의 저항치에 따라 최적의 저항 분할비가 설정되도록, 그 개수가 최적화된다.
또한, 풀다운 소자(PD)에서，N 채널 MOS 트랜지스터를 병렬로 복수개 접속한 경우, 온 저항은, 그 병렬 접속에 의한 합성 저항은 작아지는 것으로 생각된다. 그러나, 워드선 드라이버(WDV)에 포함되는 충전용 트랜지스터의 전류 구동력과 이 풀다운 소자(PD)에 포함되는 단위 N 채널 MOS 트랜지스터(NU0-NUk)의 합성의 전류 구동력에 의해, 워드선 WL의 전압 레벨이 설정된다. 따라서, 이 풀다운 소자(PD)에 포함되는 단위 N 채널 MOS 트랜지스터(NU0-NUk)의 수를 조정함으로써, 워드선 WL의 선택 전압 레벨을 조정할 수 있고, 따라서 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압의 변동에 따라 선택 전압 레벨을 조정/보정할 수 있다.
[변경예4]
도 16은, 본 발명의 실시 형태2의 변경예4의 구성을 도시하는 도면이다. 도 16에서는, 풀다운 소자(PD) 및 메모리 셀(MC)의 평면 레이아웃을 도시한다. 도 16에서, 메모리 셀(MC)은, N웰 영역에 형성되는 활성 영역(AC4, AC5)과, 이 N웰의 양측의 P웰 영역 각각에 형성되는 활성 영역(AC3, AC6)을 포함한다. 활성 영역(AC4, AC5) 각각에 부하 트랜지스터(PQ1, PQ2)가 형성된다. 활성 영역(AC3, AC6) 각각에서, 드라이브 트랜지스터(NQ1, NQ2) 및 액세스 트랜지스터(NQ3, NQ4)가 형성된다.
활성 영역(AC3)은, X 방향의 길이가 W2인 영역(협폭 영역)과, X 방향의 길이가 길이 W2보다 긴 W3의 영역(광폭 영역)을 갖는다. 활성 영역(AC3)의 협폭 영역을 X 방향으로 가로지르도록 폴리실리콘 배선(TG2)이 배치되고, 또한 광폭 영역을 X 방향으로 가로지르도록 폴리실리콘 배선(TG3)이 배치된다. 활성 영역(AC3)의 협폭 영역의 X 방향의 단부에서 비트선 BL과 전기적으로 접속하기 위한 컨택트(CC3)가 형성되고, 광폭 영역의 X 방향의 단부에서 접지 전압 VSS를 받기 위한 컨택트(CC6)가 배치된다. 이들 폴리실리콘 배선(TG2, TG3) 사이에서, 활성 영역(AC3)에서, 제1 금속 배선(FM1)과 전기적으로 접속하는 컨택트(CV3)가 형성된다. 제1 금속 배선(FM1)은, X 방향을 따라 활성 영역(AC4)에까지 연장되도록 배치된다.
활성 영역(AC4)에서는，X 방향의 단부에서 전원 전압 VDD를 받기 위한 컨택트(CC7)가 형성되고, 그 다른 쪽 단에 쉐어드 컨택트(SC1)가 배치된다. 이 쉐어드 컨택트(SCT1)는, 일단이 활성 영역(AC4)에 결합되고, 다른 쪽 단이 X 방향으로 활성 영역(AC5, AC6)을 가로지르도록 배치되는 폴리실리콘 배선(TG4)에 접속된다. 이 쉐어드 컨택트(SCT1)는, 따라서, 컨택트 및 중간의 접속 배선의 양 기능을 구비한다. 이 쉐어드 컨택트(SCT1)는, 상층의 금속 배선(FM1)에 또한, 전기적으로 접속된다. 이 금속 배선(FM1)에 의해, 부하 트랜지스터, 드라이브 트랜지스터(NQ1) 및 액세스 트랜지스터(NQ3) 각각의 불순물 영역(드레인)이, 스토리지 노드에 접속된다.
활성 영역(AC5)에서는，X 방향의 일단에서，쉐어드 컨택트(SCT2)가 형성되고, 이 쉐어드 컨택트(SCT2)에, 폴리실리콘 배선(TG3)이 접속된다. 쉐어드 컨택트(SCT2)는, 또한, 활성 영역(AC5)에 전기적으로 접속되고 또한 X 방향으로 연장되는 금속 배선(FM2)에 접속된다. 활성 영역(AC5)의 다른 쪽 단부에서 전원 전압 VDD를 받기 위한 컨택트(CC4)가 형성된다. 활성 영역(AC5)을 X 방향을 따라 가로 지르도록 배치되는 폴리실리콘 배선(TG4)에 의해, 부하 트랜지스터의 게이트가 형성된다.
활성 영역(AC6)에서는, 광폭 영역의 X 방향의 단부에서 접지 전압에 결합되는 컨택트(CC5)가 형성되고, 폴리실리콘 배선(TG4)이 X 방향으로 가로지르도록 배치된다. 이 폴리실리콘 배선(TG4)은, 드라이브 트랜지스터(NQ2)의 게이트를 구성한다. 또한, 그 광폭 영역의 다른 쪽 단부에서, 컨택트(CV4)를 통하여 금속 배선(FM2)에 접속된다.
활성 영역(AC6)의 협폭 영역을 X 방향으로 가로지르도록 폴리실리콘 배선(TG5)이 형성되고, 이 협폭 영역의 단부에서 보의 비트선 /BL에 전기적으로 접속하기 위한 컨택트(CC8)가 형성된다.
메모리 셀(MC)을 X 방향으로 가로지르도록, 금속 배선(FM1, FM2)과 평행하게 또한 이들의 상층에 금속 배선(SM1)이 형성된다. 이 금속 배선(SM1)은, 워드선 WL을 구성하고, X 방향으로 연속적으로 연장하고, 워드선 드라이버에 결합되고, 또한 풀다운 소자(PD)에 결합된다. 금속 배선(SM1)은, 그 Y 방향의 돌출부에서 비어/컨택트(VV3)를 통하여 폴리실리콘 배선(TG5)에 결합되고, 또한，-Y 방향의 돌출부에서 비어/컨택트(VV2)를 통하여 폴리실리콘 배선(TG2)에 결합된다.
이 워드선을 구성하는 금속 배선(SM1)에 의한 접속에 의해, 액세스 트랜지스터의 게이트가 각각 워드선에 접속된다. 활성 영역(AC3, AC6) 각각에서, 광폭 영역 및 협폭 영역이 형성되고, 각각에, 메모리 셀 드라이브 트랜지스터 및 액세스 트랜지스터가 형성된다. 활성 영역(AC3, AC6)의 X 방향의 폭은, 트랜지스터의 게 이트 폭 W에 대응한다. 따라서, 길이 W1이 액세스 트랜지스터의 게이트 폭에 대응하고, 길이 W3이 드라이브 트랜지스터의 게이트 폭에 대응한다. 통상적으로, 메모리 셀의 스태틱 노이즈 마진의 확보의 관점으로부터, 드라이브 트랜지스터의 게이트 폭 W3은, 액세스 트랜지스터의 게이트 폭 W1의 0.5배 내지 5배의 값, 바람직하게는, 0.8배 내지 2.0배로 설정된다.
풀다운 소자(PD)에서는，Y 방향으로 긴 직사각형 형상의 활성 영역(AC1, AC2)이 간격을 두고 형성된다. 이들 활성 영역(AC1, AC2)은, P웰 영역 내에 형성된다. 도 16에서는, 메모리 셀(MC)의 P웰이 풀다운 소자(PD)의 형성 영역에까지 연장되고, 메모리 셀(MC) 및 풀다운 소자(PD)에서 P웰이 공통으로 이용하도록 도시된다(메모리 셀(MC)이 풀다운 소자(PD)와 인접하고 있기 때문에). 그러나, 메모리 셀(MC) 및 풀다운 소자(PD)에 대하여, P웰은 따로따로 형성되어도 된다.
활성 영역(AC1, AC2) 각각의 Y 방향의 하측 단부에서 접지 전압 VSS를 받기 위한 컨택트(CC1, CC2)가 형성되고, 다른 쪽 단에 비어/컨택트(CVl, CV2)가 형성된다. 이들 비어/컨택트(CV1, CV2)는, 금속 배선(FM3)에 결합된다. 이들 활성 영역(AC1, AC2)을 X 방향으로 가로지르도록 워드선 WL을 구성하는 금속 배선(SM1)이 배치되어 있고, 비어/컨택트(VVA)가, 금속 배선(SM1)에 그 Y 방향의 돌출부에서 접속된다. 한편, 폴리실리콘 배선(TG1)에 대해서는 비어(VV1)가 형성되고, 이 비어(VV1)를 통하여 폴리실리콘 배선(TG1)이 금속 배선(SM1)에 접속된다. 이에 따라 활성 영역(AC1, AC2) 각각에서, 풀다운 소자(PD)의 트랜지스터의 게이트 및 드레인이 워드선에 접속되는 구성이 실현된다.
활성 영역(AC1, AC2)의 X 방향의 폭 W0은, 메모리 셀 트랜지스터의 폭 W1 및 W3 사이에 설정된다. 또한, 메모리 셀(MC)의 트랜지스터의 게이트는, 풀다운 소자(PD)의 트랜지스터의 게이트와 동일 방향(X 방향)으로 연장하고 있다. 이들 트랜지스터의 게이트를 평행하게 배치함으로써, 사진 제판 시의 엣지 효과 등을 동일하게 할 수 있고, 트랜지스터 형상의 변동을 억제할 수 있으며, 또한, 불순물 주입 시의 게이트의 형상에 의한 불순물 주입의 차가 발생하는 것을 억제할 수 있고, 트랜지스터 특성이 서로 다른 것을 억제할 수 있다. 이에 의해，풀다운 소자(PD)의 트랜지스터 특성을 메모리 셀의 트랜지스터 특성과 마찬가지로 설정할 수 있고(트랜지스터 특성의 변동을 연동시킬 수 있고), 정확하게 메모리 셀의 트랜지스터의 임계치 전압의 변동에 따라 선택 워드선의 전압 레벨을 설정할 수 있다.
또한, 전술한 설명에서는, 메모리 셀의 드라이브 트랜지스터의 특성 변동에 연동하는 트랜지스터를 이용하여 선택 워드선의 전압 레벨을 조정하고 있다. 그러나, 메모리 셀의 액세스 트랜지스터의 임계치 전압의 변동에 연동하는 트랜지스터를 이용하여 풀다운 소자를 형성해도 된다.
즉, 메모리 셀의 액세스 트랜지스터의 임계치 전압이 저하되면, 액세스 트랜지스터의 전류 구동력이 커져, 메모리 셀의 스태틱 노이즈 마진이 저하된다. 이 경우, 선택 워드선의 전압이 따라 저하되고, 액세스 트랜지스터의 컨덕턴스를 저하시키고, 그 전류 구동력을 저하시키며, 따라서 스태틱 노이즈 마진의 저하가 억제되고, 판독 마진이 개선된다. 데이터 기입에 대해서는, 액세스 트랜지스터 이외의 임계치 전압이 낮은 경우에는, 기입 마진은 확보되어 있고, 워드선 전압이 저하되 어도, 충분히 기입 마진은 확보된다.
또한, 액세스 트랜지스터의 임계치 전압이 상승하면, 액세스 트랜지스터의 전류 구동력이 저하되고, 스태틱 노이즈 마진은, 거의 확보된다. 이 경우에는, 풀다운 소자의 임계치 전압도 상승하고 있고, 선택 워드선의 전압 저하량은 억제되어, 필요 이상으로 선택 워드선 전압이 저하되는 것을 억제한다. 기입 시에는, 기입 마진이 액세스 트랜지스터의 전류 구동량 저하에 따서 저하되지만, 선택 워드선의 전압 강하량이 작게 되어 있고, 기입 마진의 열화는 억제되어, 고속의 기입이 실현된다.
또한, 이 풀다운 소자를 구성하는 트랜지스터를, 메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)와 동일한 전기적 특성을 갖도록, 그 불순물 주입 조건, 레이아웃, 사이즈 등을 동일하게 함으로써, 이 메모리 셀의 드라이브 트랜지스터의 임계치 전압 변동에 정확하게 연동하여, 풀다운 소자의 온 저항(등가적 온 저항)을 조정할 수 있고, 선택 워드선 WL의 전압 레벨의 자동 보정을 정확하게 행할 수 있다.
구체적으로, 이 도 16에 도시하는 단위 N 채널 MOS 트랜지스터의 사이즈(채널 길이와 채널 폭의 비, 또는, 채널 길이가 동일하게 된 경우의 채널 폭)는, 메모리 셀 드라이브 트랜지스터(NQ1, NQ2) 또는 액세스 트랜지스터(NQ3, NQ4)의 사이즈의 0.5배 내지 5배, 바람직하게는 0.8배 정도 내지 2배 정도의 범위의 사이즈를 갖고 있어도 된다. 단위 N 채널 MOS 트랜지스터의 사이즈를 액세스 트랜지스터 및/또는 드라이브 트랜지스터의 사이즈(게이트 폭과 게이트 길이의 비)를 가까운 값으로 함으로써, 이들 트랜지스터의 임계치 전압 변동 등의 전기적 특성의 거동을 마 찬가지로 할 수 있다고 생각되기 때문이다. 사이즈가 1 자릿수 서로 다르면, 단위 트랜지스터와 액세스 트랜지스터 및/또는 드라이브 트랜지스터의 전기적 특성의 연동성이 작아지고, 및/또는 드라이브 트랜지스터의 전기적 특성의 변동을 단위 트랜지스터를 통하여 풀다운 소자에 반영시키는 것이 곤란하다고 생각된다.
이상적으로는 사이즈(게이트 폭)는 동일하게 하는 것이 바람직하지만, 통상적으로, 트랜지스터의 형상 파라미터의 변동은, 10퍼센트 정도의 변동의 범위 내에 들어가도록 제조 공정이 조정된다. 따라서, 제조 시에 정상 시에도, 풀다운 단위 트랜지스터의 사이즈로서는 메모리 셀 트랜지스터의 0.9배의 경우가 존재하고, 마진을 고려하면 0.8배의 사이즈로 사이즈의 하한치를 설정한다. 이 경우에도, 메모리 셀의 트랜지스터와 풀다운 트랜지스터의 임계치 전압의 변동의 연동성을 확보할 수 있고, 메모리 셀 트랜지스터의 임계치 전압의 변동에 따라 정확하게 그 변동을 억제하도록 선택 워드선 전압을 설정할 수 있다.
또한, 게이트 폭이 넓은 경우에 비하여, 게이트 폭이 좁은 경우에 임계치 전압의 변동의 정도가 큰 경향이 있고, 액세스 트랜지스터 및 드라이브 트랜지스터의 게이트 폭에도 따르지만, 풀다운 단위 트랜지스터의 게이트 폭(사이즈)이 메모리 셀의 액세스 트랜지스터 및/또는 드라이브 트랜지스터의 게이트 폭(사이즈)의 2배를 초과하면 메모리 셀 트랜지스터의 임계치 전압의 변동의 영향이 단위 트랜지스터에 대하여 반영되는 정도가 작아진다고 생각되며, 사이즈 비의 상한으로서는 2배가 바람직하다.
또한, 게이트 길이가 메모리 셀 액세스 트랜지스터 및 드라이브 트랜지스터 에서 서로와 동일한 경우, 풀다운 소자의 단위 트랜지스터는, 게이트 폭이 액세스 트랜지스터 및 드라이브 트랜지스터 게이트 폭 사이에 설정되어도 된다. 또한， 스태틱 노이즈 마진의 관점으로부터, 액세스 트랜지스터(NQ3, NQ4)의 게이트 폭에 비하여 드라이브 트랜지스터(NQ1, NQ2)의 게이트 폭은 크게 설정되는 경우가 많고(게이트 길이가 동일한 경우), 풀다운 단위 트랜지스터의 게이트 폭(사이즈)은, 이들 액세스 트랜지스터와 드라이브 트랜지스터의 게이트 폭 사이에 설정하는 것도 된다. 이 경우, 풀다운 트랜지스터의 사이즈(게이트 폭)는, 액세스 트랜지스터 및 드라이브 트랜지스터의 양자의 사이즈(게이트 폭)에 가까운 값이며, 액세스 트랜지스터 및 드라이브 트랜지스터의 임계치 전압의 변동을 반영하여 선택 워드선의 전압을 설정할 수 있다.
이상과 같이, 본 발명의 실시 형태2에 따르면, 워드선에 대하여, 풀다운 소자를 접속하고 있고, 워드선 전압 레벨이 상승하는 것을 억제할 수 있으며, 저전원 전압 하에서도, 임계치 전압의 변동의 영향을 받지 않고, 안정적으로 판독 마진을 확보할 수 있다.
[실시 형태3]
도 17은, 본 발명의 실시 형태3에 따른 풀다운 소자(PD)의 구성을 도시하는 도면이다. 도 17에서, 풀다운 소자(PD)는, 워드선과 접지 노드 사이에 접속되고 또한 게이트에 보의 기입 지시 신호 /WE를 받는 N 채널 MOS 트랜지스터(NQ25)를 포함한다. 워드선 드라이버(WDV)는, 도 8에 도시한 워드선 드라이버(WDV)의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
보의 기입 지시 신호 /WE는, 도 7에 도시하는 주제어 회로(7)로부터 생성되고, 본 발명의 실시 형태3에서의 반도체 기억 장치의 전체의 구성은, 도 7에 도시하는 구성과 마찬가지이다.
보의 기입 지시 신호 /WE는, 기입 지시 신호 WE로부터 생성되고, 데이터 판독 모드 시에는 H 레벨로 되고, 데이터 기입 시에는 L 레벨로 된다.
도 18은, 도 17에 도시한 풀다운 소자(PD)를 이용했을 때의 데이터의 판독 및 기입 시의 주요 노드의 신호 파형을 도시하는 도면이다. 데이터 판독 시에는，보의 기입 지시 신호 /WE는 H 레벨로 설정되고, 풀다운 소자(PD)에서 N 채널 MOS 트랜지스터(NQ25)가 도통 상태로 된다. 따라서, 워드선 드라이버(WDV)에서의 드라이브 단의 P 채널 MOS 트랜지스터(PQ15)의 온 저항과 이 풀다운용의 N 채널 MOS 트랜지스터(NQ25)의 온 저항의 비에 의해 결정되는 전압 레벨로, 선택 워드선 WL이 구동된다. 워드선 WL의 전압이 낮은 경우, 도 7에 도시한 비트선 BL 및 /BL에 메모리 셀의 기억 데이터에 따라 전위 변화가 발생하여, 내부의 스토리지 노드(ND1 또는 ND2)의 전압 레벨이 컬럼 전류(비트선 전류)에 의해 상승해도, 판독 마진(스태틱 노이즈 마진 SNM)은 충분히 확보되어 있고, 안정적으로 데이터를 유지할 수 있어, 데이터 파괴를 발생하지 않고 데이터의 판독을 행할 수 있다. 이 판독 시의 마진 확보는, 실시 형태1 및 2의 경우와 마찬가지이다.
한편, 데이터 기입 시에서는，보의 기입 지시 신호 /WE가 L 레벨로 설정되고, 풀다운용의 N 채널 MOS 트랜지스터(NQ25)가 비도통 상태로 된다. 따라서, 이 경우에는, 워드선 WL은, 선택 시, 워드선 드라이버(WDV)의 충전용의 P 채널 MOS 트 랜지스터(PQ15)에 의해, 전원 전압 VDD 레벨까지 구동된다. 따라서, 데이터 기입 시 워드선 WL의 전압 레벨이 높아지고, 기입 마진이 높아져, 고속으로, 데이터의 기입을 행할 수 있다.
따라서, 데이터 기입 시에는, 풀다운 소자(PD)의 풀다운 동작을 정지시킴으로써, 데이터 기입 시의 워드선 전압 레벨을, 전원 전압 레벨에까지 설정할 수 있어, 기입 시의 마진이 열화하여, 데이터의 기입 불량이 발생하는 것을 방지할 수 있다. 이에 의해, 데이터 판독 및 기입 중 어느 경우에도, 충분히 마진을 확보하여 안정적으로, 메모리 셀의 임계치 전압 변동에 영향을 받지 않고 데이터의 기입/판독을 행할 수 있다.
또한, 이 도 17에 도시한 풀다운 소자(PD)에서도, MOS 트랜지스터(NQ25)는, 메모리 셀의 드라이브 트랜지스터(NQ1, NQ2)와 그 전기적 저항 특성은 동일하게 되고, 앞의 실시 형태2의 풀다운용의 MOS 트랜지스터(NQ20 또는 NQ21)와 동일한 조건을 충족시키도록 형성된다.
이상과 같이, 본 발명의 실시 형태3에 따르면, 풀다운 소자에서, 이 풀다운 기능을, 데이터 기입 모드 시에는 정지시키도록 구성하고 있고, 데이터 기입 시의 선택 워드선의 전압 레벨의 저하를 억제할 수 있으며, 또한，데이터 판독 시에는, 선택 워드선의 전압 레벨을 저하시킬 수 있고, 데이터의 판독 및 기입의 마진을 충분히 확보하여, 안정적으로 데이터의 기입/판독을 행할 수 있다.
또한, 풀다운 소자로서는, 앞의 실시 형태2에서 설명한 풀다운 소자의 구성을 이용할 수 있다. 풀다운 소자 트랜지스터의 게이트에 제어 신호 전달선을 워드 선 또는 전원 전압을 대신하여 결합한다.
[실시 형태4]
도 19는, 본 발명의 실시 형태4에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 19에서, 메모리 셀 어레이(1)는, 복수의 열 블록 CBK0-CBKk로 분할된다. 열 블록 CBK0-CBKk 각각에서 메모리 셀(MC)이 행렬 형상으로 배열되고, 또한 메모리 행에 대응하여, 서브 워드선이 배치된다. 도 19에서, 열 블록 CBK0에서, 메모리 셀 행 각각에 대응하여, 서브 워드선 SWL00, SWL10,…SWLj0이 배치되고, 열 블록 CBK1에서, 메모리 셀 행 각각에 대응하여, SWL01, SWL11, SWLj1이 배치된다. 열 블록 CBKk에서는, 메모리 셀 행에 대응하여, 서브 워드선 SWL0k, SWL1k, …SWLjk가 배치된다.
이들 열 블록 CBK0-CBKk의 메모리 셀 행에 공통으로, 메인 워드선 MWL0, MWL1, …MWLj가 배치된다. 메인 워드선 MWL0-MWLj는, 행 디코드 회로(20)(도 1의 행 디코더에 대응)로부터의 행 선택 신호에 따라서 선택 상태로 구동된다.
서브 워드선 SWL00-SWLjk 각각에 대응하여, 서브 워드선 드라이버(SD00-SDjk)가 형성된다. 서브 워드선 드라이버(SDih)(i=0∼j, h=0∼k)는, 대응하는 메인 워드선 MWLi 상의 신호 전위와 블록 선택 신호 BSh에 따라서 대응하는 서브 워드선 SWLih를 선택 상태로 구동한다.
블록 선택 신호 BS0-BSk는, 블록 디코드 회로(22)(도 1에 도시한 열 선택 회로(4)에 포함됨)로부터, 열 어드레스 신호 CA에 따라서 생성되고, 선택 열을 포함하는 열 블록을 지정하는 블록 선택 신호가 선택 상태(H 레벨)로 구동된다.
또한, 서브 워드선 SWL00-SWLjk 각각에 대응하여, 풀다운 소자(PD00-PDjk)가 형성된다. 이들 풀다운 소자(PD00-PDjk)는, N 채널 MOS 트랜지스터(NQ25)로 구성된다. 이 풀다운 소자(PD00-PDjk)는, 열 블록 선택 신호 BS0-BSk와 기입 지시 신호 WE에 따라서, 선택 열 블록의 풀다운 소자가, 데이터 기입 시, 비도통 상태로 설정된다. 즉, 열 블록 CBK0-CBKk 각각에 대응하여, 풀다운 제어 게이트(G0-Gk)가 형성된다. 풀다운 제어 게이트(G0-Gk)는, 제1 입력에 블록 선택 신호 BS0-BSk를 받고 또한 제2 입력에 기입 지시 신호 WE를 받아, 대응하는 블록 선택 신호 BSi가 선택 상태의 H 레벨이고 또한 기입 지시 신호 WE가 기입 모드를 나타내는 H 레벨일 때에, L 레벨의 신호를 출력한다.
풀다운 제어 게이트(G0)의 출력 신호는 열 블록 CBK0의 풀다운 소자(PD00, PD01,…, PD0j)의 제어 게이트에 공통으로 공급되고, 풀다운 제어 게이트(G1)의 출력 신호는, 열 블록 CBKl의 풀다운 소자(PD01, PD11, …, PDj1)의 제어 게이트에 공통으로 공급된다. 풀다운 제어 게이트(Gk)의 출력 신호는, 열 블록 CBKk의 풀다운 소자(PD0k-PDjk)의 제어 게이트에 공통으로 공급된다.
데이터 판독 시에는, 기입 지시 신호 WE는 L 레벨이고, 풀다운 제어 게이트(G0-Gk)의 출력 신호는 H 레벨이며, 풀다운 소자(PD00-PDjk)는, 블록 선택 신호 BS0-BSk의 상태와 상관없이, 도통 상태이다. 한편, 기입 지시 신호 WE가 H 레벨일 때에는, 풀다운 제어 게이트(G0-Gk)가 인버터로서 동작하고, 선택 열 블록 대응의 풀다운 제어 게이트(Gi)의 출력 신호가 L 레벨로 되어, 선택 열 블록의 풀다운 소자가 비도통 상태로 된다. 나머지의 비선택 열 블록에서는, 블록 선택 신호가 L 레벨의 비선택 상태이고, 대응하는 풀다운 제어 게이트의 출력 신호가, H 레벨이며, 풀다운 소자는, 도통 상태를 유지하고, 대응하는 서브 워드선이 접지 전압 레벨로 유지된다(비선택 블록에서는, 서브 워드선이 비선택 상태).
도 20은, 도 19에 도시한 서브 워드선 드라이버 및 풀다운 소자의 구성을 도시하는 도면이다. 도 20에서는，1개의 서브 워드선 SWL에 대응하여 배치되는 서브 워드선 드라이버(SD) 및 풀다운 소자(PD)를 대표적으로 도시한다.
도 20에서, 서브 워드선 드라이버(SD)는, 대응하는 메인 워드선 MWL 상의 신호와 열 블록 선택 신호 BS(BS0-BSk 중 어느 하나)를 받는 NAND 회로(25)와, 이 NAND 회로(25)의 출력 신호를 반전하는 CMOS 인버터를 구성하는 P 채널 MOS 트랜지스터(PQ15) 및 N 채널 MOS 트랜지스터(NQ15)를 포함한다.
풀다운 소자(PD)는, 그 게이트에, 대응하는 풀다운 제어 게이트로부터의 신호 /(BS·WE)를 받는 N 채널 MOS 트랜지스터(NQ25)로 구성된다.
이 도 20에 도시한 바와 같이, 서브 워드선 드라이버(SD)에 의해, 대응하는 서브 워드선 SWL이 H 레벨로 구동되는 경우, MOS 트랜지스터(PQ15, NQ25)가 함께 도통 상태로 되고, 서브 워드선 SWL의 전압 레벨은, 이들 MOS 트랜지스터(PQ15, NQ25)의 온 저항의 비에 의해 결정되는 전압 레벨로 유지된다.
도 21은, 본 발명의 실시 형태4에 따른 반도체 기억 장치의 데이터 기입 시의 주요 노드의 신호 파형을 도시하는 도면이다. 이하, 도 21에 도시한 신호 파형도를 참조하여, 도 19 및 도 20에 도시한 구성의 데이터 기입 시의 동작에 대하여 설명한다.
데이터 기입 시에는, 기입 지시 신호 WE가 H 레벨로 설정된다. 외부로부터의 열 어드레스 신호 CA에 따라서, 선택 열을 포함하는 열 블록에 대한 블록 선택 신호 BS가 선택 상태로 구동되고, 비선택 블록에 대해서는 블록 선택 신호 BS는 L 레벨의 비선택 상태를 유지한다.
이 비선택 블록에서는, 도 19에 도시한 바와 같이, 대응하는 메인 워드선 MWL이 선택 상태로 구동되어도, 서브 워드선 드라이버(SD)의 출력 신호는 L 레벨이고, 서브 워드선 SWL은, 접지 전압 레벨을 유지한다. 따라서 메모리 셀에서는，액세스 트랜지스터는 비도통 상태를 유지하고, 비트선 BL, /BL(도 19에는 도시하지 않음)의 전압 레벨은 프리차지 전압 레벨을 유지한다. 또한, 비선택 열 블록의 메모리 셀의 내부 노드의 스토리지 노드(ND1, ND2)도, 그 기억 데이터에 따른 전위 레벨로 유지되어, 그들 전압 레벨은 변화되지 않는다.
한편, 선택 열 블록에서는, 열 블록 선택 신호 BS가 “1(H 레벨)"이며, 서브 워드선 드라이버(SD)는, 대응하는 메인 워드선 MWL(MWL0-MWLj 중 어느 하나)의 전위에 따라서, 대응하는 서브 워드선 SWL을 선택 상태로 구동한다. 이 선택 열 블록에서는, 풀다운 제어 게이트(GiG0-Gk 중 어느 하나)의 출력 신호가 L 레벨로 되고, 풀다운 소자(PD)가 비도통 상태로 된다. 따라서, 선택 서브 워드선 SWL은, 전원 전압 VDD 레벨에까지, 서브 워드선 드라이버(SD)에 포함되는 충전용의 P 채널 MOS 트랜지스터(PQ15)에 의해 충전된다. 따라서, 데이터 기입 시, 기입 마진을 충분히 확보하여, 비트선 BL 및 /BL에 나타난 기입 전위에 따라서 메모리 셀 내부의 스토리지 노드(ND1, ND2)의 전압 레벨을 고속으로 설정할 수 있어, 고속의 데이터 기입을 실현할 수 있다.
비선택 메모리 셀은, 대응하는 서브 워드선의 전압 레벨이 비선택 상태이며, 기입 마진이 증대되어도, 비선택 메모리 셀에서 판독이 열화되는 것은 방지되어, 안정된 데이터 기입을 실현할 수 있다. 1개 서브 워드선에 접속되는 메모리 셀의 수를, 가능한 한 적게 하여, 1개의 서브 워드선에 접속되는 메모리 셀에 대하여 평행하게 데이터 액세스(기입/판독)를 행함으로써, 데이터 기입 시에서 비선택 메모리 셀의 스태틱 노이즈 마진의 열화의 문제가 발생하는 것을 방지할 수 있다. 안정적으로 데이터의 기입 및 판독을 행할 수 있다.
데이터 판독 시에는, 기입 지시 신호 WE가 L 레벨이고, 풀다운 제어 게이트(G0-GIi)의 출력 신호는, 열 블록 선택 신호 BS에 무관하게, H 레벨이다. 따라서, 풀다운 소자(PD)(PD00-PDjk)는, 전부, 도통 상태이며, 실시 형태2 및 3과 마찬가지로 MOS 트랜지스터(PQ15, NQ25)의 온 저항의 비에 따른 전압 레벨에 선택 서브 워드선의 전압 레벨이 설정된다. 즉, 메모리 셀의 드라이브 트랜지스터의 임계치 전압 특성에 따라, 선택 서브 워드선의 전압 레벨이 조정된다. 메모리 셀의 드라이브 트랜지스터의 임계치 전압이 높은 경우에는, 서브 워드선의 전압 레벨은 풀다운 소자의 온 저항이 높아진다. 이 상태에서는, 스태틱 노이즈 마진 SNM은, 충분히 확보되어 있기 때문에, 서브 워드선의 전압 레벨은 높아진다. 한편, 메모리 셀 드라이브 트랜지스터의 임계치 전압이 낮은 경우에는, 그 드레인 전류 Ids의 구동력이 커지고, 스태틱 노이즈 마진 SNM이 저하된다. 이 경우에는, 선택 서브 워드선의 전압 레벨이 낮아지고(풀다운 소자의 온 저항이 작아지고), 스태틱 노이즈 마 진이 개선된다(액세스 트랜지스터의 구동 전류량을 조정함으로써).
또한，풀다운 제어 게이트로서는, 실시 형태2에서 이용한 풀다운 소자를 이용할 수 있다.
이상과 같이, 본 발명의 실시 형태4에 따르면, 메모리 셀 어레이를 복수의 열 블록으로 분할하고, 선택 열 블록에서 데이터의 기입/판독을 행하고, 비선택 열 블록에서는, 서브 워드선을 비활성 상태(비선택 상태)로 유지하고 있고, 비선택 열의 메모리 셀의 스태틱 노이즈 마진의 열화에 의한 데이터 파괴가 발생하는 것을 방지할 수 있다. 이에 의해, 열의 수가 많은 경우에도, 메모리 셀의 임계치 전압의 변동에 대하여, 안정적으로 마진이 있는 판독 및 기입을 행할 수 있다.
[실시 형태5]
도 22는, 본 발명의 실시 형태5에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 도면이다. 도 22에서는，1개의 워드선 WL에 관련되는 부분의 구성을 도시한다. 워드선 WL은, 워드선 드라이버(WDV)에 의해, 선택 상태/비선택 상태로 구동된다. 이 워드선 드라이버(WDV)가, 그 드라이브 단에서，CMOS 인버터를 구성하는 P 채널 MOS 트랜지스터(PQ15) 및 N 채널 MOS 트랜지스터(NQ15)를 포함한다.
워드선 WL에는, 메모리 셀(MC)과, 더미 셀(DMC)이 공통으로 접속된다. 메모리 셀(MC)은, 플립플롭을 구성하는 P 채널 MOS 트랜지스터(PQ1, PQ2) 및 N 채널 MOS 트랜지스터(NQ1, NQ2)와, 워드선 WL의 전위에 따라서 기억 노드(ND1, ND2)를 비트선 BL 및 /BL에 결합하는 액세스 트랜지스터(NQ3, NQ4)를 포함한다.
더미 셀(DMC)은, 메모리 셀(MC)의 P 채널 MOS 트랜지스터(PQ1, PQ2)에 각각 대응하는 P 채널 MOS 트랜지스터(PT1, PT2)와, 메모리 셀(MC)의 N 채널 MOS 트랜지스터(NQ1, NQ2)에 대응하는 N 채널 MOS 트랜지스터(NT1, NT2)와, 메모리 셀(MC)의 액세스 트랜지스터(NQ3, NQ4)에 각각 대응하는 N 채널 MOS 트랜지스터(DT1, DT2)를 포함한다.
메모리 셀(MC) 및 더미 셀(DMC)은, 배선 접속이 서로 다르지만, 그 내부의 트랜지스터의 레이아웃은 동일하다. 즉, 더미 셀(DMC)에서，MOS 트랜지스터(PT1, PT2, NT1, NT2)는, 메모리 셀(MC)의 MOS 트랜지스터(PQ1, PQ2, NQ1, NQ2)와 동일한 레이아웃을 갖고, 또한 동일한 양태로 접속된다.
즉, 더미 셀(DMC)에서, 메모리 셀(MC)의 액세스 트랜지스터(NQ3, NQ4)에 대응하는 N 채널 MOS 트랜지스터(DT1, DT2)는, 그 게이트 및 제1 노드(드레인 노드)가 워드선 WL에 각각 결합되고, 제2 노드(소스 노드)가, 접지 노드에 결합된다. 따라서, 더미 셀(DMC)에서는，N 채널 MOS 트랜지스터(DT1, DT2)는, 메모리 셀(MC)의 기억 노드(ND1, ND2)에 대응하는 노드(DN1, DN2)로부터 분리된다. 더미 셀(DMC)의 MOS 트랜지스터(DT1, DT2)의 트랜지스터의 레이아웃은, 메모리 셀(MC)의 액세스 트랜지스터(NQ3, NQ4)의 레이아웃과 동일하고, 배선의 접속의 양태가 서로 다를 뿐이다. 따라서, 이 더미 셀(DMC)의 MOS 트랜지스터(DT1, DT2)의 전기적 특성은, 메모리 셀(MC)의 액세스 트랜지스터(NQ3, NQ4)의 전기적 특성과 거의 동일하다.
이 도 22에 도시한 구성에서는, 더미 셀(DMC)의 MOS 트랜지스터(DT1, DT2)를, 풀다운 소자로서 기능시킨다. 더미 셀(DCM)의 MOC 트랜지스터(DT1, ST2)는, 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)와, 근접하여 배치되어 있고, 제조 파라미터의 변동은, 메모리 셀 및 더미 셀 양자에서 마찬가지로 발생하고, 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)의 전기적 특성(임계치 전압 특성)의 변동과 더미 셀의 풀다운용의 MOS 트랜지스터(DTl, DT2)의 전기적 특성(임계치 전압 특성)의 변동은 마찬가지로 할 수 있고, 메모리 셀의 트랜지스터 파라미터의 변동을 더미 셀(DMC)의 풀다운 트랜지스터(DT1, DT2)의 임계치 전압에 반영시킬 수 있으며, 따라서, 선택 워드선의 전압 레벨/을 메모리 셀의 임계치 전압의 변동에 따라 보정하는 전압 레벨로 설정할 수 있다.
이 워드선 드라이버(WDV)에서의 P 채널 MOS 트랜지스터(PQ15)의 온 저항 Rp와, 더미 셀(DMC)의 N 채널 MOS 트랜지스터(DT1, DT2)의 합성 온 저항 Rn의 비가, 예를 들면 1:23이라고 한다. 이 경우, 전원 전압 VDD가, 1.2V이면, 워드선 WL의 선택 상태 시에서의 전압 VWL은, 다음 식으로 나타난다.
1.2·23/24=1.15V
따라서, 약 50mV의 전압 강하를, 선택 워드선 WL에서 발생시킬 수 있다. 이들의 온 저항 Rp 및 합성 온 저항 Rn은, MOS 트랜지스터(PQ15) 및 MOS 트랜지스터(DT1, DT2)의 전류 구동력에 대응하고, 채널 폭 W를 적당한 값으로 설정함으로써, 원하는 분압비를 실현하도록 설정할 수 있다. 예를 들면, MOS 트랜지스터(PQ15)의 온 저항 Rp가, 1.1KΩ이면, N 채널 MOS 트랜지스터(DT1, DT2)의 합성 온 저항 Rn은, 25KΩ로 된다. 이 저항치의 경우, 워드선 WL을 통하여 워드선 드라이버(WDV)의 전원 노드로부터 풀다운용의 MOS 트랜지스터(DT1, DT2)를 통하여 접지 노드에 흘리는 관통 전류량은, 1.2/(26.1×10^3)이며, 약 44μA이다. 이 관통 전류는, 선택행의 워드선에서 워드선 선택 기간에만 흘러서, 소비 전류의 증대는 충분히 억제된다.
도 23은, 이 도 22에 도시한 풀다운 소자로서 더미 셀(DMC)의 트랜지스터(DT1, DT2)를 이용하는 경우의 워드선 WL의 전위를 개략적으로 도시하는 도면이다. 메모리 셀(MC)의 드라이브 MOS 트랜지스터(NQ1, NQ2)의 임계치 전압 Vth가 높아진 경우, 그에 따라서 더미 셀(DMC)에서도, MOS 트랜지스터(DT1, DT2)의 임계치 전압이 상승하여 온 저항(컨덕턴스)이 상승하여, 그들 드레인 전류 Ids가 저하된다. 메모리 셀(MC)에서는, 스태틱 노이즈 마진 SNM이 향상되지만, 기입 특성은 열화한다. 이 경우, 더미 셀(DMC)에서，MOS 트랜지스터(DT1, DT2)의 온 저항이 증대하고, 선택 워드선 WL의 전압 레벨이 높아져, 메모리 셀(MC)의 기입 마진이 확보된다.
메모리 셀(MC)의 드라이브용 N 채널 MOS 트랜지스터(NQ1, NQ2)의 임계치 전압 Vth가 저하된 경우, 메모리 셀의 기입 특성은 향상되지만, 스태틱 노이즈 마진 SNM이 저하된다. 더미 셀(DMC)에서，MOS 트랜지스터(DT1, DT2)의 임계치 전압도 저하되고, 따라서 그 드레인 전류가 상승하고, 온 저항이 저하된다. 이 경우, 선택 워드선 WL의 전압 레벨이 이 MOS 트랜지스터(DT1, DT2)의 온 저항에 따라 저하되고, 메모리 셀(MC)의 스태틱 노이즈 마진 SNM의 열화가 억제된다.
따라서, 이 더미 셀(DMC)의 액세스 트랜지스터 상당의 트랜지스터(DT1, DT2)를 풀다운 소자로서 이용함으로써, 메모리 셀(MC)의 드라이브 트랜지스터의 임계치 전압의 변동에 따라서 선택 워드선 WL의 전압 레벨을 이 임계치 전압 변동에 연동하여 자동적으로 조정할 수 있고, 안정적으로 데이터의 기입/판독을 행할 수 있다.
이 더미 셀(DMC)에서는, 메모리 셀(MC)의 액세스 트랜지스터에 대응하는 트랜지스터를 풀다운 트랜지스터로서 이용하고 있다. 따라서, 메모리 셀의 액세스 트랜지스터의 임계치 변동의 영향이 드라이브 트랜지스터의 임계치 전압의 변동의 영향보다 큰 경우에는, 이 액세스 트랜지스터의 임계치 전압의 변동에 연동하여 선택 워드선 전압을 조정하여 판독 마진 및 기입 마진을 확보할 수 있다.
또한, 더미 셀(DMC)과 메모리 셀(MC)은 동일한 레이아웃을 갖고, 풀다운 트랜지스터와 메모리 셀의 대응하는 액세스 트랜지스터와는, 동일한 사이즈(게이트 폭과 게이트 길이의 비)로 레이아웃된다. 그러나, 이 워드선 WL의 전압 강하량에 따라, 이 더미 셀의 사이즈는, 실시 형태2와 마찬가지로 0.8 내지 2배의 사이즈 비이어도 된다.
또한, 더미 셀(DMC)은, 각 메모리 셀 행당 1개이며, 풀다운 트랜지스터가 2개 배치된다. 그러나, 이 더미 셀의 수는, 워드선의 전압 강하량에 따라 적절히 선택된다.
[변경예1]
도 24는, 본 발명의 실시 형태5의 변경예의 더미 셀(DMC)의 구성을 도시하는 도면이다. 도 24에 도시한 더미 셀(DMC)은, 구성 요소는, 도 22에 도시한 메모리 셀(MC)과 동일하다. 메모리 셀(MC) 및 더미 셀(DMC)에서, 트랜지스터의 레이아웃은 동일하며, 배선 접속이 서로 다르다. 즉, 메모리 셀(MC)의 액세스 트랜지스 터(NQ3, NQ4)에 대응하는 N 채널 MOS 트랜지스터(DT3, DT4)가, 각각의 제1 노드가, 각각 워드선 WL에 접속되고, 또한 각각의 게이트가 워드선 WL에 접속된다. 이들 N 채널 MOS 트랜지스터(DT3, DT4)의 제2 노드가, 각각 내부 노드(DN1, DN2)에 접속되고 또한 접지 노드에 접속된다.
도 22에 도시한 메모리 셀(MC)의 플립플롭을 구성하는 MOS 트랜지스터(PQ1, PQ2, NQ1, NQ2)에, 각각 MOS 트랜지스터(PT1, PT2, NT1, NT2)가 각각 대응한다.
이 도 24에 도시하는 더미 셀(DMC)에서는, 그 내부 노드(DN1, DN2)가, 각각 MOS 트랜지스터(DT3, DT4)의 제2 노드에 결합된다. 한편, MOS 트랜지스터(PT1, PT2)의 하이측 전원 노드는, 플로팅 상태로 유지된다.
이 도 24에 도시하는 더미 셀(DMC)의 구성에서도, MOS 트랜지스터(DT3, DT4)가, 풀다운 소자로서 기능한다. 노드(DN1, DN2)는, 접지 전압 레벨이고, MOS 트랜지스터(PT1, PT2)의 하이측 전원 노드에 상당하는 소스 노드는, MOS 트랜지스터(PT1, PT2)에 의해, 전압 Vthp의 레벨에 크랭크된다(MOS 트랜지스터(PT1, PT2)의 임계치 전압의 절대치가 Vthp인 것으로 함).
이 도 24에 도시한 더미 셀(DMC)의 접속 구성에서도, 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압의 변동의 영향은, 그 근접에 배치되는 액세스용의 N 채널 MOS 트랜지스터(NQ3, NQ4)에서도 마찬가지로 나타난다. 따라서, 더미 셀(DMC)에서도, 풀다운용의 MOS 트랜지스터(DT3, DT4)가, 메모리 셀(MC)의 드라이브 트랜지스터(NQ1, NQ2)의 임계치 전압의 변동과 동일한 변동을 나타내고 있고, 워드선 WL의 전압 레벨을, 메모리 셀(MC)의 임계치 전압의 변동에 따른 전압 레벨로 설정할 수 있다.
또한, 액세스 트랜지스터에 대응하는 트랜지스터를 풀다운 트랜지스터로서 이용하고 있고, 메모리 셀 액세스 트랜지스터의 임계치 전압의 변동을 반영하여 선택 워드선 전압을 조정할 수 있다. 또한, 메모리 셀 액세스 트랜지스터 및 드라이브 트랜지스터가, 사이즈(게이트 폭과 게이트 길이의 비)가 동일한 구성인 경우, 더미 셀의 풀다운 트랜지스터에 의해 액세스 트랜지스터 및 드라이브 트랜지스터 양자의 임계치 전압의 변동을 반영하는 전압 레벨로, 선택 워드선 전압을 설정할 수 있다.
도 25는, 도 24에 도시한 더미 셀(DMC)의 평면 레이아웃을 개략적으로 도시하는 도면이다. 도 25에서는, 메모리 셀(MC)의 평면 레이아웃을 아울러 도시한다.
도 25에서, 더미 셀(DMC)은, N웰 내에 형성되는 P형의 활성 영역(AR2, AR3)과, 이 N웰의 양측의 P웰 영역에 각각 형성되는 활성 영역(AR1, AR4)을 트랜지스터 소자 형성 영역으로서 포함한다. 활성 영역(AR1-AR4)은, 각각, Y 방향으로 긴 변을 갖는 사각형 형상으로 형성된다.
활성 영역(AR1)의 양단부 각각에, 컨택트(CT1) 및 컨택트/비어(VC1)가 형성되고, 활성 영역(AR1)의 중심 영역에, 컨택트(CT2)가 형성된다.
활성 영역(AR1, AR2)을 가로지르도록 X 방향으로 연장하여 제1 폴리실리콘 배선(PS)이 형성되고, 또한, 컨택트/비어(VC1)에 근접하여, 활성 영역(AR1)을 가로지르도록 제1 폴리실리콘 배선(PS1)이 형성된다. 또한, 활성 영역(AR3, AR4)을 가로지르도록 X 방향으로 메모리 셀 영역 내에 연장하는 제1 폴리실리콘 배선(PS3)이 형성되고, 또한, 비어/컨택트(VC2)에 근접하여, X 방향으로 연장하여 활성 영역(AR4)을 가로지르도록 제1 폴리실리콘 배선(PS4)이 형성된다. 제1 폴리실리콘 배선(PS2)은, 쉐어드 컨택트(SC2)를 통하여 활성 영역(AR3)에 결합되고, 활성 영역(AR2)은, 또한 쉐어드 컨택트(SC1)를 통하여 폴리실리콘 배선(PS3)에 결합된다. 이들 쉐어드 컨택트(SC1, SC2)는, 활성 영역을 접속하는 컨택트부와, 폴리실리콘 배선(PS2, PS3) 각각에까지 연속적으로 연장하는 배선부로 형성되고, 1층의 배선에 의해, 컨택트 및 배선의 기능을 구비한다.
활성 영역(AR1)에서，컨택트(CT1, CT2)가, 제1 금속 배선(MM1)에 의해 상호접속된다. 제1 금속 배선(MM1)은, 폴리실리콘 배선(PS2)보다 상층의 배선이다. 컨택트(CT1)는, 접지 전압(VSS)를 공급하는 접지선에 결합된다.
이 더미 셀(DMC)을 가로지르도록 X 방향으로 연장하여 워드선 WL을 구성하는 제3 금속 배선(MM3)이 배치된다. 워드선 WL을 구성하는 제3 금속 배선(MM3)은, 비어(VA1)를 통하여 폴리실리콘 배선(PS1)에 결합되고, 또한 활성 영역(AR1)에, 비어/컨택트(VC1)를 통하여 결합된다. 또한 이 제3 금속 배선(MM3)은, 비어(VA2)를 통하여 제1 폴리실리콘 배선(PS4)에 결합되고, 또한 활성 영역(AR4)에, 비어/컨택트(VC2)를 통하여 결합된다.
활성 영역(AR4)에서, 컨택트(CT5, CT6)가, 제1 금속 배선(MM2)에 의해 상호접속되고, 컨택트(CT6)가 접지 노드에 결합된다.
활성 영역(AR1, AR4) 각각에서, 메모리 셀의 드라이브 트랜지스터의 대응하는 트랜지스터가, 소스 및 드레인이 함께 접지 노드에 결합되고, 메모리 셀의 액세 스 트랜지스터에 대응하는 트랜지스터(DT3, DT4)가, 게이트 및 드레인이 워드선에 접속되고, 그 소스가 또 접지 노드에 결합된다.
워드선 WL3으로서 제3 금속 배선(MM3)이 이용되고 있는 것은, 메모리 셀 내부에서 전원 전압 VDD를 전달하는 배선이, 제2 금속 배선을 이용하여 배치되기 때문이다.
활성 영역(AR2, AR3)의 컨택트(CT3, CT4)는, 각각 전원 전압 VDD를 전달하는 전원선에 결합되지 않고, 플로팅 상태로 된다.
메모리 셀(MC)에서도, 이 더미 셀(DMC)과 마찬가지로, N웰 영역 내에 활성 영역(AR12, AR13)이, Y 방향으로 긴 직사각형 형상으로 형성되고, 또한 그 양측의 P웰 영역 내에, Y 방향으로 긴 직사각형 형상의 활성 영역(AR11, AR14)이 형성된다. 이 활성 영역(AR11)을 가로지르도록, 폴리실리콘 배선(PS11)이 형성되고, 이 폴리실리콘 배선(PS11)은 비어(VA11)를 통하여 워드선 WL을 형성하는 제3 금속 배선(MM3)에 결합된다.
활성 영역(AR11)의 중앙부에서, 컨택트(CT18)가 제1 금속 배선(MM11)에 결합되고, 이 제1 금속 배선(MM11)은 활성 영역(AR12)에 쉐어드 컨택트(CS11)를 통하여 결합된다. 컨택트(CT18)는, 제1 금속 배선(MM11)과 활성 영역(AR11)을 전기적으로 접속하고, 이에 따라 메모리 셀 내의 스토리지 노드에 대한 트랜지스터의 접속이 형성된다. 이 쉐어드 컨택트(SC11)는, 활성 영역(AR13, AR14)을 가로지르도록 X 방향으로 메모리 셀(MC) 영역 내에 연장하는 폴리실리콘 배선(PS13)에 접속된다.
활성 영역(AR12)에서，쉐어드 컨택트(SC11)와 대향하는 단부에 전원 노드에 대한 컨택트(CT13)가 형성되고, 활성 영역(AR13)에서, 컨택트(CT13)와 거울 대칭하는 위치에 전원 전압을 받는 컨택트(CT14)가 형성된다. 활성 영역(AR13)에서는 또한, 컨택트(CT14)와 대향하는 단부 영역에서，쉐어드 컨택트(SC12)가 형성된다. 활성 영역(AR12, AR11)을 가로지르도록 X 방향으로 연장하는 폴리실리콘 배선(PS12)에, 쉐어드 컨택트(SC12)가 접속된다.
이 쉐어드 컨택트(SC12)는, 활성 영역(AR14)의 중앙 영역에 형성되는 컨택트(CT19)에 접속된다. 컨택트(CT19)는, 활성 영역(AR14)의 영역에 전기적으로 접속되고, 제1 금속 배선(MM12)에 의해, 메모리 셀 내의 다른 쪽의 스토리지 노드의 트랜지스터의 접속이 배치된다.
활성 영역(AR14)의 상측의 컨택트(CT15)가 비트선 /BL에 결합되고, 또한, 컨택트(CT15)와 대항하는 위치에 형성되는 컨택트(CT16)가, 접지 전압 VSS를 전달하는 접지선에 결합된다.
활성 영역(AR14)에 대하여, 이 활성 영역(AR14)을 가로지르도록 X 방향으로 연장하는 폴리실리콘 배선(PS14)이 형성되고, 이 폴리실리콘 배선(PS14)은, 비어(VA12)를 통하여 워드선을 구성하는 제3 금속 배선(MM3)에 접속된다.
이 도 25에 도시한 레이아웃에서, 더미 셀(DMC)에서，MOS 트랜지스터(DT1)는 활성 영역(AR1) 내에 형성되고, 그 게이트가, 폴리실리콘 배선(PS1)에 의해 형성되고, 그 불순물 영역이 WL(제3 금속 배선(MM3))에 접속되고, 소스가, 컨택트(CT2, CT1)를 통하여 접지 전압 VSS를 받는 노드에 결합된다.
MOS 트랜지스터(DT4)는, 활성 영역(AR4)에 형성되고, 그 게이트는, 폴리실리 콘 배선(PS4)에 공급되고, 이 한쪽의 도통 노드가, 비어/컨택트(VC2)를 통하여 워드선 WL을 형성하는 제3 금속 배선에 전기적으로 접속된다. 또한 이 MOS 트랜지스터(DT4)의 소스 노드가, 컨택트(CT5, CT6)를 통하여 접지 노드에 결합된다.
메모리 셀(MC)의 형성 영역에서 활성 영역(AR11)에서, 액세스 트랜지스터(NQ3) 및 드라이브 트랜지스터(NQ1)가 형성되고, 활성 영역(AR14)에, 액세스 트랜지스터(NQ4) 및 드라이브 트랜지스터(NQ2)가 형성된다. 쉐어드 컨택트(SC11, SC12)가, 각각 스토리지 노드(ND1, ND2)에 각각 대응한다.
따라서, 이 도 25에 도시한 바와 같이, 더미 셀(DMC) 및 메모리 셀(MC)은, 동일한 레이아웃을 갖고, 또한 X 방향을 따라 정렬하여 배치된다. 제1 금속 배선(MM1, MM2)이 더미 셀(DMC)에서는, 활성 영역 내에서 Y 방향으로 연장하여 컨택트(CT1, CT2)를 상호 접속하고 또한 컨택트(CT5, CT6)를 상호 접속한다. 한편, 더미 메모리 셀(MC)에서 이 제1 금속 배선(MM11, MM1)이, 쉐어드 컨택트(SC11)와, 활성 영역(AR11)의 컨택트(CT18)와 결합하고, 쉐어드 컨택트(SC12)와 활성 영역(AR14)의 컨택트(CT19)을 상호 접속한다.
제1 금속 배선(MM1, MM2, MM11, MM12)의 연장 방향이 서로 다를 뿐이며, 동일 제조 공정에서, 이들 제1 금속 배선(MM1, MM2)과 메모리 셀(MC)의 제1 금속 배선(MM11, MM12)은 동일 공정으로 형성된다.
단순히 더미 셀(DMC)에서, 또한, 워드선 WL을 형성하는 제3 금속 배선(MM3)이, 메모리 셀(MC)의 비트선 BL 및 /BL에 접속하는 컨택트에 대응하는 비어/컨택트(VC1, VC2)에 접속된다. 따라서, 더미 셀(DMC) 및 메모리 셀(MC)은, 동일한 레 이아웃으로 동일 제조 공정으로 형성할 수 있고, 또한 그 메모리 셀(MC)과 더미 셀(DMC)은 트랜지스터의 배치 방향이 동일하고, 동일 셀 패턴을 반복하여 배치함으로써, 더미 셀(DMC)의 액세스 트랜지스터(DT3, DT4)를 이용하여, 메모리 셀 트랜지스터와 동일한 전기적 특성을 갖는 트랜지스터를 선택 워드선 전압 풀다운 소자로서 배치할 수 있다.
또한, 더미 셀(DMC)은 메모리 셀(MC)과 동일한 레이아웃이며, 메모리 셀(MC)과 동일 배선 공정으로, 더미 셀 내에서 워드선 전압 풀다운 트랜지스터를 워드선에 접속 배선할 수 있다.
또한, 더미 셀(DMC)에서는, 인버터를 구성하는 P 및 N 채널 MOS 트랜지스터의 게이트는 상호 접속되지만, 드레인 노드는 분리된다. 컨택트(CT2)와 쉐어드 컨택트(SC1)를 제1 금속 배선으로 상호 접속하고, 또한 컨택트(CT5)와 쉐어드 컨택트(SC2)를 제1 금속 배선으로 상호 접속함으로써, 스토리지 노드에 대응하는 노드(DN1, DN2)에 P 채널 MOS 트랜지스터 및 N 채널 MOS 트랜지스터의 드레인 노드를 접속할 수 있다.
[변경예2]
도 26은, 본 발명의 실시 형태5의 변경예2의 더미 셀(DMC)의 레이아웃을 개략적으로 도시하는 도면이다. 이 도 26에 도시한 더미 셀(DMC)에 대응하는 메모리 셀(MC)의 레이아웃은, 도 25에 도시한 메모리 셀(MC)의 레이아웃과 동일하고, 워드선 WL을 구성하는 제3 금속 배선(MM3)이, 행 방향으로 정렬하여 배치되는 메모리 셀(MC)에 공통으로 배치된다. 이 때문에, 도 26에서는 메모리 셀의 레이아웃은 도 시하지 않고 있다. 더미 셀(DMC)이 메모리 셀과 정렬하여 배치된다.
이 도 26에 도시한 더미 셀(DMC)에서는, 활성 영역(AR1-AR4)의 배치, 즉 트랜지스터의 배치는, 도 25에 도시한 활성 영역(AR1-AR4)의 배치 및 트랜지스터의 배치와 동일하다. 이 도 26에 도시한 더미 셀(DMC)의 배선 레이아웃은, 이하의 점에서, 도 25에 도시한 더미 셀(DMC)의 배선 레이아웃과 그 배치 배선이 이하의 점에서 서로 다르다.
즉, 활성 영역(AR1)에서, 폴리실리콘 배선(PS1, PS2) 사이에 배치되는 컨택트/비어(VC21)가, 활성 영역(AR1)이 아닌 워드선 WL을 구성하는 제3 금속 배선(MM3)에 결합된다. 이 제3 금속 배선(MM3)은, 비어(VA1)를 통하여 폴리실리콘 배선(PS1)에 결합된다. 활성 영역(AR1)의 비트선 컨택트(CT21)에는, 워드선이 아닌, 접지 전압 VSS를 공급하는 노드가 결합된다.
한편, 이 활성 영역(AR1)의 다른 쪽 단의 컨택트(CT1)는 플로팅 상태로 유지된다. 이 컨택트/비어(VC21)는, 워드선을 구성하는 제3 금속 배선(MM3)에 결합될 뿐이며, 쉐어드 컨택트(SC1)과 컨택트/비어(VC21)는 분리된다.
다른 쪽의 P웰 내의 활성 영역(AR4)에서도, 폴리실리콘 배선(PS4, PS3) 사이의 영역에서 배치되는 컨택트/비어(VC22)가, 제3 금속 배선(MM3)에 결합되고, 활성 영역(AR4)의 중앙의 불순물 영역이 컨택트/비어(VC22)를 통하여 워드선 WL에 접속된다. 이 제3 금속 배선(MM3)은, 또한, 비어(VA2)를 통하여 폴리실리콘 배선(PS4)에 결합된다. 컨택트(CT5)는, 제3 금속 배선(MM3)과 분리되어, 비트선이 아닌 접지 전압 VSS를 공급하는 노드에 결합된다. 또한, 이 활성 영역(AR4)에서, 다른 쪽 단에 배치되는 컨택트(CT6)는, 접지 전압 공급 노드로부터 분리되어, 플로팅 상태로 유지된다.
활성 영역(AR2, AR3) 각각에 형성되는 쉐어드 컨택트(SC1, SC2)는, 각각 폴리실리콘 배선(PS3, PS2)에 결합된다. 폴리실리콘 배선(PS2) 상층의 제1 금속 배선(MM31)을 통하여 전원 컨택트(CT3)가, 쉐어드 컨택트(SC1)에 전기적으로 접속되고, 또한，쉐어드 컨택트(SC2)가, 제1 금속 배선(MM32)을 통하여 전원 컨택트(CT4)에 전기적으로 결합된다.
이 도 26에 도시한 더미 셀(DMC)의 다른 배치는, 도 25에 도시한 배치와 동일하며, 대응하는 부분에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
도 27은, 도 26에 도시한 더미 셀(DMC)의 전기적 등가 회로를 도시하는 도면이다. 도 26 및 도 27에서, 활성 영역(AR1)에서，N 채널 MOS 트랜지스터(DT5, NT3)가 형성된다. 컨택트/비어(VC21)는, MOS 트랜지스터(DT5, NT3)의 접속 노드(공통 불순물 영역)에 대응하고, 워드선 WL에 전기적으로 결합된다. MOS 트랜지스터(DT5)의 게이트가, 워드선 WL에(비어(VA1)를 통하여) 결합된다. 이 MOS 트랜지스터(DT5)의 다른 쪽 도통 노드가, 컨택트(CT21)를 통하여 접지 전압 VSS를 받는다.
이 활성 영역(AR2)에서, P 채널 MOS 트랜지스터(PT3)가 형성되고, 활성 영역(AR3)에, P 채널 MOS 트랜지스터(PT4)가 형성된다. MOS 트랜지스터(PT3, NT3)의 게이트가, 폴리실리콘 배선(PS2)에 의해 형성되고, 쉐어드 컨택트(SC2)에 결합된다. MOS 트랜지스터(PT4, NT4)의 게이트는 폴리실리콘 배선(PS1)에 의해 형성되 고, 쉐어드 컨택트(SC1)에 결합된다. 따라서, MOS 트랜지스터(PT3, NT3)의 드레인 노드는 분리되어 있고, 마찬가지로, MOS 트랜지스터(PT4, NT4)의 드레인 노드는 분리된다. MOS 트랜지스터(PT3, PT4)의 소스 노드는, 컨택트(CT3, CT4)를 통하여 전원 전압 VDD를 받는다.
활성 영역(AR4)에, N 채널 MOS 트랜지스터(NT4, DT6)가 형성된다. MOS 트랜지스터(NT4, DT6)의 접속 노드가, 컨택트/비어(VC22)를 통하여 워드선 WL에 접속되고, 또한 MOS 트랜지스터(DT6)의 게이트가 워드선 WL에 접속된다. MOS 트랜지스터(DT6)의 소스 노드가, 컨택트(CT6)를 통하여 접지 전압 VSS를 받는다. MOS 트랜지스터(NT4)는, 그 소스 노드가, 컨택트(CT5)에 의해 플로팅 상태로 유지된다.
이 도 27에 도시한 더미 셀(DMC)의 배치에서도, 메모리 셀의 액세스 트랜지스터에 근접하여 배치되는 드라이브 트랜지스터와 동일한 트랜지스터 레이아웃을 갖는 MOS 트랜지스터(DT5, DT6)에 의해, 워드선 WL의 전압 레벨을 풀다운할 수 있다. MOS 트랜지스터(NT3, NT4)는, 각각의 게이트가 전원 전압 VDD 레벨로 유지되어 항상 도통 상태이지만, 소스 노드가, 플로팅 상태이기 때문에，MOS 트랜지스터(DT5, DT6)에 의한 방전 동작에 대해서는 영향은 미치지 않는다.
MOS 트랜지스터(PT3, PT4)는, 게이트, 소스 및 드레인 노드가 전원 노드에 접속되어 항시 비도통 상태로 유지된다. 더미 셀(DMC) 내에서 플로팅 상태의 노드는 존재하지 않는다(트랜지스터(NT3, NT4)의 소스 노드는, 워드선 전위에 유지된다).
또한, 더미 셀(DMC)에서, 전원 전압 VDD 대신에 접지 전압 VSS가 공급되어도 된다. 이 경우, MOS 트랜지스터(NT3, NT4)를 항상 비도통 상태로 유지할 수 있어, 워드선의 기생 용량을 저감할 수 있고, 워드선의 선택 상태에의 구동 속도에 대한 영향을 저감할 수 있다.
이 도 27에 도시하는 더미 셀(DMC)의 트랜지스터를, 워드선 풀다운 소자로서 이용해도, 더미 셀(DMC) 및 메모리 셀(MC)의 N 채널 MOS 트랜지스터의 제조 공정 시에서의 파라미터의 변동은 동일하고, MOS 트랜지스터(DT5, DT6)를 이용하여 메모리 셀의 드라이브용 N 채널 MOS 트랜지스터(NQ1, NQ2)의 임계치 전압의 변동을 반영한 전압 레벨에 워드선 WL을 설정할 수 있다.
또한, 이들 변경예1 내지 3에서도, 메모리 셀의 트랜지스터(액세스 트랜지스터 및 드라이브 트랜지스터는, 동일한 직사각형 영역 내에 형성되어 있고, 게이트 폭이 동일함)과 더미 셀의 풀다운 트랜지스터의 사이즈 비는, 실시 형태2와 마찬가지로, 0.5 내지 5배의 사이즈 비, 바람직하게는 0.8배 내지 2배로 설정되어도 된다.
이상과 같이, 본 발명의 실시 형태5에 따르면, 워드선의 풀다운 소자로서, 액세스 트랜지스터에 대응하는 더미 셀의 트랜지스터를 이용하고 있고, 메모리 셀과 정렬하여 동일 트랜지스터 레이아웃으로 배치되는 더미 셀에서, 메모리 셀의 임계치 전압의 변동을 반영시킬 수 있고, 정확하게 메모리 셀의 N 채널 MOS 트랜지스터의 임계치 전압의 변동을 반영한 전압 레벨로 선택 워드선을 설정할 수 있어, 고정밀도로 선택 워드선 전압을 자동적으로 보정하여 메모리 셀의 데이터의 판독 및 기입을 행할 수 있다.
[실시 형태6]
도 28은, 본 발명의 실시 형태6에 따른 반도체 기억 장치의 주요부의 구성을 개략적으로 도시하는 도면이다. 도 28에서는, 워드선 WL0-WLk를 각각이 포함하는 복수의 워드선군(WG0-WGi)에, 워드선이 분할된다. 워드선 WL0-WLk에는, 각각 메모리 셀(MC)이 접속되지만, 도 28에서는, 각 워드선에 대하여, 1개의 메모리 셀(MC)이 접속되도록 도시한다. 또한, 도 28에서는, 메모리 셀 열에 대응하여 비트선 BL, /BL이 배치되지만, 도 28에서는, 도면을 간략화하기 위해 도시하지 않는다.
워드선군(WG0-WGi) 각각에서, 워드선 WL0-WLk 각각에 대응하여 워드선 디코드/드라이버(WDK0-WDKk)가 형성된다. 워드선군(WG0-WGi) 각각에서, 워드선 디코드/드라이버(WDK0-WDKk)는, 각각 로우 어드레스 프리디코드 XH, XM 및 XL를 디코드 하고, 그 디코드 결과에 따라서, 대응하는 워드선의 선택 시, 대응하는 워드선을 선택 상태로 구동한다. 프리디코드 신호 XH, XM 및 XL은, 각 워드선 디코드/드라이버에 대하여, 서로 다른 조합이 공급되고, 모든 워드선으로부터 1개의 워드선이 지정된다.
워드선 디코드/드라이버(WDK0)는, 프리디코드 신호 XH, XM 및 XL를 디코드 하는 NAND 게이트(NG0)과, NAND 게이트(NG0)의 출력 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 인버터 회로(IVG0)를 포함한다. 이 인버터 회로(IVG0)는, P 채널 MOS 트랜지스터(PQ30)와, N 채널 MOS 트랜지스터(NQ30)를 포함한다. 다른 워드선 디코드/드라이버(WDK)는, 워드선 디코드/드라이버(EDK0)와 동일 구성을 갖기(공급되는 프리디코드 신호 XH, XM,및 XL의 조합이 서로 다름) 때문에, 이 들 워드선 디코드/드라이버의 내부 구성은 도시하지 않는다.
워드선군(WG0-WGi) 각각에서, 워드선 디코드/드라이버(WD0-WDKk)는, 공통으로, 드라이버 전원선(DPL)(DPL0-DPLi)을 통하여 동작 전원 전압을 받는다. 드라이버 전원선(DPL0-DPLi)은, 각각, 드라이버 전원선 프리차지 회로(DPG0-DPGi)에 의해, 전원 전압 VDD 레벨로 프리차지 된다. 드라이버 전원선 프리차지 회로(DPG0)는, 프리디코드 신호 XH 및 XM을 디코드하는 NAND 게이트(NG1)와, NAND 게이트(NG1)의 출력 신호를 반전하는 인버터 회로(IVG1)와, 인버터 회로(IVG1)의 출력 신호가 L 레벨일 때, 대응하는 드라이버 전원선(DPL0-DPLk)에 전원 전압 VDD를 전달하는 P 채널 MOS 트랜지스터(PQ32)를 포함한다. 드라이버 전원선 프리차지 회로(DPG0-DPGi)는, 동일 구성을 갖기 때문에, 그 구성 요소에 대한 참조 부호는, 드라이버 전원선 프리차지 회로(DPG0)에 대해서만 붙인다.
프리디코드 신호 XH 및 XM의 조합에 의해, 워드선군(WG0-WGi) 중의 1개의 워드선군이 지정된다. 따라서, 선택 워드선군에서, 드라이버 전원선 프리차지 회로(DPG)(DPG0-DPGk 중 어느 하나)가 비활성 상태(비도통 상태)로 되어, 대응하는 드라이버 전원선(DPL)(DPL0-DPLi 중 어느 하나)의 전원 전압 VDD 레벨에의 프리차지가 정지된다.
드라이버 전원선 프리차지 회로(DPG0-DPGi)는, 연속 액세스를 행하는 경우 또는 장기간에 걸쳐 워드선을 선택 상태로 유지하는 롱 사이클 시에, 드라이버 전원선(DPL0-DPLk)의 전압 레벨이 지나치게 저하되는 것을 방지하기 위해 형성된다.
드라이버 전원선(DPL0-DPLi) 각각에 대하여, 레벨 시프터(LSF0-LSFl)가 형성 된다. 레벨 시프터(LSF0-LSFl)는, 각각, 대응하는 드라이버 전원선(DPL0-DPLi)의 하한 전압 레벨을 전압 VDD-Vthp 레벨로 클램프 한다.
도 29는, 레벨 시프터(LSFO-LSFl)의 구성의 일례를 도시하는 도면이다. 레벨 시프터(LSF0-LSFl)는, 동일 구성을 갖기 때문에, 도 29에서는, 부호 LSF로, 이들 레벨 시프터 LSF0-LSFl을, 대표적으로 나타낸다.
레벨 시프터(LSF)는, 전원 노드와 노드(ND5) 사이에 별도록 접속되고 또한 그 게이트가 노드(ND5)에 접속되는 P 채널 MOS 트랜지스터(DPQ1, DPQ2)와, 서로 직렬로 접속되는 N 채널 MOS 트랜지스터(DNQ3, DNQ1)와, 서로 직렬로 접속되는 N 채널 MOS 트랜지스터(DNQ4, DNQ2)를 포함한다. 노드(ND7, ND9)는, 플로팅 상태로 유지되고, MOS 트랜지스터(DNQ1, DNQ2)의 게이트는，함께, 노드(ND5)에 접속된다.
MOS 트랜지스터(DPQ1, DPQ2)는, 임계치 전압의 절대치가 VthP이며, 노드(ND5)의 전압 레벨은, 이들 다이오드 접속된 MOS 트랜지스터(DPQ1, DPQ2)에 의해, VDD-Vthp의 전압 레벨로 유지되고, MOS 트랜지스터(DNQ1, DNQ2)가 도통한다. MOS 트랜지스터(DNQ3, DNQ1)의 접속 노드가, 노드(ND5)로부터 분리되어 있고, 또한，MOS 트랜지스터(DNQ2, DNQ4)의 접속 노드도, 노드(ND5)로부터 분리된다. 플로팅 상태의 노드(ND7, ND9)는, 따라서, MOS 트랜지스터(DNQ1, DNQ2)에 의해 접지 전압 레벨로 유지된다.
이 레벨 시프터(LSF)는, 메모리 셀(MC)의 구성 요소와 동일한 트랜지스터의 레이아웃을 갖고, 그 배선의 접속 양태가 서로 다르다. MOS 트랜지스터(DPQ1, DPQ2)는, 메모리 셀의 부하 트랜지스터의 임계치 전압의 변동과 마찬가지의 변동을 나타낸다. 따라서, 드라이버 전원선(DPL)의 전압 VDD-Vthp는, 메모리 셀(MC)에 포함되는 부하 P 채널 MOS 트랜지스터의 임계치 전압의 변동을 반영하는 전압 레벨로 유지된다.
도 30은, 도 28 및 도 29에 도시한 반도체 기억 장치의 동작을 도시하는 신호 파형도이다. 이하, 도 30을 참조하여, 도 28 및 도 29에 도시한 반도체 기억 장치의 동작에 대해 설명한다.
도 30에서는, 이 반도체 기억 장치는, 클럭 신호 CLK에 동기하여 동작하고, 외부로부터의 어드레스 신호가 클럭 신호 CLK에 동기하여 공급되는 동작 양태를 나타낸다. 클럭 신호 CLK는, 반도체 기억 장치 외부의 프로세서의 동작 사이클을 규정하는 클럭 신호이어도 되고(프로세서가 클럭 신호에 동기하여 어드레스 신호를 반도체 기억 장치에 공급함), 또한, 외부의 프로세서로부터, 클럭 신호 CLK와 함께 어드레스 신호가 반도체 기억 장치에 공급되어도 된다.
클럭 신호 CLK가 상승하면, 외부로부터의 로우 어드레스 신호가 확정되고, 도시하지 않은 프리디코드 신호 XH, XM 및 XL이 그 상태를 확정한다. 지금, 워드선군(WG0)이 선택된 것으로 한다. 이 경우, 프리디코드 신호 XH 및 XM의 조합에 따라서 NAND 게이트(NG1)의 출력 신호가 L 레벨로 되고, 따라서, 인버터(IVG1)의 출력 신호가 H 레벨로 되고, MOS 트랜지스터(PQ32)가 비도통 상태로 된다. 따라서, 드라이버 전원선(DPL0)에 대한 전원 전압 VDD의 프리차지가 완료한다. 드라이버 전원선(DPL0)이 전원 전압 VDD 레벨인 경우, 도 29에 도시한 MOS 트랜지스터(DPQ1, DPQ2)는, 비도통 상태이며, 따라서, 드라이버 전원선(DPL)은 전원 전압 VDD 레벨에서 플로팅 상태에 있다.
워드선 디코드/드라이버(WDK0-WDKk)에서, 디코드 동작이 행해지고, 프리디코드 신호 XH, XM 및 XL에 따라서, 선택 워드선에 대응하여 배치되는 워드선 디코드/드라이버에서，NAND 게이트(NG0)의 출력 신호가 L 레벨로 되고, 따라서, 인버터(IVG0)의 출력 신호가 H 레벨로 된다. 지금, 워드선 WL0이 선택된 것으로 하면, 워드선 WL0이, 워드선 디코드/드라이버(WDKO)의 MOS 트랜지스터(PQ30)에 의해 충전된다. 이 워드선 WL(WL0)의 충전 전류는, 드라이버 전원선(DPL)(DPL0)로부터 공급되고, 따라서, 이 드라이버 전원선(DPL0)의 전압 레벨이 저하된다. 이 드라이버 전원선(DPL0)의 전압 레벨이, 저하되면，레벨 시프트(LSF0-LSFl)에서 클램프 기능이 작동하고, MOS 트랜지스터(DPQ1, DPQ2)에 의해, 드라이버 전원선(DPL0)의 전압 레벨이, VDD-Vthp 레벨로 유지된다.
메모리 셀(MC)에 포함되는 부하 트랜지스터의 임계치 전압의 절대치 Vthp가 높아지고, 그 구동 전류량이 작아진 경우, 기입 마진은 개선되지만, 스태틱 노이즈 마진 SNM이 악화된다. 이 경우, 드라이버 전원선(DPL)의 전압 클램프 레벨은, 전원 전압 VDD보다 낮은 전압 레벨(Vthp이 큰)이며, 선택 워드선 WL0의 전압 레벨은 강하량의 큰 낮은 전압 레벨로 되어, 메모리 셀의 스태틱 노이즈 마진이 개선된다.
한편, 메모리 셀(MC)의 부하 MOS 트랜지스터의 임계치 전압의 절대치 Vthp가 낮은 경우, 그 구동 전류량이 증대하고, 스태틱 노이즈 마진 SNM은 개선되지만, 기입 마진이 열화된다(데이터의 기입 마진이 낮아짐). 이 경우, 드라이버 전원선(DPL)의 클램프 레벨은, 전압 VDD-Vthp이기 때문에, 강하량이 작고, 선택 워드선 WL0의 전압 레벨은 전원 전압 VDD에 가까운 전압 레벨로 되어, 기입 마진이 개선된다.
따라서, 선택 워드선의 전압 레벨은, 메모리 셀의 부하 MOS 트랜지스터의 임계치 전압 Vthp의 변동에 맞추어 자동적으로 조정할 수 있고, 안정적이고 또한 정확하게, 데이터의 기입 및 판독을 행할 수 있다.
특히, 레벨 시프터로서, 메모리 셀과 동일한 트랜지스터 레이아웃을 갖는 트랜지스터를 이용하고 있고, 정확하게 메모리 셀의 부하 트랜지스터의 임계치 전압의 변동에 연동하여 워드선 전압 레벨의 조정을 행할 수 있다.
또한, 이 워드선군(WG0-WGi)에 각각 포함되는 워드선(WL0-WLk)의 수는, 프리디코드 신호의 비트선에 따라 적절하게 정해지면 된다.
또한，1개의 드라이버 전원선에 결합되는 레벨 시프터(LSF)의 수는, 1개의 워드선의 구동 시의 전류를 공급할 수 있으면 되고, 레벨 시프터의 트랜지스터의 사이즈에 따라, 그 수가 적절한 값으로 설정된다.
[변경예1]
도 31은, 본 발명의 실시 형태6의 반도체 기억 장치의 어레이부의 변경예의 구성을 도시하는 도면이다. 도 31에서, 워드선이, 메인 워드선과 서브 워드선의 계층 구조로 형성된다. 메인 워드선은, 각각이 복수의 메인 워드선을 포함하는 메인 워드선 그룹 MWG로 분할된다. 도 31에서는, 메인 워드선(MWL0-MWLi)을 포함하는 메인 워드선군 MWG0과, 메인 워드선 MWLi+1-MWLj를 포함하는 메인 워드선군 MG1을 대표적으로 나타낸다.
메인 워드선 MWL0-NIWLi, MWLi+1-MWLj 각각에 대응하여, 메인 워드선 드라이버/디코더(MWDV0-MWDVi, MWDVi+1-MWDVj)가 형성된다. 이들 메인 워드선 드라이버/디코더(MWDV0-MWDVj…)에 의해, 1개의 메인 워드선이 선택 상태로 구동된다.
메모리 셀 어레이는, 열 블록 CBK0-CBKk로 분할된다. 메인 워드선 MWL0-MWLj 각각에 대응하여, 각 열 블록에서 서브 워드선 SWL이 형성된다. 도 31에서, 메인 워드선 MWL0에 대응하여 서브 워드선 SWL00-SWL0k가 형성되고, 메인 워드선 MWLi에 대응하여 서브 워드선 SWLi0-SWLik가 형성된다. 메인 워드선 MWLi+1에 대응하여 서브 워드선 SWL(i+1)0-SWL(i+1)k가 형성되고, 메인 워드선 MWLj에 대응하여 서브 워드선 SWLj0-SWLjk가 형성된다. 이들 서브 워드선 SWL00-SWLjk에는, 대응하는 열 블록의 1행의 메모리 셀(MC)이 접속된다.
이들 서브 워드선 SWL00-SWLjk에는, 각각 서브 워드선 드라이버(SDV00-SDVjk)가 형성된다. 이들 서브 워드선 드라이버(SDV00-SDVjk)는, 열 블록 선택 신호 BS(BS0-BSk)와 대응하는 메인 워드선 MWL(MWL0-MWLj 중 어느 하나) 상의 신호 전위에 응답하여, 대응하는 서브 워드선을 선택 상태로 구동한다.
즉, 서브 워드선은, 블록 선택 신호 BS0-BSk에 의해 지정되는 열 블록 각각에서 메모리 셀 행에 대응하여 배치되고, 선택 열 블록에서, 선택 메인 워드선에 대응하는 서브 워드선이 선택 상태로 구동된다.
메인 워드선군 NWGO-MWG1에서 각 열 블록 CBKO-CBKk마다, 드라이버 전원선 프리차지 회로 SDPG이 형성된다. 도 31에서는, 메인 워드선군 MWG0에서, 열 블록CBK0-CBKk 각각에 대응하여 드라이버 전원선 프리차지 회로 SDPG00-SDPG0k가 형성 되고, 메인 워드선군 MWD1에서, 드라이버 전원선 프리차지 회로 SDPG10-SDPG1k가 형성된다. 이들 드라이버 전원선 프리차지 회로 SDPG00-SDPG1k는, 각각, 대응하는메인 워드선군의 열 블록의 서브 워드선 드라이버에 대하여, 서브 워드선 드라이버 전원선 SDPL00-SDPL1k를 통하여, 동작 전원 전압을 공급한다.
이들 서브 워드선 드라이버 전원선 SDPL00-SDPL1k 각각에는, 레벨 시프트 소자(LSF0-LSFl)가 접속된다.
드라이버 전원선 프리차지 회로 SDPG00-SDPG1k의 구성은, 도 28에 도시한 드라이버 전원선 프리차지 회로(DPG0-DPGk)의 구성에서, 또한, 열 블록 선택 신호 BS(BS0-BSk)가 프리디코드 신호 XH 및 XM과 함께 공급되는 점을 제외하고 동일한 구성을 구비한다. 또한, 메인 워드선 드라이버/디코더 MWDV0-MWDVj도, 도 28에 도시한 워드선 드라이브 디코더/드라이버 WDK-WDKk의 구성과 동일하다. 프리디코드 신호 XH, XM 및 XL에 따라서 메인 워드선 드라이버/디코더 MWDVO-MWDVj가, 대응하는 메인 워드선 MWLO-MWLj를 선택 상태로 구동한다.
또한, 레벨 시프트 소자(LSF0-LSFl)도, 그 구성은, 도 26에 도시한 구성과 동일하고, 메모리 셀(MC)과 동일한 레지스터의 레이아웃을 갖고, 부하 트랜지스터에 대응하는 P 채널 MOS 트랜지스터가 다이오드 접속되어, 대응하는 드라이버 전원선 SDPL00-SDPL1k에 결합된다.
이 도 31에 도시하는 계층 워드선 구성의 경우, 선택 열의 메모리 셀을 포함하는 열 블록에서만, 대응하는 서브 워드선이 선택 상태로 구동되고, 대응하는 워드선 드라이버 전원선 프리차지 회로 및 레벨 시프터(LSF0-LSFl)에 의해, 그 전압 레벨이 VDD-Vthp 레벨로 시프트 다운된다. 비선택 열 블록에서는, 서브 워드선은, 모두 비선택 상태에 있고, 또한, 대응하는 드라이버 전원선 프리차지 회로(DPG)는, 각각 대응하는 드라이버 전원선(SDPL)을 전원 전압 VDD 레벨로 유지한다. 따라서, 기입 시에 비선택 메모리 셀의 판독 마진은 충분히 확보할 수 있고, 비선택 메모리 셀의 데이터 파괴를 발생시키지 않고, 고속으로, 데이터의 기입을 행할 수 있다.
또한, 대응하는 워드선이 선택 상태이고 또한 비트선이 비선택 상태인 반선택 상태의 메모리 셀의 수를 저감할 수 있고, 데이터 기입 시에 반선택 상태의 메모리 셀의 판독 마진 열화에 의한 데이터 파괴가 발생할 가능성을 저감할 수 있다.
도 31에 도시한 계층 워드선의 구성에서는, 각 열 블록에서, 메인 워드선과 서브 워드선이 1대 1로 대응하고 있다. 그러나, 각 열 블록에서，1개의 메인 워드선에 복수의 서브 워드선이 대응하고, 서브 워드선 드라이버가, 프리디코드 신호(XL)와 메인 워드선 상의 신호에 따라서 대응하는 서브 워드선을 선택 상태로 구동하는 구성이 이용되어도 된다.
[변경예2]
도 32는, 본 발명의 실시 형태6의 변경예2의 메모리 어레이부의 구성을 개략적으로 도시하는 도면이다. 도 32에서, 메모리 셀 어레이(1)는, 메모리 셀(MC)이 행렬 형상으로 배열되는 정규 메모리 어레이(50)와, 워드선 WL의 선택 전압 레벨을 조정하는 워드선 전압 조정부(52)를 포함한다. 워드선 전압 조정부(52)는, 메모리 셀 행(워드선) 각각에 대응하여 배치되는 워드선 전압 조정 회로(58)를 포함한다. 워드선 WL에는, 각각 대응하는 행의 메모리 셀이 접속된다.
워드선 전압 조정 회로(58)는, 메모리 셀(MC)과 정렬하여 배치되고, 그 구성은 나중에 상세히 설명하지만, 메모리 셀(MC)과 동일한 트랜지스터 배치를 구비하고, 그 내부의 배선 접속을 변경함으로써, 워드선의 전압 레벨을 조정하는 기능을 실현한다.
워드선 WL 각각에 대응하여, 로우 디코더(54)로부터의 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 워드선 드라이버(56)가 형성된다. 이 워드선 WL은, 소정수(예를 들면 16 내지 64 워드선 WL)마다 그룹화되고, 각 워드선 그룹 WG에 대응하여, 드라이버 전원선(DPLC)이 배치된다. 이 드라이버 전원선(DPLC)은, 각 워드선군 WG마다, 워드선 전압 조정부에 배치되는 클램프 전원선(DPLA, DPLB)에 공통으로 결합된다. 클램프 전원선(DPLA, DPLB)과 드라이버 전원선(DPLC)은, 워드선군 WG마다 루프 형상으로 형성되고, 대응하는 워드선군의 워드선 드라이버(56)에 대하여, 동작 전원 전압을 공급한다. 클램프 전원선(DPLA, DPLB)은, 일례로서, 비트선 BL 및 /BL과 동층의 배선에서 형성되고, 메모리 셀(MC)과 동일 구성(트랜지스터 배치)을 갖는 워드선 전압 조정 회로(58)를 이용하여, 드라이버 전원선(DPLC)의 전압 레벨을, 전압 VDD-Vthp 레벨로 클램프 한다.
워드선군 WG 사이에는, 웰 전위 급전부 TAP가 형성되고, 각 메모리 셀(MC) 및 워드선 전압 조정 회로(58)가 배치되는 웰 영역에 웰 바이어스 전압이 공급된다. 이 웰 전위 급전부 TAP는, 메모리 셀(MC)의 P 채널 MOS 트랜지스터(부하 트랜지스터)가 형성되는 N웰 및 N 채널 MOS 트랜지스터(액세스 트랜지스터 및 드라이버 트랜지스터)가 형성되는 P웰 영역 각각에, 소정의 전압 레벨의 웰 전압을 공급한 다.
도 33은, 도 32에 도시하는 워드선 전압 조정 회로(58)의 구성을 도시하는 도면이다. 도 33에서, 워드선 전압 조정 회로(58)는, 전원 노드와 클램프 전원선(DPLA) 사이에 접속되고 또한 그 게이트가 클램프 전원선(DPLA, DPLB)에 결합되는 P 채널 MOS 트랜지스터(PQ30)와, 전원 노드와 클램프 전원선(DPLB) 사이에 접속되고 또한 그 게이트가 클램프 전원선(DPLA, DPLB)에 접합되는 P 채널 MOS 트랜지스터(PQ31)과, 노드(ND30)와 접지 노드의 사이에 접속되고 또한 그 게이트가 클램프 전원선(DPLA, DPLB)에 결합되는 N 채널 MOS 트랜지스터(NQ31)와, 노드(ND31)와 접지 노드 사이에 접속되고 또한 그 게이트가 클램프 전원선(DPLA, DPLB)에 결합되는 N 채널 MOS 트랜지스터(NQ32)와, 노드(ND30)에 그 제1 도통 노드가 결합되고 또한 그 게이트가 워드선 WL에 접속되는 N 채널 MOS 트랜지스터(NQ33)와, 노드(ND31)에 그 제1 도통 노드가 접속되고 또한 그 게이트가 워드선 WL에 접속되는 N 채널 MOS 트랜지스터(NQ34)를 포함한다.
MOS 트랜지스터(NQ33, NQ34)의 각각의 제2 도통 노드는, 플로팅 상태(개방 상태)로 유지된다. 메모리 셀(MC)에서는，MOS 트랜지스터(NQ33, NQ34)에 대응하는 트랜지스터의 제2 도통 노드가 비트선 BL 및 /BL에 각각 결합된다.
메모리 셀(MC)의 전기적 등가 회로는, 도 2에 도시하는 메모리 셀(MC)의 구성과 동일하다. 도 33에 도시하는 워드선 전압 조정 회로(58)가, 메모리 셀(MC)과 행 방향으로 정렬하여 배치된다.
이 도 33에 도시하는 워드선 전압 조정 회로(58)의 구성에서, MOS 트랜지스 터(PQ30, PQ31)가, 다이오드 모드로 동작하고, 클램프 전원선(DPLA, DPLB)의 하한전압 레벨을 전압 VDD-Vthp 레벨로 클램프한다. Vthp는, MOS 트랜지스터(PQ30, PQ31)의 임계치 전압의 절대치이다.
MOS 트랜지스터(NQ31, NQ32)는, 이들 클램프 전원선(DPLA, DPLB)의 전압에 의해, 항상, 도통 상태이며, 노드(ND30, ND31)를, 접지 전압 레벨로 유지한다. MOS 트랜지스터(NQ33, NQ34)는, 워드선 WL의 전압 레벨에 따라 선택적으로 도통 상태로 되지만, 메모리 셀에서 비트선 BL 및 /BL에 결합되는 노드에 상당하는 제2 도통 노드는 플로팅 상태(개방 상태)이고, 또한 노드(ND30, ND31)는, 클램프 전원선(DPLA, DPLB)으로부터 분리되어 있고, 이들 MOS 트랜지스터(NQ33, NQ34)의 도통/비도통 상태는, 클램프 전원선(DPLA, DPLB)의 클램프 전압 레벨에 영향은 미치지 않는다.
MOS 트랜지스터(NQ33, NQ34)의 게이트 용량이, 워드선 WL에 대한 더미 셀의 부하 용량으로서 작용한다. 도 33에 도시한 바와 같이, 워드선 전압 조정 회로(58)의 전기적 등가 회로는, 메모리 셀(MC)의 트랜지스터의 전기적 등가 회로와 트랜지스터의 배치는 동일하고(도 2 참조), 내부 배선의 접속 구성이 서로 다르다.
이 도 33에 도시하는 워드선 전압 조정 회로의 구성은, 도 29에 도시하는 레벨 시프터의 구성과 동일하고, 단순히 클램프 전원선(DPLA, DPLB)의 2개의 클램프 전원선이 형성되는 점이 서로 다를 뿐이다.
도 34는, 도 32에 도시하는 워드선 드라이버(56)의 구성을 도시하는 도면이다. 도 34에서, 워드선 드라이버(56)는, CMOS 인버터를 구성하는 P 채널 MOS 트랜 지스터(PQ40, NQ40)를 포함한다. MOS 트랜지스터(PQ40)의 소스 노드는, 드라이버 전원선(DPLC)에 결합된다. 이들 MOS 트랜지스터(PQ40, NQ40)는, 도 32에 도시하는 로우 디코더로부터의 워드선 선택 신호에 따라서, 워드선 WL을 선택 시, 드라이버 전원선(DPLC) 상의 전압(클램프 전원선 상의 클램프 전압 레벨)으로 구동한다.
메모리 셀(MC)은, 도 25에 도시하는 메모리 셀(MC)과 동일한 배선 레이아웃 및 트랜지스터 배치를 갖고, 워드선 전압 조정 회로(58)도, 그 트랜지스터 배치는, 메모리 셀(MC)과 동일하다. 따라서, 메모리 셀(MC) 및 워드선 전압 조정 회로(58)의 트랜지스터 배치가, 행 방향에서 반복 배치된다. 워드선 전압 조정 회로(58)의 다이오드 접속되는 클램프 트랜지스터의 전류 공급력은, 메모리 셀의 부하 트랜지스터와 동일하다. 그러나, 워드선군 WG에 포함되는 워드선에 대응하여 워드선 전압 조정 회로가 배치되어 병행하여 워드선 드라이브 전원선의 전압 레벨을 조정하고 있고, 워드선 선택 시에는, 대응하는 워드선군에서 1개의 워드선이 선택 상태로 구동될 뿐이며, 충분히 고속으로 선택 워드선을 전압 VDD-Vthp 레벨로 구동할 수 있다.
메모리 셀과 워드선 전압 조정 회로의 트랜지스터 배치는 동일하며, 이하에서는, 이 워드선 조정 회로(58)의 트랜지스터 배치 및 배선 레이아웃에 대하여 설명한다. 메모리 셀(MC)과 워드선 전압 조정 회로(58)의 트랜지스터의 배치 위치 관계는, 앞의 도 25에 도시하는 메모리 셀 및 더미 셀의 배치와 동일하며, 더미 셀 대신에 워드선 전압 조정 회로(58)가 배치된다.
도 35는, 이 워드선 전압 조정 회로(58)의 활성 영역 및 제1 폴리실리콘 배 선의 레이아웃을 도시하는 도면이다. 도 35에서, 워드선 전압 조정 회로(58)는, N웰 내에 형성되는 활성 영역(60b, 60c)과, N웰의 양측의 P웰에 형성되는 활성 영역(60a, 60d)을 포함한다. 활성 영역(60a-60d) 각각은, Y 방향으로 긴 직사각형 형상으로 형성된다.
이 활성 영역(60a)의 Y 방향의 양단에, 비트선용 컨택트(64c) 및 접지 전압용 컨택트(64b)가 각각 형성된다. 이 활성 영역(60a)을 X 방향을 따라 가로지르도록 폴리실리콘 배선(62a)이 형성된다. 이 폴리실리콘 배선(62a)에는, 그 일단부에서, 워드선 컨택트(64a)가 형성된다.
활성 영역(60b)은, 그 양단에, 각각, 전원용 컨택트(64d)와 쉐어드 컨택트(65a)가 형성되고, 활성 영역(60c)에서는, 그 Y 방향의 하측 단부에, 전원용 컨택트(64e)가 형성되고, 그 Y 방향의 상측 영역에 쉐어드 컨택트(65b)가 형성된다. 이 쉐어드 컨택트(65b)는, 활성 영역(60b, 60a)을 가로지르도록 X 방향으로 연장하는 폴리실리콘 배선(62b)에 결합되고, 폴리실리콘 배선(62b)이 활성 영역(60c)에 전기적으로 결합된다.
쉐어드 컨택트(65a)는, 활성 영역(60c, 60d)을 X 방향을 따라 가로지르도록 배치되는 폴리실리콘 배선(62c)에 전기적으로 접속된다. 이와 같이, 활성 영역(60b)이, 폴리실리콘 배선(62c)에 전기적으로 접속된다.
활성 영역(60d)에서는, 그 Y 방향의 양단에, 비트선 컨택트(64f)와 접지 컨택트(64g)가 형성된다. 활성 영역(60d)을 X 방향을 따라 가로지르도록 폴리실리콘 배선(62d)이 형성되고, 이 폴리실리콘 배선(62d)은, 워드선 전압 조정 회로(58)의 경계 영역에 형성되는 워드선 컨택트(64d)에 전기적으로 결합된다.
이 도 35에 도시하는 워드선 전압 조정 회로(58)의 트랜지스터의 배치 및 게이트의 배치는, 메모리 셀(MC)에 대해서도 마찬가지이며, 이 도 35에 도시하는 트랜지스터 배치가, X 방향을 따라 거울 대칭의 형태로 반복하여 배치된다. 따라서, X 방향에 관한 워드선 전압 조정 회로(58) 및 메모리 셀(MC)의 Y 방향에 관한 트랜지스터 배치 및 배선은 동일하며, 메모리 셀 어레이에서의 메모리 셀의 레이아웃 패턴에 영향을 미치지 않고, 워드선 전압 조정 회로(58) 및 메모리 셀(MC)을 배치할 수 있다. 또한, 동일한 트랜지스터 배치로 워드선 조정 회로(58) 및 메모리 셀(MC)이 형성되기 때문에, 메모리 셀(MC)의 트랜지스터의 전기적 특성과, 워드선 전압 조정 회로(58)의 각 트랜지스터의 전기적 특성을 동일하게 설정할 수 있다(동일 조건으로 제조 공정에서 제조함).
도 36은, 도 35에 도시하는 트랜지스터 배치 배선의 상층의 배선 레이아웃을 개략적으로 도시하는 도면이다. 도 36에서는, 제1층 금속 배선의 레이아웃과 이 제1층 금속 배선에 접속되는 비어를 도시한다. 또한, 도 36에서는, 도 35에 도시하는 컨택트와 동일한 컨택트에 대해서는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
워드선 전압 조정 회로(58)의 경계 영역에서 배치되는 워드선 컨택트(64a)에 대하여, Y 방향으로 긴 직사각형 형상의 제1 금속 배선(70a)이 형성된다. 이 제1 금속 배선(70a) 위에는, 그 일부가 워드선 컨택트(64a)와 중첩하도록 비어(72b)가 형성된다.
접지용 컨택트(64b)에 대해서는, X 방향으로 가늘고 긴 직사각형 형상의 제1 금속 배선(70b)이 형성된다. 이 제1 금속 배선(70b)의 단부에서는, 접지선과 접속하기 위한 비어(72a)가 형성된다.
도 35에 도시하는 활성 영역(60a)의 하부에 형성되는 컨택트(64c)에 대하여, 직사각형 형상의 제1 금속 배선(70c)이 형성되고, 비트선에 대한 중간층이 형성된다.
N웰 활성 영역(도 35의 활성 영역(60b))에 형성되는 전원용 컨택트(64d)에 대하여, 직사각형 형상의 제1 금속 배선(70d)가 형성되고, 이 전원용 컨택트(64d)와 중첩하도록, 제1 금속 배선(70d) 상에 비어(72d)가 형성된다. 또한, 이 N웰의 활성 영역 하측의 전원용 컨택트(64e)에 대하여, 직사각형 형상의 제1 금속 배선(70f)이 형성되고, 이 제1 금속 배선(70f) 상층에, 컨택트(64e)와 중첩하도록 비어(72e)가 형성된다. 쉐어드 컨택트(65a, 65b)에 접촉하고 또한 X 방향으로 연장하여, 제1 금속 배선(70e)이 형성된다. 이 제1 금속 배선(70e)의 상층에 비어(72c, 72f)가 형성된다.
제1 금속 배선(70e)은, 메모리 셀(MC)에서 내부의 스토리지 노드를 접속하기 위한 제1 금속 배선과 동일 제조 공정으로 형성된다. 메모리 셀에서는, 비어(72c, 72f) 대신에, 도 35에 도시하는 활성 영역(60a, 60d)에 각각 전기적으로 접속되는 컨택트가 배치되고, 또한，쉐어드 컨택트(65a, 65b)는, 전기적으로 분리된다(도 25 참조).
도 36에 도시한 바와 같이, 워드선 전압 조정 회로(58)에서, 메모리 셀 내부 의 스토리지 노드에 상당하는 노드를, 메모리 셀의 스토리지 노드 접속용의 제1 금속 배선과 동층의 제1 금속 배선(70e)을 상호 접속할 수 있고, 메모리 셀의 부하 트랜지스터를 다이오드 접속하는 배선 레이아웃이 실현된다.
컨택트(64f)에 대하여, 직사각형 형상의 제1 금속 배선(70g)이 형성되고, 컨택트(64g)에 대하여, X 방향으로 긴 직사각형 형상의 제1 금속 배선(70h)이 형성된다. 제1 금속 배선(70h)에서는，그 단부에서 비어(72g)가 형성된다. 컨택트(64d)에 대하여, Y 방향으로 긴 제1 금속 배선(70i)이 형성되고, 이 제1 금속 배선(70i)에 대하여 비어(72h)가 형성된다. 이 워드선 전압 조정 회로(58)에서 중심부에 관하여 점대칭의 배선 레이아웃이 실현된다.
도 37은, 도 36에 도시하는 배선 레이아웃의 상층의 배선 레이아웃을 도시하는 도면이다. 도 37에서도, 도 36에 도시하는 비어에 대응하는 비어에는 동일 참조 번호를 붙이고, 그 상세 설명은 생략한다.
이 도 37에 도시하는 배선 레이아웃에서는, 비어(72a) 상층에 직사각형 형상의 제2 금속 배선(74a)이 형성되고, 제2 금속 배선(74a)에, 비어(72a)와 중첩하도록 제2 비어(76a)가 형성된다.
비어(72b)에 대하여, Y 방향으로 긴 직사각형 형상의 제2 금속 배선(74b)이 형성되고, 이 제2 금속 배선(74b) 상층에, 그 일부가 비어(72b)와 중첩하도록 제3 비어(76b)가 형성된다. 비어(72c)에 대해서는, Y 방향으로 연장하는 제2 금속 배선(74c)이 형성된다. 이 제2 금속 배선(74c)은, 클램프 전원선(DPLA)을 구성하고, 메모리 셀(MC)에서 비트선 BL에 상당한다.
비어(72d, 72e)에 대해서는, Y 방향으로 연장하는 제2 금속 배선(74d)이 접속된다. 이 제2 금속 배선(74d)을 이용하여 메모리 셀의 전원 전압 VDD가 전달된다.
비어(72f)에 대해서도, Y 방향으로 연장하는 제2 금속 배선(74e)이 형성된다. 제2 금속 배선(74e)은, 클램프 전원선(DPLB)을 구성하고, 메모리 셀(MC)에서는 보의 비트선 /BL을 구성한다.
비어(72h)에 대하여 Y 방향으로 긴 직사각형 형상의 제1 금속 배선(74f)가 형성되고, 이 제1 금속 배선(74f) 위에, 그 일부가 비어(72h)와 중첩하도록, 제2 비어(76c)가 형성된다. 비어(72g)에 대하여, 직사각형 형상의 제2 금속 배선(74g)이 형성되고, 이 제2 금속 배선(74g) 위에, 비어(72g)와 중첩하도록 비어(76d)가 형성된다.
X 방향으로 연장하여, 제3 금속 배선(80a, 80b, 80c)이 상호 간격을 두고 배치된다. 제3 금속 배선(80a)은, 제2/제3 비어(76a)를 통하여 제2 금속 배선(74a)에 접속된다. 제3 금속 배선(80b)은, 제2 비어(76c, 76b)를 통하여, 제2 금속 배선(74f, 74b)에 결합된다. 제3 금속 배선(80b)은 워드선 WL에 상당하고, 제3 금속 배선(80a)이 접지 전압 VSS를 전달하는 접지선에 대응한다.
제3 금속 배선(80c)은, 비어(76d)를 통하여 제2 금속 배선(74g)에 결합되고, 접지 전압 VSS를 전달한다.
접지 전압 VSS를, 제2 금속 배선(74a, 74g)에 대하여 제2/제3 비어(76a, 76d)를 통하여 전달함으로써, 메모리 셀 내의 전원 전압 VDD를 전달하는 전원 선(74d)과 접지선의 충돌을 방지하여, 접지 전압 및 전원 전압을 전달할 수 있다.
이 도 37에 도시하는 구성에서, 메모리 셀(MC)의 배선 레이아웃과, 이 비어(72c, 72f)가 형성되어 있지 않은 점을 제외하고 워드선 전압 조정 회로(58)의 배선 레이아웃은 동일하다. 이에 의해, 워드선 WL을 구성하는 제3 금속 배선(80b), 접지선 및 제3 금속 배선(80a, 80c)을, X 방향을 따라, 메모리 셀 행에 대응하여, 연속적으로 연장시킬 수 있다.
따라서, 이 도 35 내지 도 37에 도시한 바와 같이, 메모리 셀(MC)의 트랜지스터 배치를 이용하여, 실질적으로 동일한 배선 레이아웃을 이용하여 워드선 전압 조정 회로(58)를 배치할 수 있고, 메모리 셀(MC)과 동일한 트랜지스터 배치를 반복하여 배치하고, 또한 비트선 및 클램프 전원선을 동상 배선에서 동일한 배선 레이아웃으로 배치할 수 있고, 메모리 셀 어레이의 배선 레이아웃에 영향을 미치지 않고, 워드선 드라이버의 전원 전압 레벨을 VDD-Vthp 레벨로 클램프하고, 선택 워드선의 전압 레벨을 메모리 셀의 부하 트랜지스터의 임계치 전압의 변동에 따라 조정할 수 있다.
또한, 레벨 시프터(LSF)는, 메모리 셀(MC)과 동일 레이아웃으로 트랜지스터가 배치된다. 이 레벨 시프터를 구성하는 트랜지스터는, 메모리 셀의 대응하는 부하 트랜지스터와 사이즈 비가, 실시 형태2와 마찬가지로 0.8 내지 2배의 범위로 되도록 구성되어도 된다.
이상과 같이, 본 발명의 실시 형태6에 따르면, 선택 워드선 전압의 전압 레벨을 조정하기 위해, 메모리 셀과 동일한 트랜지스터 배치 및 마찬가지의 배선 레 이아웃을 갖는 워드선 전압 조정 회로 또는 레벨 시프터를 이용하고 있고, 메모리 셀 어레이의 배선 레이아웃에 악영향을 미치지 않고 효율적으로, 워드선 전압 조정 회로를 배치할 수 있다.
또한, 메모리 셀과 동일한 트랜지스터 배치의 레벨 시프트 또는 워드선 전압 조정 회로를 이용하고 있고, 메모리 셀의 트랜지스터의 전기적 특성에 따라 워드선 전압을 정확하게 메모리 셀 트랜지스터의 전기적 특성의 변동을 반영하여 선택 워드선 전압 레벨을 조정할 수 있다.
[실시 형태7]
도 38은, 본 실시 형태7에 따른 반도체 기억 장치의 전체의 구성을 개략적으로 도시하는 도면이다. 이 도 38에 도시하는 반도체 기억 장치는, 이하의 점에서, 도 7에 도시하는 반도체 기억 장치와 그 구성이 서로 다르다.
즉, 워드선 WL0-WLn 각각에 대하여 형성되는 풀다운 소자(PD)에 대하여, 이들 풀다운 소자(PD)에서의 도통 상태의 트랜지스터 소자의 수를 조정하기 위한 워드선 전압 조정 회로(100)가 배치된다. 풀다운 소자(PD)에서는, 앞의 실시 형태2에서 설명한 바와 같이, 복수의 트랜지스터 소자가 병렬로 각각 대응하는 워드선에 결합되어 있다. 워드선 전압 조정 회로(100)로부터의 스태틱 노이즈 마진 조정용의 제어 신호군 SMG에 따라서 도통 상태로 되는 트랜지스터 소자의 수를 조정한다. 이에 의해, 설계 단계에서 판독 시에서의 선택 워드선의 전압 레벨을 최적화한다. 또한, 제품 제조 시에, 메모리 셀의 특성에 따라, 도통 상태로 되는 풀다운 트랜지스터 소자의 수를 조정하여, 메모리 셀의 특성 변동을 보상하여, 최적의 레벨로 선 택 워드선 전압 레벨을 설정한다.
또한, 메모리 셀 열 각각에 대응하여, 셀 전원 배선(PVCV)이 형성되고, 이 셀 전원 배선(PVLA)은, 기입 어시스트 어레이 전원 회로(108)에 의해, 그 전압 레벨이, 각 열 단위로 조정된다. 셀 전원 배선(PVLA)은, 나중에 그 구성을 설명하는 바와 같이, 메모리 셀에 하이측 전원 전압 VDD를 전달하는 셀 전원선과, 셀 전원선의 전압 레벨을 강하시키기 위해 이용되는 다운 전원선을 구비한다.
기입 어시스트 어레이 전원 회로(108)는, 기입 지시 신호 WE와 열 선택 신호 CSL에 따라서, 선택 열의 셀 전원선(VDD 전원선)의 전압 레벨을 데이터 기입시 저하시키고, 따라서, 기입 시의 동작 마진을 확대한다. 앞에 실시 형태2 등에서 설명한 바와 같이, 판독 어시스트용의 풀다운 소자(PD)에 의해, 선택 워드선의 전압 레벨이 저하되고, 액세스 트랜지스터의 구동력을 작게 하여, 판독 마진을 확보한다. 이 경우, 전원 전압 레벨에 따라서는, 기입 마진이 저하될 가능성이 있다. 이 기입 마진의 저하를 억제하기 위해, 셀 전원선(VDD 전원선)의 전압 레벨을 약간 저하시켜, 메모리 셀(MC)의 래치 능력을 작게 하여, 기입 마진을 확대한다. 이에 의해, 확실하게 데이터 기입 및 판독을 안정적이고 또한 고속으로 실행한다.
선택 행 또한 비선택 열의 메모리 셀에 대해서는, 셀 전원선의 전압 레벨이 저하되지만, 액세스 트랜지스터의 구동력은 작아져 있고, 판독 마진은 충분히 확보된다. 비선택 행 또한 선택 열의 메모리 셀에 대해서는, 액세스 트랜지스터는 비도통 상태이고, 하이측 셀 전원 전압이 저하되어도, 안정적으로 데이터를 유지할 수 있다.
도 39a 및 도 39b는, 도 38에 도시한 풀다운 소자(PD) 및 워드선 드라이버(WDA)의 구성의 일례를 도시하는 도면이다. 도 39a에서, 워드선 드라이버(WDA)가, 워드선 WL0-WLn 각각에 대하여 형성되고, 워드선 선택 신호(디코드 신호)에 따라서 대응하는 워드선을 선택 상태로 구동한다.
이들 워드선 드라이버(WDV)는, 동일 구조를 갖기 때문에, 도 39a에서는, 워드선 WL0에 대하여 형성되는 워드선 드라이버(WDV)의 구성 요소에 대해 참조 부호를 붙인다. 워드선 드라이버(WDV)는, 워드선 선택 신호에 따라서 대응하는 워드선 WL0에 전원 전압 VDD를 공급하는 P 채널 MOS 트랜지스터(PQ15)와, 워드선 선택 신호에 따라서 대응하는 워드선 WL0을 접지 전압 레벨로 방전하는 N 채널 MOS 트랜지스터(NQ15)를 포함한다.
비트선 BL 및 /BL과 워드선 WL0-WLn의 교차부에 대응하여 메모리 셀(MC)이 배치된다. 메모리 셀(MC)에 대해서도, 각 메모리 셀은 동일 구조이며, 워드선 WL0에 접속되는 메모리 셀(MC)의 구성을 대표적으로 나타낸다. 메모리 셀(MC)은, 데이터를 기억하는 인버터 래치로 구성되는 플립플롭 FF와, 대응하는 워드선(WL0) 상의 신호에 응답하여 내부의 기억 노드를 비트선 BL 및 /BL에 접속하는 액세스 트랜지스터 ATr를 포함한다.
워드선 WL0-WLn 각각에 대응하여 형성되는 풀다운 소자(PD)에 대해서도, 동일 구성을 갖기 때문에, 도 39a에서는, 워드선 WL0에 대하여 형성되는 풀다운 소자(PD)의 구성 요소에 참조 부호를 붙인다. 풀다운 소자(PD)는, 풀다운 제어 신호 LSM에 따라서 선택적으로 도통하고, 도통 시 대응하는 워드선을 접지 노드에 결합 하는 풀다운 트랜지스터(DTra)와, 풀다운 제어 신호 SM<0>에 따라서 선택적으로 도통하고, 도통 시, 대응하는 워드선을 접지 노드에 결합하는 풀다운 트랜지스터(DTrb)와, 풀다운 제어 신호 SM<1>에 따라서 선택적으로 도통하고, 도통 시, 대응하는 워드선(WL0)을 접지 노드에 결합하는 풀다운 트랜지스터(DTrc)를 포함한다.
이들 풀다운 트랜지스터(DTra-DTrc) 각각은, 메모리 셀(MC)의 액세스 트랜지스터 ATr와 동일한 임계치 전압 특성(동일한 레이아웃)을 갖는 트랜지스터(레플리카 트랜지스터)의 병렬체로 구성된다. 도 39a에서는, 풀다운 트랜지스터(DTra, DTrb)가, 각각, 4개의 레플리카 액세스 트랜지스터 ATr로 구성되고, 풀다운 트랜지스터(DTrc)가, 8개의 레플리카 액세스 트랜지스터 ATr로 구성되는 경우를 일례로서 나타낸다.
도 39b는, 이 도 39a에 도시한 풀다운 트랜지스터(DTra-DTrc)(DTr으로 나타냄)의 구성을 도시하는 도면이다. 도 39b에서, 풀다운 트랜지스터 DTr(DTra, DTrb, DTrc)은, 워드선 WL과 접지 노드 사이에 병렬로 접속되는 복수의 단위 트랜지스터(레플리카 액세스 트랜지스터)(UATr)를 포함한다. 단위 트랜지스터(UATr)는, 메모리 셀(MC)의 액세스 트랜지스터 ATr과 동일한 레이아웃을 갖고, 각 워드선에 대응하여, 메모리 셀(MC)의 액세스 트랜지스터 ATr과 동일한 게이트 전극 피치 및 게이트-컨택트 거리로 배치된다. 이 풀다운 트랜지스터의 레이아웃에 대해서는 나중에 상세히 설명한다.
이들 단위 트랜지스터(UATr)가, k개 병렬로 형성되고, 각각, 제어 신호 SM(LSM, SM<0> 및 SM<1>)에 따라서 병행하여 도통 상태로 된다. 단위 트랜지스터 의 온 저항을 Rn으로 하면，k개의 단위 트랜지스터(UATr)의 합성 온 저항은, Rn/k로 된다. 따라서, 도통 상태로 되는 단위 트랜지스터(UATr)의 수를 제어 신호에 의해 설정함으로써, 워드선 드라이버(WDV)의 풀다운 트랜지스터(PQ15)의 온 저항과의 저항비를 조정할 수 있고, 따라서, 선택 워드선의 전압 레벨을 최적화할 수 있다.
이 도 39a에 도시한 바와 같이, 풀다운 소자(PD)에서, 메모리 셀(MC)의 액세스 트랜지스터 ATr과 동일한 레이아웃을 갖는 트랜지스터(레플리카 액세스 트랜지스터)로 풀다운 트랜지스터 DTr을 구성함으로써, 풀다운 소자(PD)의 임계치 전압 특성 및 온 저항 등의 트랜지스터 파라미터가, 메모리 셀(MC)의 액세스 트랜지스터ATr을 통하여 플립플롭 FF에 포함되는 드라이브 트랜지스터의 트랜지스터 파라미터의 변동을 반영할 수 있다. 따라서, 앞의 도 22에서 더미 셀을 이용하여 풀다운 소자를 형성한 경우와 마찬가지로, 메모리 셀(MC)에서의 액세스 트랜지스터 ATr의 임계치 전압 변동량에 따라, 워드선 WL0-WLn의 전위 저하량을 조정할 수 있고, 메모리 셀(MC)의 스태틱 노이즈 마진의 저하를 억제하여 판독 마진을 확대할 수 있다.
특히, 제어 신호 LSM, SM<0> 및 SM<1>을 이용하여, 풀다운 소자(PD)에서, 풀다운 트랜지스터(DTra, DTrb, DTrc)가 선택적으로 도통 상태로 설정된다. 이 구성에 의해, 풀다운 소자(PD)의 합성 온 저항을 미세 조정할 수 있다. 설계 단계에서, 워드선 드라이버(WDV)에 포함되는 P 채널 MOS 트랜지스터(PQ15)의 온 저항과 풀다운 소자(PD)의 합성 온 저항에 의한 저항 분압 회로 분압비를 메모리 셀(MC)의 특성에 따라 최적치로 설정할 수 있다. 생산 시작 시에, 제조 공정에서 제조 프로세스가 확정될 때까지, 이들 제어 신호를 이용하여 선택 워드선의 전압 레벨을 미세 조정하여 판독 및 기입 마진을 최적화한다. 또한, 제조 프로세스가 고정된 양산 단계에서는, 제품 제조 시의 테스트 공정에서, 메모리 셀의 마진에 따라 워드선 전압 레벨을 조정할 수 있고, 제품 수율을 개선할 수 있다.
또한, 제어 신호 LSM, SM<0> 및 SM<1>은, 도 38에 도시한 워드선 전압 조정 회로(100)로부터 공급되는 제어 신호군 SMG에 포함된다. 반도체 기억 장치의 테스트 공정에서, 판독 마진 및 기입 마진 등의 특성을, 제어 신호 LSM, SM<0> 및 SM<1>을 순차적으로 선택 상태로 구동하여 테스트한다. 이 테스트 결과에 따라, 제어 신호 LSM, SM<0> 및 SM<1>을, 예를 들면 퓨즈 프로그램 회로 등을 이용하여 고정적으로 그 전위 레벨을 설정한다.
또한, 제어 신호 LSM이, 소위 디폴트 값으로서, 항상 선택 상태로 설정되는 구성이 이용되어도 된다. 제어 신호 LSM이 1개만 활성 상태로 유지되고, 제어 신호 SM<0> 및 SM<1>이 모두 비선택 상태로 유지되는 경우에는, 풀다운 소자의 저항치가 가장 큰 상태이고, 워드선의 선택 시의 전위 강하량이 가장 작을 때이며, 메모리 셀(MC)의 스태틱 노이즈 마진 SNM이 가장 큰 상태에 대응한다. 스태틱 노이즈 마진 SNM이 작아짐에 따라, 도통 상태로 되는 풀다운 단위 트랜지스터(UATr)의 수를 증가시킨다.
도 40은, 도 38에 도시한 반도체 기억 장치의 주요부의 구성을 보다 구체적으로 도시하는 도면이다. 도 40에서는，1행 2열로 배열되는 메모리 셀(MCa, MCb) 을 메모리 셀(MC)의 대표로서 나타낸다. 워드선(WLa-WLc)에서도, 각각, 메모리 셀(MC)이 접속된다. 이들 워드선(WLa-WLc) 각각에, 워드선 드라이버(WDB) 및 풀다운 소자(PD)가 형성된다. 풀다운 소자(PD)는, 도 39a 및 도 39b에 도시한 제어 신호군 SMG에 의해, 그 내부의 단위 트랜지스터(레플리카 액세스 트랜지스터)(UATr)가 선택적으로 도통 상태로 설정된다. 도 40에서는, 풀다운 소자(PD) 내에서, 비도통 상태로 유지되는 단위 트랜지스터는 도시되어 있지 않다. 제어 신호군 SMG의 제어 신호는, 선택 시, 전원 전압 레벨로 설정되기 때문에, 도 40에서, 풀다운 소자(PD) 내의 도통 상태의 단위 트랜지스터(UATr)의 게이트가 전원 노드에 접속되도록 도시한다.
메모리 셀(MCa)이, 비트선 BLa 및 /BLa에 접속되고, 메모리 셀(MCb)이, 비트선 BLb 및 /BLb에 결합된다.
셀 전원 배선(PVLA)은, 각 메모리 셀 열에 대응하여 배치되는 셀 전원선(ARVD)(ARVDa, ARVDb)과, 다운 전원선(DWVD)(DWVDa, DWVDb)을 포함한다. 메모리 셀(MCa, MCb)에 대하여, 셀 접지선(ARVS)이 열 방향으로 직선적으로 연장하여 배치된다. 이 셀 접지선(ARVS)은, 행 방향에서 인접하는 2개의 메모리 셀에 의해 공유된다. 셀 전원선(ARVDa, ARVDb)은, 각각, 대응하는 열의 메모리 셀(MCa, MCb)의 하이측 전원 노드 VH에 결합되고, 기생 용량(CP0)을 갖는다. 다운 전원선(DWVDa, DWVDb)의 각각은, 마찬가지로 그 배선 용량에 의한 기생 용량(CP1)을 갖는다.
다운 전원선(DWVDa, DWVDb)은, 2열마다 공통으로 접속된다. 셀 전원선(ARVD)에는, 대응하는 열의 메모리 셀의 하이측 전원 VH 노드가 접속되고, 한편, 다운 전원선(DWD)은, 판독 시 및 스탠바이 시에는, 접지 노드에 결합되고, 메모리 셀에는 접속되어 있지 있다. 따라서, 셀 전원선(ARDV)의 배선 용량은, 메모리 셀의 부하 트랜지스터의 기생 용량에 의해, 다운 전원선(DWDV)의 배선 용량보다 크다. 이 배선 용량의 차를 메워, 셀 전원선을 선택 시에 그 전압 레벨을 저하시키기 위해, 복수의 다운 전원선(DVDW)을 1개의 그룹으로 하여, 선택 열의 셀 전원선(ARDV)에 결합한다.
기입 어시스트 어레이 전원 회로(108)는, 데이터 기입 시, 메모리 셀 열마다, 이 셀 전원선의 전압 레벨을 조절한다. 즉, 이 기입 어시스트 어레이 전원 회로(108)는, 기입 열 지시 신호 WE[n]의 비선택 시 도통하고, 셀 전원선(ARVDa)을 전원 노드에 결합하는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)(110a)와, 기입 열 선택 신호 WE[n]의 선택 시 도통하고, 셀 전원선(ARVDa)을 다운 전원선(DWVDa, DWVDb)에 결합하는 N 채널 MOS 트랜지스터(111a)와, 기입 열 지시 신호 WE[n+1]의 비선택 시 도통하고, 셀 전원선(ARVDb)을 전원 노드에 결합 하는 P 채널 MOS 트랜지스터(110b)과, 기입 열 지시 신호 WE[n+1]의 선택 시 도통하고, 셀 전원선(ARVDb)을, 다운 전원선(DWVDa, DWVDb)에 결합하는 N 채널 MOS 트랜지스터(11lb)와, 기입 지시 신호 WEZ의 비활성화 시(스탠바이 시 및 데이터 판독 시) 도통하고, 다운 전원선(DWVDa, DWVDb)을 접지 노드에 결합하는 N 채널 MOS 트랜지스터(112)를 포함한다.
기입 열 지시 신호 WE[n] 및 WE[n+1]은, 데이터 기입 시, 대응하는 메모리 셀 열(비트선 BLa, /BLa, BLb, /BLb)의 선택 시, 각각, 선택 상태로 구동된다(H 레 벨로 구동됨). 기입 지시 신호 WEZ는, 기입 모드 시 L 레벨로 설정된다. 따라서, 기입 모드 시에는, 다운 전원선(DWVDa, DWVDb)은, 접지 전압 레벨에서 플로팅 상태로 유지된다. 한편, 기입 열의 셀 전원선(ARVD)(ARVDa 또는 ARVDb)이, 다운 전원선(DWVDa, DWVDb)에 결합된다. 따라서, 셀 전원선(ARDV)에 축적되는 전하의 기생 용량(CP0, 2·CP1)의 용량 회로에 의한 용량 분할에 의해, 선택 열의 셀 전원선(ARVD)(ARVDa, ARVDb)의 전압 레벨이 저하된다.
도 41은, 이 도 40에 도시한 기입 어시스트 어레이 전원 회로(108)의 동작에 대하여 설명한다.
먼저, 데이터 판독을 행하는 리드 사이클에서, 선택 행에 대응하는 워드선 WL이, 대응하는 워드선 드라이버(WDV)에 의해 선택 상태로 구동된다. 이때, 풀다운 소자(PD)에 의해, 선택 워드선 WL의 전압 레벨은, 어레이 전원 전압(비트선 프리차지 전압 레벨)보다 낮은 전압 레벨이다. 워드선 WL이 선택 상태로 구동되면, 대응 행의 메모리 셀에서 액세스 트랜지스터 ATr(NQ3, NQ4)이 도통하고, L 데이터를 저장하는 기억 노드에 접속되는 비트선(/BL)의 전압 레벨이 저하된다.
리드 사이클에서는, 기입 열 지시 신호 WE[n], WE[n+1]은 모두 L 레벨이고, 기입 지시 신호 WEZ는 H 레벨이다. 따라서, 기입 어시스트 어레이 전원 회로(108)에서，MOS 트랜지스터(110a, 110b)가 도통 상태이고, MOS 트랜지스터(111a, 111b)는 비도통 상태이다. 따라서, 각 메모리 셀에 대하여, 셀 전원선(ARVD)(ARVDa, ARVDb)을 통하여 셀 전원 전압이 하이측 전원 노드 VH에 공급된다. 액세스 트랜지스터의 컨덕턴스가 작아져, 전류 구동력이 따라 작아지게 되고, 이 선택 행의 메모 리 셀의 스태틱 노이즈 마진은 커서, 안정적으로 데이터의 판독을 행할 수 있다.
데이터 기입을 행하는 라이트 사이클에서, 먼저, 기입 지시 신호 WEZ가 L 레벨로 되고, 기입 어시스트 어레이 전원 회로(108)에서，MOS 트랜지스터(112)가 비도통 상태로 된다. 따라서, 다운 전원선(DWVDa, DWVDb)이, 접지 전압 레벨에서 플로팅 상태로 된다. 또한, 도시하지 않은 열 어드레스 신호에 따라서 열 선택 회로로부터의 열 선택 신호와 기입 지시 신호에 따라서 각 열에 대한 기입 열 지시 신호(WE[n])가 H 레벨로 구동된다. 따라서, MOS 트랜지스터(110a)가 비도통 상태, MOS 트랜지스터(111a)가 온 상태로 되고, 메모리 셀(MCa)에 대한 셀 전원선(ARVDa)이, 전원 노드로부터 분리되고, 또한, 다운 전원선(DWVDa, DWVDb)에 전기적으로 접속된다. 이 셀 전원선(DRVDa)의 기생 용량(CP0)에 축적된 전하가, 다운 전원선(DWVDa, DWVDb)의 기생 용량(CP1)에 분배되고, 이들 기생 용량(CP0, CP1)의 용량비에 비례하여, 셀 전원선(ARVDa)의 전압 레벨이 저하된다.
도 41에서는, 셀 전원선(ARVDa) 및 다운 전원선(DWVDa)의 전압 레벨이 서로 다른 전압 레벨에서 유지되는 상태를 도시한다. 이것은, 스위칭 MOS 트랜지스터(111a, 111b)의 온 저항에 의한 전압 분포가 발생하기 때문이다. 셀 전원선(ARDV)의 기생 용량(CP0)은, 다운 전원선(DVDW)의 기생 용량(CP1)보다 충분히 크고, 이들 전원선(ARDV, DWDV)의 전압 레벨이 동일 전압 레벨로 되어도, 셀 전원선(ARVD)의 전위 강하량은 충분히 작고, 비선택 메모리 셀의 유지 데이터의 파괴는 발생하지 않는다. 동 전위로 되는 경우의 셀 전원선(ARDV) 및 다운 전원선(DWDV)의 전압 Vs는, 다음 식으로 나타난다.
Vs=CP0·VDD·(CP0+CP1)
스위칭용의 MOS 트랜지스터(111a, 111b)의 온 저항을 비교적 크게 하여, 셀 전원선(ARDV) 및 다운 전원선(DWDV)의 전압 레벨을 의도적으로 다르게 하는 경우에는, 확실하게 셀 전원선(ARVDa)의 전압 레벨의 저하를 억제할 수 있고, 비선택 메모리 셀의 스태틱 노이즈 마진이 저하되어 유지 데이터가 반전하는 상태가 발생하는 것을 억제할 수 있다.
셀 전원선의 강하 전압 레벨은, 선택 워드선의 전압 레벨의 저하에 의한 액세스 트랜지스터의 구동력 저하에 의한 기입 마진의 저하를 보상할 수 있고, 또한 비선택 메모리 셀의 스태틱 노이즈 마진이 충분히 유지되는 전압 레벨이면 된다.
셀 전원선(ARVDa)의 전원 전압은 메모리 셀(MCa)의 하이측 전원 노드 VH에 접속되어 있다. 따라서, 부하 MOS 트랜지스터(PQ1, PQ2)의 전류 구동력이 작아진다(소스 전압이 저하되기 때문에, L 데이터를 게이트에 받는 부하 트랜지스터의 게이트-게이트 간 전압이 작아짐). 액세스 트랜지스터 ATr(NQ3, NQ4)의 전류 구동력은, 데이터 판독 시와 동일하며, 변화하지 않는다. 따라서, 선택 열의 메모리 셀(MCa)의 기입 마진이 증대하고, H 데이터를 저장하는 스토리지 노드가 기입 데이터에 따라서 고속으로 L 레벨로 방전된다. 이에 의해, 선택 메모리 셀에 대하여, 비트선 BL, /BL에 전달된 데이터에 따라서, 고속으로 데이터의 기입을 행할 수 있다.
데이터 기입이 완료하면, 비트선 BL, /BL은 비트선 부하 회로에 의해, 어레이 전원 전압 레벨에 복귀하고, 또한, 워드선 WL이 비선택 상태로 구동된다. 이 후, 또한 기입 열 선택 신호 WE[n]도 비선택 상태로 되고, MOS 트랜지스터(111a)가 비도통 상태, MOS 트랜지스터(110a)가 도통 상태로 되고, 또한，MOS 트랜지스터(112)가 도통 상태로 된다. 따라서, 다운 전원선(DWVDa, DWDVb)이 다시 접지 전압 레벨로 구동되고, 한편, 셀 전원선(ARVDa)이 어레이 전원 전압 레벨로 복귀한다.
도 42는, 도 41에 도시한 파선 영역Ⅰ의 신호 파형을 확대하여 도시하는 도면이다. 도 42에서, 종축에 전압(단위 V)을 나타내고, 횡축에 시간(단위 ns)을 나타낸다. 이 도 42에 도시한 바와 같이, 기입 열 선택 신호 WE[n]이 선택 상태로 구동되면, 고속으로, 셀 전원선(ARVD)의 전압 레벨이 저하된다. 이것은, 전원 노드로부터의 충전을 행하는 것이 아니라, 단순히, 용량 간의 전하의 이동이다. 도전선(전원선) 간의 전하의 이동은, 고속으로 행해지기 때문에, 선택 열의 셀 전원선(ARVD)의 전압 레벨을 고속으로 강하시킬 수 있다. 예를 들면, 기입 동작 개시 후, 0.3ns 경과 시에, 약 100mV 셀 전원선의 전압 레벨이 저하되고 있다.
또한, 이 다운 전원선과 셀 전원선의 기생 용량을 이용한 전하의 이동뿐이며, 별도의 전원선을 이용하여 기입 시 및 판독 시에, 이 셀 전원선의 전압을 절환할 필요가 없고, 전원 회로의 구성이 간략화된다. 또한, 단순히 용량 소자 간의 전하의 이동이며, 이 기입 사이클 시, 셀 전원선과 접지 노드 간에 관통 전류가 흐르는 경로는 발생하지 않고, 소비 전력이 저감된다.
이 셀 전원선(ARVDa)의 기입 시의 전압 레벨은, 셀 전원선(ARVD)(ARVDa, ARVDb)의 기생 용량(CP0)과 다운 전원선(DWVD)(DWVDa, DWVDb)의 기생 용량(CP1)의 용량비를 적절한 값으로 정함으로써 조정할 수 있다. 풀다운 소자에 의한 선택 워드선의 전압 레벨에 따라, 최적의 전압 레벨로 기입 시의 선택 열의 셀 전원선의 전압 레벨을 설정한다.
또한, 도 40에 도시한 배치에서는，2열의 배치되는 다운 전원선(DWVDa, DWVDb)이, 데이터 기입 시 선택 열의 셀 전원선(ARVD)(ARVDa, ARVDb)과 단락되어 있거나 또는 전기적으로 결합되어 있다. 그러나, 이 셀 전원선의 기입 시의 전압 레벨과, 기생 용량(CP0, CP1)의 용량치에 따라, 이 다운 전원선이, 4열로 1개 형성되고, 선택 열의 셀 전원선이, 대응하는 다운 전원선에 결합되어도 된다. 또한, 선택 열의 셀 전원선이 1개의 다운 전원선에 결합되어도 된다.
도 43은, 도 40에 도시한 기입 지시 신호 WEZ 및 기입 열 지시 신호 WE[n]을 발생하는 부분의 구성의 일례를 도시하는 도면이다. 도 43에서, 기입 지시 신호 WEZ는, 도 38에 도시하는 주제어 회로(7)에 포함되는 NAND 회로(120)로부터 생성된다. 이 NAND 회로(120)는, 외부로부터의 기입 인에이블 신호 WE와 칩 인에이블 CE를 받아, 양자가 모두 활성 상태(H 레벨)일 때, 기입 지시 신호 WEZ를, 활성 상태의 L 레벨로 설정한다.
기입 열 지시 신호 WE[n]은, 인버터(124)를 통하여 공급되는 기입 지시 신호 WEZ와 열 디코드 회로(122)로부터의 열 선택 신호 CSL[n]을 받는 AND 회로(126)로부터 생성된다. 이 AND 회로(126)는, 메모리 셀 어레이의 각 열마다 형성되고, 기입 시, 대응하는 열에 대하여 열 선택 신호 CSLi에 따라서 기입 열 지시 신호 WE[i]를 생성한다.
열 디코드 회로(4)는, 도 38에 도시한 열 선택 회로(4)에 포함되고, 주제어 회로(7)로부터 공급되는 열 어드레스 신호 CA는, 칩 인에이블 신호 CE의 활성화 시, 이 공급되는 열 어드레스 신호 CA를 디코드하고, 선택 열에 대응하는 열 선택 신호 CSL[n]을 선택 상태의 H 레벨로 구동한다.
이 기입 열 지시 신호 WE[n]은, 기입 지시 신호 WEZ가 L 레벨이고, 기입 모드를 나타내고, 또한 열 선택 신호 CSL[n]이 H 레벨이고, 대응하는 열(비트선 쌍BLa, /BLa)이 지정되었을 때에, 활성 상태의 H 레벨로 된다.
이상과 같이, 본 발명의 실시 형태7에 따르면, 풀다운 소자를, 복수의 단위 트랜지스터(레플리카 액세스 트랜지스터)로 구성하고, 선택적으로 제어 신호에 따라서 도통 상태로 설정하고 있다. 따라서, 설계 시, 그 워드선 전압 레벨이 최적치로 설정될 때까지, 판독 시의 워드선 전압 레벨을 미세 조정할 수 있고, 최적의 동작 특성을 실현하는 워드선 전압 레벨을 얻을 수 있다. 또한, 실제의 양산 시에, 각 제품별로, 메모리 셀의 임계치 전압의 변동에 따라, 레플리카 액세스 트랜지스터의 도통 상태의 수를 조정함으로써, 최적의 전압 레벨로 설정할 수 있다.
또한, 기입 어시스트 어레이 전원 회로를 이용하고, 각 열 후에 형성되는 셀 전원선의 전압 레벨을, 다운 전원선과의 전기적 결합에 의해, 그 전압 레벨을 기생 용량 간의 전하의 이동에 의해 저하시키고 있고, 선택 워드선의 전압 레벨이 저하되는 경우에도, 데이터 기입 시, 고속으로, 선택 메모리 셀의 하이측 전원 전압의 레벨을 저하시켜, 기입 마진을 확대할 수 있다. 이에 따라 저전원 전압 하에서도, 안정적으로 고속으로 데이터의 기입 및 판독을 행할 수 있는 반도체 기억 장치를 실현할 수 있다.
또한, 전술한 설명에서, 워드선 WL은, 비계층 구조를 갖도록 도시한다. 그러나, 앞의 실시 형태에서 설명한 바와 같이, 이 워드선 WL은, 메인 워드선과 서브 워드선으로 분할되는 계층 워드선 구성을 갖고 있어도 된다. 풀다운 소자(PD)는, 각 서브 워드선에 대하여 형성된다.
[풀다운 소자의 레이아웃]
워드선마다 형성되는 풀다운 소자(PD)는, 메모리 셀에 포함되는 액세스 트랜지스터의 레플리카 트랜지스터(동일 레이아웃을 갖고, 동일한 임계치 전압 특성을 가짐)를 이용하여 실현된다. 메모리 셀의 액세스 트랜지스터의 레플리카 트랜지스터를 배치하기 위해, 앞의 실시 형태에서 설명한 더미 셀을 이용할 경우(도 22의 실시 형태5)와 마찬가지로, 메모리 셀의 액세스 트랜지스터의 레이아웃과 마찬가지의 레이아웃을 갖는 레플리카 트랜지스터를 메모리 셀의 제조 공정과 동일한 제조 공정으로 형성한다. 이하, 풀다운 소자를 구성하는 레플리카 액세스 트랜지스터의 레이아웃 및 메모리 셀의 레이아웃에 대하여 이하 설명한다.
도 44는, 메모리 셀 어레이의 활성 영역으로부터 제1 금속 배선까지의 레이아웃을 도시하는 도면이다. 도 44에서, 열 방향으로 직선적으로 연장하여, N형 활성 영역(130a-130e)이, 서로 사이를 두고 배치된다. 이들 N형 활성 영역(130a-130e)은, 각각 P웰 영역 내에 형성된다. 이들 N형 활성 영역(130a-130e)에서, 메모리 셀(MC)의 액세스 트랜지스터 및 드라이버 트랜지스터(N 채널 MOS 트랜지스터)가 형성된다.
이 도 44에 도시한 메모리 셀 어레이의 레이아웃에서, 메모리 셀(MC)이, 그 경계 영역에 관하여, 행 방향 및 열 방향으로 거울 대칭으로 반복하여 배치된다. 따라서, 도 40에서는, 도면의 복잡함을 피하기 위해, 메모리 셀(MC)에 대한 배선 및 컨택트에 대하여 참조 부호를 붙인다. 메모리 셀(MC) 영역 내에서, 열 방향으로 긴 직사각형 형상의 P형 활성 영역(132a, 132b)이, 서로 위치를 어긋나게 하고 또한 서로 분리하여 배치된다. 이들 P형 활성 영역(132a, 132b)에서 부하 트랜지스터(P 채널 MOS 트랜지스터)가 형성된다.
게이트 전극(133a)이, N형 활성 영역(130b)과 교차하도록, 행 방향으로 연장하여 배치된다. 이 게이트 전극(133a)은, 컨택트(CC1)를 통하여 제1 금속 배선(FM1)에 전기적으로 접속된다. 이 제1 금속 배선(FMl)은, 열 방향으로 긴 사각형 형상으로 형성되고, 상층의 배선과의 컨택트를 취하기 위한 중간층으로서 이용된다.
활성 영역(130b, 132)이, 제1 금속 배선(FM3)에 의해 각각 컨택트(CC3) 및 공유 컨택트(SCTa)에 의해 전기적으로 결합된다. 공유 컨택트(SCTa)는, 행 방향으로 연장하는 게이트 전극(133b)에 전기적으로 접속되고, 활성 영역(132a)을 또한, 게이트 전극(133b)에 결합한다. 이 게이트 전극(133b)은, 활성 영역(132b, 132c)과 교차하도록 행 방향으로 연장하여 메모리 셀(MC) 영역 내에 배치된다.
이 메모리 셀(MC) 경계 영역에서, 게이트 전극(133a, 133b)에 인접하여, 제1 금속 배선(FM2, FM4)이 형성된다. 이들 제1 금속 배선(FM2, FM4)은, 각각 컨택트(CC2, CC4)를 통하여 활성 영역(130b, 132b)에 접속된다.
활성 영역(132b)은, 또한, 제1 금속 배선(FM7)을 통하여 활성 영역(130c)에 결합된다. 즉, 제1 금속 배선(FM7)은, 컨택트(CC7)를 통하여 불순물 영역(13Oc)에 결합되고, 또한 공유 컨택트(132b)를 통하여 불순물 활성 영역(132b) 및 게이트 전극(133c)에 결합된다. 게이트 전극(133c)은, 또한 활성 영역(132a, 130b)과 교차 하도록 행 방향으로 연장하여 메모리 셀(MC) 내에 배치된다.
게이트 전극(133c)에 인접하여, 또한, 제1 금속 배선(FM5, FM6)이 배치된다. 제1 금속 배선(FM5)은, 컨택트(CC5)를 통하여 불순물 영역(130b)과 전기적으로 결합되고, 제1 금속 배선(FM6)이 컨택트(CC6)를 통하여 활성 영역(132a)에 결합된다.
이 게이트 전극(133c)과 행 방향을 따라 정렬하여 또한 분리하여, 불순물 영역(130c, 130d)과 교차하도록 게이트 전극(133d)이 배치된다. 이 게이트 전극(133d)은, 컨택트(CC9)를 통하여 제1 금속 배선(FM9)에 결합된다.
마찬가지로, 이 제1 금속 배선(FM9)과 게이트 전극(133b)과 대향하여, 제1 금속 배선(FM10)이 배치된다. 이 제1 금속 배선(FM10)은 컨택트(CC10)를 통하여 활성 영역(130c)에 전기적으로 접속되고, 또한 컨택트(CC)를 통하여 활성 영역(130b)에 결합되다.
이 메모리 셀(MC)의 배치가, 행 및 열 방향으로 거울 대칭으로 반복하여 배치되고, 제1 금속 배선(FM), 공유 컨택트(SCT), P형 활성 영역(132), 컨택트(CC)가 배치되어, 메모리 셀(MC)이 행렬 형상으로 배치된다.
도 44에 도시한 바와 같이, 게이트 전극이 모두 행 방향으로 긴 사각형 형상으로 형성되고, 각 활성 영역(132a-132e)에서는, 열 방향에서 동일 피치로 게이트 전극 및 컨택트가 배치된다. 따라서, 액세스 트랜지스터 및 드라이브 트랜지스터를 동일 패턴으로 배치할 수 있어, 이들 트랜지스터의 특성의 변동을 억제할 수 있다.
또한, 활성 영역도 열 방향으로 직선적으로 연장하여 배치된다. 따라서, 레이아웃에서는 모두 직선적으로 배선 및 활성 영역이 배치되고, 메모리 셀의 레이아웃이 간략화되고, 또한, 배선의 엣지 효과의 영향을 없앨 수 있다.
도 45는, 도 44에 도시한 게이트 전극, 제1 금속 배선 및 상층의 제2 금속 배선의 레이아웃을 도시하는 도면이다. 도 45에서, 각 N형 활성 영역 및 2열의 P형 활성 영역에 대응하여, 열 방향으로 직선적으로 연장하여 제2 금속 배선(134a-134g)이 각각 배치된다. 도 44에 도시한 N형 활성 영역(134b, 134c) 각각에 대응하여 배치되는 제2 금속 배선(134b, 134d)이, 각각 비트선 BL, /BL을 구성하고, 도 44에 도시한 P형 활성 영역(132a, 132b)에 대응하여 배치되는 제2 금속 배선(134c)은, 셀 전원선 ARVD를 구성하고, 대응하는 열의 메모리 셀(MC) 내의 부하 트랜지스터에 셀 전원 전압을 전달한다.
이 도 45에서도, 메모리 셀(MC)에 대한 배선 레이아웃은, 행 및 열 방향으로 거울 대칭으로 반복하여 배치되기 때문에, 메모리 셀(MC)의 배선에 대해서만 참조 번호를 붙인다.
도 45에서, 게이트 전극(133a-133d)은, 각각, 도 44에 도시한 게이트 전극 배선(133a-133d)에 대응한다. 게이트 전극 배선(133a)에 대하여 형성되는 제1 금속 배선(FM1)은, 비어(VV1)를 통하여 제2 금속 배선(SM1)에 결합된다. 마찬가지 로, 제1 금속 배선(FM5)이, 비어(VV2)를 통하여 제2 금속 배선(SM2)에 결합된다. 이 제2 금속 배선(SM2)은, 셀 접지 전압 ARVSS를 전달하기 위해 이용된다.
제1 금속 배선(FM2)은, 비어(VV3)를 통하여 제2 금속 배선(134b)에 전기적으로 결합된다. 마찬가지로, 제1 금속 배선(FM4)은, 비어(VV5)를 통하여 제2 금속 배선(134)에 결합되고, 또한, 제1 금속 배선(FM6)이, 비어(VV3)를 통하여 제2 금속 배선(134c)에 결합된다.
제1 금속 배선(SM8)이 비어(VV6)를 통하여 제2 금속 배선(134d)에 결합된다. 마찬가지로, 게이트 전극(133d)이, 결합되는 제1 금속 배선(FM9)은 비어(VV8)를 통하여 제2 금속 배선(SM4)에 결합된다.
제1 금속 배선(FM10)은, 비어(VV7)를 통하여 제2 금속 배선(SM3)에 결합된다. 비어(VV3)에 결합되는 제2 금속 배선(SM3)은, 셀 접지 전압을 전달하기 위해 이용된다. 이들 제2 금속 배선(SM1-SM4)은, 각각, 대응하는 제1 금속 배선에 대한 상층 배선과의 전기적 접속을 취하기 위한 중간층으로서 이용된다.
제1 금속 배선(FM3, FM7)은, 메모리 셀(MC) 내부에서, 스토리지 노드에 대한 트랜지스터의 상호 접속을 형성하고 있고, 상층 금속 배선에는 접속되지 않는다.
또한, 비어(VV), 제1 금속 배선(FM) 및 제2 금속 배선(SM)도, 이 메모리 셀(MC) 내에서의 배치와 마찬가지로, 메모리 셀 어레이 내에서 행 및 열 방향을 따라 거울 대칭으로 배치된다.
도 46은, 메모리 셀 어레이에서의 제2 금속 배선 및 제3 금속 배선의 레이아웃을 게이트 전극의 레이아웃과 함께 개략적으로 도시하는 도면이다. 도 46에서 는, 메모리 셀(MC)에 대하여 배치되는 게이트 전극(133a-133d)을 나타낸다.
도 46에서, 제3 금속 배선(136a-136c)이, 각각 간격을 두고, 행 방향으로 연속하여 직선적으로 연장하여 배치된다. 이들 제3 금속 배선(136a-136c)은, 열 방향을 따라 액세스 트랜지스터와의 접속부에서 거울 대칭의 배선 레이아웃을 갖는다.
이 도 46에서도, 메모리 셀(MC)의 구성 요소에 대하여 참조 번호를 붙이고, 다른 부분에 대해서는, 참조 번호는 붙이고 있지 않다. 이 메모리 셀(MC)에서의 배선 레이아웃이, 행 방향 및 열 방향에서, 거울 대칭으로 배치된다.
메모리 셀(MC)의 영역에서, 제3 금속 배선(136b)이, 게이트 전극(133a)에 결합되는 제2 금속 배선(SM1)에 비어(VW1)를 통하여 결합된다. 마찬가지로, 이 제3 금속 배선(136b)이, 게이트 전극(133b)에 결합되는 제2 금속 배선(SM4)에 비어(VW4)를 통하여 결합된다. 제2 금속 배선(SM2)은, 비어(VW2)를 통하여 제3 금속 배선(TM1)에 결합된다. 메모리 셀(MC)에서, 제2 금속 배선(SM2)과 점대칭의 위치에 있는 제2 금속 배선(SM3)이, 비어(VW3)를 통하여 제3 금속 배선(TM2)에 결합된다.
이들 제3 금속 배선(136a-136c)은, 각각 워드선 WL을 구성하고, 행 선택 신호를 전달한다. 따라서, 제3 금속 배선(136a-136c)은, 각각, 각 컨택트부에서 2개의 액세스 트랜지스터의 게이트 전극에 전기적으로 결합된다.
도 47은, 본 발명의 실시 형태7에 따른 메모리 셀 어레이의 제3 금속 배선 및 제4 금속 배선의 레이아웃을 게이트 전극의 배선 레이아웃과 함께 도시하는 도 면이다. 도 47에서는, 메모리 셀(MC) 내의 게이트 전극에 대하여 참조 번호 133a-133d를 붙인다. 메모리 셀(MC)의 배선 레이아웃이, 행 및 열 방향으로 거울 대칭으로 반복하여 배치된다.
도 47에서, 열 방향으로 직선적으로 연장하여, 도 46에 도시한 제2 금속 배선과 평면 레이아웃에서 거의 중첩하도록 제4 금속 배선(140a-140h)이 형성된다. 메모리 셀(MC)에 대하여, 제4 금속 배선(140b)이, 비어(VX1)를 통하여, 제3 금속 배선(TM1)에 결합된다. 이 제3 금속 배선(TM1)은, 도 44에 도시한 활성 영역(130b)에 결합되고, 메모리 셀의 드라이브 트랜지스터의 소스 노드에 결합된다. 이 제4 금속 배선(140b)은, 셀 접지 전압을 전달하는 셀 접지선(ARVS)으로서 이용된다.
제4 금속 배선(140d)은, 도 46에 도시한 제2 금속 배선(134c)과 거의 평면 레이아웃에서 중첩되도록 배치된다. 이 제4 금속 배선(140d)은, 다운 전원선 DWVD로서 이용되고, 메모리 셀(MC)의 구성 요소와는 접속되지 않는다. 하층에 형성되는 셀 전원선(도 45 참조)과, 데이터 기입 시, 선택적으로 전기적으로 접속된다.
제4 금속 배선(140f)은, 마찬가지로, 메모리 셀(MC)에서 비어(VX2)를 통하여 제3 금속 배선(TM2)에 결합된다. 이 제3 금속 배선(TM2)은, 도 44에 도시한 바와 같이, 활성 영역(130c)에 결합되고, 메모리 셀(MC)의 드라이브 트랜지스터의 소스 노드에 결합된다. 이 제4 금속 배선(140a)은, 셀 접지선(ARVS)으로서 이용된다.
제4 금속 배선(140a, 140c, 140e, 140g)은, 특히, 메모리 셀(MC)에 대해서는, 결합되지 않는다. 이들 제4 금속 배선(140a, 140c, 140e, 140g)은, 예를 들 면, 데이터 기입 시에, 셀 전원선의 전압 레벨을 조정하는 제어 신호(기입 열 선택 신호) 또는 기입 지시 신호를 전달하는 신호선으로서 이용되어도 된다. 또한 다른 제어 신호를 전달하는 배선층으로서 이용되어도 된다. 또한, 단순히, 비트선에 대한 실드 배선으로서 이용되어도 된다.
도 48은, 도 44 내지 도 47에 도시한 메모리 셀(MC)의 전기적 등가 회로를 도시하는 도면이다. 도 48에서, 메모리 셀(MC)에서，N형 활성 영역(130b) 내에, N 채널 MOS 트랜지스터(NQ3, NQ1)가 형성되고, 각각, 액세스 트랜지스터 및 드라이브 트랜지스터를 구성한다. P형 활성 영역(132a, 132b)에, 각각, 부하 트랜지스터를 구성하는 P 채널 MOS 트랜지스터(PQ1, PQ2)가 형성된다. N형 활성 영역(130c)에, 각각 드라이브 트랜지스터 및 액세스 트랜지스터를 구성하는 N 채널 MOS 트랜지스터(NQ2, NQ4)가 형성된다.
MOS 트랜지스터(NQ3)는, 게이트가 워드선 WL에 결합되고, 그 한쪽 도통 노드가 비트선 BL에 결합되고, 다른 쪽 도통 노드가 MOS 트랜지스터(NQ1, PQ1)의 드레인에 결합된다. MOS 트랜지스터(NQ1)는, 그 소스가 셀 접지선(ARVS)에 결합된다. MOS 트랜지스터(132a)는, 그 소스가 셀 전원선 ARVD에 결합된다.
이들 MOS 트랜지스터(NQ1, PQ1)의 게이트가, 앞의 도 44에 도시한 공통 컨택트 및 제1 금속 배선을 통하여 MOS 트랜지스터(PQ2, NQ2, NQ4)의 드레인에 결합된다. MOS 트랜지스터(PQ2, NQ2)의 게이트가, MOS 트랜지스터(NQ3, NQ1, PQ1)의 드레인에 결합된다. MOS 트랜지스터(PQ2, NQ2)는 각각, 소스가 셀 전원선 ARVD 및 셀 접지선(ARVS)에 결합된다. MOS 트랜지스터(NQ4)는, 그 소스가 비트선 /BL에 결 합된다.
따라서, 이 메모리 셀(MC)에서 활성 영역을 열 방향을 따라 연속적으로 연장하여 배치하고, 또한 열 방향으로 셀 전원선 및 셀 접지선을 직선적으로 연장하여 배치함으로써, 메모리 셀 열 단위로, 셀 전원선의 전압 레벨의 조정이 용이하게 된다. 특히, 도 47에 도시한 바와 같이, 제4 금속 배선을 이용하여, 열 방향으로 연속적으로 연장하는 다운 전원선 DWVD를 배치함으로써, 셀 전원선과 다운 전원선의 접속을 열 단위로 제어할 수 있고, 셀 전원선 ARDV의 기입 시의 전압 레벨을 열 단위로 용이하게 조정할 수 있다.
도 49는, 풀다운 소자를 구성하는 단위 트랜지스터(레플리카 액세스 트랜지스터)의 평면 레이아웃을 도시하는 도면이다. 도 49에서는, 활성 영역과 게이트 전극과 제1 금속 배선의 전압을 도시한다.
도 49에서，N형 활성 영역(152)이 서로 간격을 두고 열 방향으로 직선적으로 연장하여 배치된다. 게이트 전극(150)이 행 및 열 방향으로 정렬하여 배치된다. 각 게이트 전극(150)은, 2개의 활성 영역(152)과 교차하도록 배치된다. 각 게이트 전극 열이, 2개의 활성 영역마다 형성된다.
게이트 전극(150)은, 각각 열 방향에서 인접하는 2개의 게이트 전극이 각각 컨택트(156a, 156b)를 통하여 제1 금속 배선(154)에 접속된다. 활성 영역(152) 각각에서는, 게이트 전극(150)과 교대로, 제1 금속 배선(155)이 형성된다. 이 제1 금속 배선(155)은, 2개의 행 방향으로 인접하는 활성 영역(152)에 대하여 형성되고, 각각 컨택트(157a, 157b)를 통하여 대응하는 활성 영역(152)에 전기적으로 접 속된다.
이들 활성 영역(152) 및 게이트 전극(150)은, 메모리 셀의 N형 활성 영역(130) 및 게이트 전극(133) 제조 시에 병행하여 작성된다.
활성 영역(152)의 행 방향의 폭 La와, 행 방향으로 인접하는 활성 영역(152) 간의 거리 Lb는, 도 44에 도시한 메모리 셀 경계에서의 액세스 트랜지스터의 활성 영역(130a, 130b)의 폭 및 피치와 동일하다. 또한, 이 게이트 전극(150)의 열 방향에 관한 폭 Lc도, 도 44에 도시한 게이트 전극(133)(133a, 133b)과 동일하고, 또한, 게이트 전극(150)의 피치 Le도, 도 44에 도시한 메모리 셀의 인접 액세스 트랜지스터의 피치와 동일하다. 또한, 게이트 전극(150)과 인접 컨택트의 거리 Ld 및 Lf도, 도 44에 도시한 메모리 셀 경계 영역에 배치되는 액세스 트랜지스터와 동일한 조건이다. 또한, 게이트 전극(150)의 행 방향의 길이도 메모리 셀의 게이트 전극(133)의 행 방향의 길이와 동일하다.
따라서, 이 도 49에서 배치되는 풀다운 소자의 단위 트랜지스터(레플리카 액세스 트랜지스터)는, 도 44에 도시한 메모리 셀의 액세스 트랜지스터와 동일한 형상 파라미터 및 레이아웃 패턴을 갖는다. 또한, 활성 영역(152)은, 도 44에 도시한 활성 영역(130a, 130b)과 동일 불순물 농도로 구성된다. 이에 의해, 풀다운 소자의 단위 트랜지스터(레플리카 액세스 트랜지스터)의 전기적 특성이, 메모리 셀의 액세스 트랜지스터의 전기적 특성과 동일하게 된다. 이에 의해, 메모리 셀의 액세스 트랜지스터의 제조 파라미터의 변동에 기인하는 전기적 특성의 변동에 따라, 풀다운 소자의 온 저항을 자동적으로 조정할 수 있어, 선택 워드선의 전압 레벨을, 메모리 셀의 특성에 따라 최적치로 설정할 수 있다.
또한, 각 활성 영역(152)에서 열 방향을 따라 동일 피치로 게이트 전극을 배치할 수 있고, 고밀도로 풀다운용의 단위 트랜지스터를 배치할 수 있다. 따라서, 복수의 단위 트랜지스터를 각 워드선 부근에 배치하는 경우에도, 메모리 셀 어레이의 레이아웃 면적의 증대를 억제하여, 메모리 셀 어레이 내에 풀다운용의 단위 트랜지스터를 배치할 수 있다.
도 50은, 본 발명의 실시 형태7에 따른 풀다운 소자의 제2 금속 배선의 레이아웃을 도시하는 도면이다. 도 50에서는, 게이트 전극(150)의 레이아웃을 아울러 도시한다. 도 50에서, 열 방향으로 직선적으로 연장하여, 2개의 활성 영역(152) 간격으로, 제2 금속 배선(160)이 형성된다. 이 제2 금속 배선(160)은, 비어(161)를 통하여, 그 하층에 형성되는 제1 금속 배선(154)에 전기적으로 접속된다. 비어(161)는, 열 방향에서 2개의 게이트 전극(150)마다 배치된다. 1개의 비어(161)에 의해, 상하 좌우에 배치되는 4개의 트랜지스터를 병행하여 선택한다.
또한, 인접하는 활성 영역(152)을 전기적으로 접속하는 제1 금속 배선(155)에 대응하여, 제2 금속 배선(162)이 형성된다. 이 제2 금속 배선(162)은, 비어(163)를 통하여 하층에 형성되는 제1 금속 배선(155)에 접속된다. 이들 제2 금속 배선(160, 162)은, 메모리 셀의 비트선 및 셀 전원선의 제조 시에 병행하여 작성된다.
따라서, 도 50에 도시한 바와 같이, 제2 금속 배선(160, 162)에 의해, 각각, 서로 분리하여 배치되는 제1 금속 배선(154, 155)에 대하여 전기적 접속이 형성되 고, 이 전기적 접속 형성용의 비어(161, 163)가, 행 방향에서 정렬하여 배치된다. 비어(163)는, 제1 금속 배선(155)에 대응하여, 각 행마다 형성된다. 이에 의해, 각 단위 트랜지스터의 소스를 접지 노드에 결합할 수 있다.
도 51은, 본 발명의 실시 형태7에 따른 풀다운 소자의 제3 금속 배선의 레이아웃을 도시하는 도면이다. 도 51에서, 게이트 전극(150) 및 제2 금속 배선(160)(160a, 160b, 160c)을 아울러 도시한다.
도 51에서，행 방향으로 연속적으로 연장하여, 2개의 게이트 전극행마다, 제3 금속 배선(165)이 형성된다. 제3 금속 배선(165)은, 메모리 셀 어레이의 워드선을 구성하는 제3 금속 배선(136a-136c)과 동일 공정에서 연결하도록 형성된다. 제3 금속 배선(165)은, 각각, 비어(166)를 통하여 도 50에 도시한 제2 금속 배선(162)에 접속된다. 이 제2 금속 배선(162)은, 인접하는 활성 영역을 전기적으로 접속한다. 따라서, 1개의 비어(166)에 의해, 대응하는 워드선을 구성하는 제3 금속 배선(165)에 대하여 2개의 트랜지스터의 드레인 영역이 접속된다.
제2 금속 배선(160)(160a-160c) 간에, 제3 금속 배선(165)과 열 방향에서 교대로, 제3 금속 배선(167)이 형성된다. 이 제3 금속 배선(167)은 각각, 제2 금속 배선(162)에 대하여 형성되고, 대응하는 제2 금속 배선(162)과 비어(168)를 통하여 전기적으로 접속된다. 이 제3 금속 배선(167)은, 셀 접지 전압을 전달하기 위한 컨택트로서 이용된다.
이 워드선 WL을 구성하는 제3 금속 배선(165)은, 열 방향에서，2개의 게이트 전극(150)마다 형성된다. 따라서, 앞의 도 46에서 도시한 제3 금속 배선(136a- 136c)과 동일한 배선 피치 Lw1로 제3 금속 배선(165)을 배치할 수 있고, 메모리 셀 및 풀다운 소자의 단위 트랜지스터(레플리카 액세스 트랜지스터)에 대하여, 연속적으로 직선적으로 연장하여 워드선 WL을 구성하는 제3 금속 배선을 배치할 수 있다.
제2 금속 배선(160a, 160b, 160c)에, 각각, 제어 신호 SM<0>, SM<1> 및 LSM이 전달된다.
제2 금속 배선(160a-160c) 각각에서，1개의 워드선당 4개 단위 트랜지스터(레플리카 액세스 트랜지스터)(UATr)가 선택된다. 즉, 워드선을 구성하는 제3 금속 배선(165)과 제어 신호선을 구성하는 제2 금속 배선(160)(160a-160c)의 교차부에 대하여 상하 좌우로 배치되는 4개 단위 트랜지스터(레플리카 액세스 트랜지스터)(UATr)가, 병행하여 선택된다. 제어 신호선의 수를 증대함으로써, 1 워드선당 동시에 선택되는 단위 트랜지스터의 수는, 더 증대시킬 수 있다. 여기에서는, 각 제어 신호 SM<0>, SM<1> 및 LSM에 의해, 1 워드선당 4개 단위 트랜지스터(레플리카 액세스 트랜지스터)(UATr)가 선택되는 배선 레이아웃을 일례로서 나타낸다. 행렬 형상으로 배열되는 복수의 게이트 전극을 이용하여 1개의 컨택트/비어에 의해, 복수의 게이트 전극에 선택 신호를 전달할 수 있고，1 워드선당 복수의 단위 트랜지스터를 1개의 제어 신호선으로 병행하여 선택할 수 있다.
도 52는, 본 발명의 실시 형태7에 따른 풀다운 소자의 제3 및 제4 금속 배선의 레이아웃을 도시하는 도면이다. 도 52에서도, 게이트 전극(150)의 레이아웃을 아울러 도시한다.
도 52에서, 도 51에 도시한 제2 금속 배선(160a-160c)과 평면 레이아웃에서 교대로, 열 방향으로 직선적으로 연장하여 제4 금속 배선(170)이 형성된다. 제4 금속 배선(170)은, 대응하는 열에 배치되는 제3 금속 배선(167)과 비어(172)를 통하여 전기적으로 접속된다. 이 제3 금속 배선(170)은, 각각 셀 접지 전압 VSS를 전달한다. 따라서, 이 각 제4 금속 배선(170)에서는, 제3 금속 배선(165)에 대한 비어(166)와 제3 금속 배선(167)에 대한 비어(172)가, 열 방향을 따라 정렬하여 교대로 배치된다. 열 방향에서, 이 비어(166, 172)에 의해, 4개 단위 트랜지스터(UATr)가 배치되고, 열 방향에서는, 인접하는 비어(172) 간에, 2개의 단위 트랜지스터(레플리카 액세스 트랜지스터)(UATr)가 배치된다.
따라서, 상층 배선의 접속을 포함하여, 메모리 셀의 액세스 트랜지스터의 레이아웃으로 실질적으로 동일한 레이아웃으로, 풀다운용의 단위 트랜지스터를 배치할 수 있고, 메모리 셀의 액세스 트랜지스터의 레플리카를 정확하게 형성할 수 있다. 또한, 메모리 셀의 레이아웃과 마찬가지로 배선도 행 또는 열 방향으로 직선적으로 연장할 뿐이며, 레이아웃이 용이하여, 제조 시에 정확하게 패터닝하여 메모리 셀의 액세스 트랜지스터의 레플리카 트랜지스터를 제조할 수 있다.
도 53은, 이 풀다운 소자(PD)의 전기적 등가 회로를 메모리 셀(MCa, MCb)의 전기적 등가 회로와 아울러 도시하는 도면이다. 도 53에서는，2개의 제어 신호선(SMa, SMb)과, 워드선(WLa, WLb)에 대응하여 배치되는 풀다운 소자(PD) 내의 단위 트랜지스터의 배치를 도시한다.
도 53에서, 풀다운 소자(PD)에서, 공통의 접지선(170a)에 결합되는 N 채널 MOS 트랜지스터(RQ0-RQ2)가 1열로 정렬하여 배치되고, 또한，MOS 트랜지스터(RQ3, RQ5)가 1열로 정렬하여 배치되고, 또한 MOS 트랜지스터(RQ2, RQ8)가 1열로 정렬하여 배치된다.
MOS 트랜지스터(RQ0-RQ5)는, 각각의 게이트에, 제어 신호선(160s)을 통하여 제어 신호 SMs를 받는다. MOS 트랜지스터(RQ6-RQ8)는, 각각의 게이트에, 제어 신호선(160t)을 통하여 제어 신호(SMt)를 받는다.
워드선(WLa, WLb) 간에 형성되는 MOS 트랜지스터(RQ1, RQ2, RQ4, RQ5)가, 공통의 컨택트 및 비어를 통하여 제어 신호선(160s)에 결합되고, 또한，MOS 트랜지스터(RQ7, RQ8)가, 공통의 컨택트 및 비어를 통하여 제어 신호선(160t)에 결합된다. 이 경우에는, MOS 트랜지스터(RQ1, RQ2)가 공통의 컨택트 및 비어를 통하여 접지선(170a)에 결합되고, MOS 트랜지스터(RQ4, RQ5, RQ7, RQ8)가, 공통의 비어 및 컨택트를 통하여, 셀 접지선(170b)에 결합된다.
이들의 MOS 트랜지스터(RQ0-RQ8)가, 필요한 수 행렬 형상으로 배치되고, 각각에 대응하는 제어 신호가 공급된다.
또한, 제어 신호 SMs 및 SMt는, 제어 신호군 SMG에 포함되는 제어 신호이다. 제어 신호 SMs 및 SMt가, 동일한 제어 신호이면, 1개의 워드선당 8개의 단위 트랜지스터를 병행하여 선택할 수 있다.
메모리 셀(MCa)은, 워드선(WLa) 상의 신호에 따라서 도통하고, 내부의 플립플롭 FF를, 비트선 BL 및 /BL에 결합하는 액세스 트랜지스터 ATaa 및 ATab를 포함한다. 메모리 셀(MCb)은, 워드선(WLb) 상의 신호 전위에 응답하여 도통하여, 플립플롭 FF를, 비트선 BL 및 /BL에 결합하는 액세스 트랜지스터 ATba 및 ATbb를 포함 한다.
MOS 트랜지스터(RQ0-RQ8)가, 이들 액세스 트랜지스터 ATaa 및 ATba 및 ATab 및 ATbb의 게이트 전극에 대하여 동일한 레이아웃을 갖는다. 따라서, 이들 액세스 트랜지스터 ATaa, ATab, ATba 및 ATbb와, MOS 트랜지스터(RQ0-RQ8)는, 동일한 전기적 특성을 갖는다. 메모리 셀(MCa, MCb)에서, 제조 파라미터의 변동 등에 따라, 그 임계치 전압이 변동된 경우, MOS 트랜지스터(RQ0-RQ8)에서도, 동일한 제조 파라미터의 변동이 반영되고(예를 들면 마스크 위치 어긋남, 불순물 농도 등의 변동), 마찬가지의 임계치 전압 변동이 발생하고, 이 메모리 셀의 동작 특성에 따라, 선택 워드선의 전압 레벨을 조정할 수 있다.
이상과 같이, 풀다운 소자를, 메모리 셀의 액세스 트랜지스터의 레플리카 트랜지스터로 형성한다. 이 풀다운 소자(PD)의 단위 트랜지스터(레플리카 액세스 트랜지스터)는, 메모리 셀 제조 공정 시, 동일한 제조 공정으로 제작된다. 이에 의해, 정확하게, 메모리 셀의 액세스 트랜지스터와 동일한 레이아웃 및 게이트 전극조건으로, 레플리카 액세스 트랜지스터를 형성할 수 있다. 메모리 셀의 제조 파라미터의 변동이 생겨도, 동일한 변동을 레플리카 액세스 트랜지스터에 반영시킬 수 있다. 따라서, 제조 파라미터의 변동을 반영한 전압 레벨로 선택 워드선의 전압 레벨을 설정할 수 있다. 이에 의해, 판독 마진을 확보할 수 있어, 안정적으로 데이터의 기입 및 판독을 행할 수 있다.
또한, 풀다운 소자(PD)에서는, 더미 셀을 이용하지 않고, 액세스 트랜지스터의 레플리카 트랜지스터만을 배치하고 있어, 이 풀다운 소자(PD)의 배치 면적을 저 감할 수 있다.
또한, 전술한 설명에서는, 판독 마진을 개선하는 풀다운 소자(PD)와, 기입 어시스트를 행하는 기입 어시스트 어레이 전원 회로의 양자를 함께 이용하고 있다. 이에 의해, 선택 워드선의 전압 레벨을 풀다운하는 구성에서도, 안정적으로 기입 마진을 확보할 수 있다. 그러나, 이 기입 어시스트 셀 전원 회로는, 단독으로, 풀다운 소자와 독립의 실시예로서 형성되어도 된다. 기입 마진을 확실하게 확대할 수 있다.
[실시 형태8]
도 54는, 본 발명의 실시 형태8에 따른 반도체 기억 장치의 주요부의 구성을 도시하는 도면이다. 이 도 54에 도시한 반도체 기억 장치는, 도 28에 도시하는 반도체 기억 장치의 구성과 이하의 점에서 그 구성이 서로 다르다. 즉, 워드선군(WG0-WGi) 각각에 대응하여 형성되는 드라이버 전원선(DPL0-DPLi) 각각에 대하여, 복수의 레벨 시프터(LSFN0, LSFN1, …)가 형성된다. 이들 레벨 시프터(LSFN0, LSFN1, …)는, 각각, 메모리 셀(MC)의 액세스 트랜지스터와 동일한 트랜지스터(레플리카 액세스 트랜지스터(UATr))를, 1개 또는 복수개 포함한다. 이들 레벨 시프터(LSFN0, LSFN1, …) 각각의 단위 트랜지스터는, 저항 모드로 동작하고, 대응하는 드라이버 전원선의 전압 레벨을 풀다운한다(저항 분할에 의함).
드라이버 전원선 프리차지 회로(DPG0·DPGi)에서는, 상위 프리디코드 신호를 받는 NAND 회로(NG10)의 출력 신호에 따라서 P 채널 MOS 트랜지스터(PQ32)가 선택적으로 도통하여, 대응하는 드라이버 전원선(DPL)을 전원 노드에 결합한다.
이 도 54에 도시한 반도체 기억 장치의 다른 구성은, 도 28에 도시한 반도체 기억 장치의 구성과 동일하며, 대응하는 부분에는 동일 참조 부호를 붙이고, 그 상세 설명은 생략한다.
워드선군 WGTO·WG7i는, 각각, 대응하는 상위 프리디코드 신호 XH 및 XM이, 모두 H 레벨일 때에 선택된다. 따라서, 선택 워드선군에 대한 드라이버 전원선이, 전원 노드에 전기적으로 결합되고, 비선택 워드선군에 대해서는, 드라이버 전원선(DPL)은, 전원 노드로부터 분리되어, 레벨 시프터(LSFN0, LSFN1)에 의해 접지 전압 레벨로 유지된다. 이에 의해, 비선택 워드선군에서 워드선 드라이버를 통하여 리크 전류가 흐르는 것을 방지할 수 있고, 소비 전류를 저감할 수 있으며, 또한 스탠바이 시의 소비 전류를 저감할 수 있다.
드라이버 전원선에 풀다운용의 레벨 시프터를 형성함으로써, 각 워드선에 풀다운 소자를 형성하는 구성에 비하여, 소자의 수를 저감할 수 있어, 어레이 면적이 증대하는 것을 억제할 수 있다.
도 55a 및 도 55b는, 도 54에 도시한 레벨 시프터(LSFN0, LSFN1)의 구성의 일례를 도시하는 도면이다. 도 55a에서，레벨 시프터(LSFN)(LSFN0, LSFN1)는, 대응하는 드라이버 전원선 DPLs와 접지 노드 간에 접속되고, 그 게이트가 전원 노드에 결합되는 N 채널 MOS 트랜지스터(RQ10)를 구비한다. 이 MOS 트랜지스터(RQ10)는, 메모리 셀의 액세스 트랜지스터와 동일 레이아웃의 트랜지스터(레플리카 액세스 트랜지스터)(UATr)로 구성되고, 메모리 셀의 액세스 트랜지스터의 임계치 전압의 변동을 반영한다. 게이트가 전원 노드에 결합되어 있고, 항상 온 상태로 되어, 그 채널 저항(온 저항)에 의해 저항 소자로서 동작한다.
도 55b에 도시한 레벨 시프터(LSFN)는, 게이트 및 드레인이 함께 대응하는 드라이버 전원선 DPLs에 결합되고, 그 소스가 접지 노드에 결합되는 N 채널 MOS 트랜지스터(RQ11)를 구비한다. 이 MOS 트랜지스터(RQ11)도, 메모리 셀의 액세스 트랜지스터와 동일한 레이아웃을 갖는 트랜지스터로 구성되고, 메모리 셀의 N 채널 MOS 트랜지스터의 임계치 전압의 변동을 반영한다. MOS 트랜지스터(RQ11)는, 게이트 및 드레인이 상호 접속되어 저항 모드로 동작하고, 대응하는 드라이버 전원선(DPL)의 전압 레벨을 저하시킨다.
도 56은, 선택 워드선군의 대응하는 드라이버 전원선(DPL)의 드라이버 전원선 프리차지 회로(DPG) 및 레벨 시프터(LSFN) 및 워드선 드라이버의 전기적 접속을 도시하는 도면이다. 도 56에서, 드라이버 전원선 프리차지 회로 내의 MOS 트랜지스터(PQ32)가 온 저항 Rp를 갖는다. 레벨 시프터에서 MOS 트랜지스터(RQ10 또는 RQ11)가 온 저항 Rn을 갖는다. 드라이버 전원선(DPLi)이, 워드선 드라이버의 MOS 트랜지스터(PQ30)를 통하여 워드선 WL에 결합된다. 워드선 드라이버 트랜지스터의 소스 노드(ND10)(드라이버 전원선)의 전위 V(ND10)는, 다음 식으로 나타난다.
V(ND10)=VDD·Rn/(Rp+Rn)=VDD/(1+(Rp/Rn))
메모리 셀의 액세스 트랜지스터의 임계치 전압이 높아지고, 전류 구동력이 작아지며, 따라서 컨덕턴스가 작아졌을 때에는, 저항 Rn의 저항치가 높아진다. 따라서, 드라이버 트랜지스터의 소스 노드(ND10)의 전위 V(ND10)가 높아지고, 선택 워드선 WL의 전위가 높아진다. 이 메모리 셀의 액세스 트랜지스터의 임계치 전압 이 높은 상태에서는, 액세스 트랜지스터의 전류 구동력이 작고, 메모리 셀의 스태틱 노이즈 마진이 충분히 확보되어, 선택 워드선의 전위를 높게 해도 메모리 셀의 기억 데이터는 안정적으로 유지된다. 이때, 또한, 레벨 시프터(LSFN)의 MOS 트랜지스터의 온 저항이 높게 되어 있고, 필요 이상으로 선택 워드선의 전압 레벨이 저하되는 것을 억제할 수 있다.
반대로, 메모리 셀의 액세스 트랜지스터의 임계치 전압이 낮아지고, 전류 구동력이 커지며, 컨덕턴스가 커졌을 때에는, 저항 Rn의 저항치가 저하된다. 따라서, 드라이버 트랜지스터의 소스 노드(ND10)의 전위가 저하되고, 선택 워드선의 전위가 저하된다. 메모리 셀의 액세스 트랜지스터의 전류 구동력이 작아지고, 메모리 셀의 스태틱 노이즈 마진이 커진다.
따라서, MOS 트랜지스터(PQ32, RQ10 또는 RQ11)의 온 저항에 의한 저항 분할 회로를 이용하여 워드선 드라이버의 전원 전압을 저하시키고 있고, 이들 트랜지스터의 온 저항치 Rp 및 Rn을 조정함으로써, 메모리 셀의 스태틱 노이즈 마진에 따라 최적의 전압 레벨로 선택 워드선을 설정할 수 있고, 저전원 전압 하에서도 안정적으로 데이터의 판독을 행할 수 있다.
데이터 기입 시에, 메모리 셀의 액세스 트랜지스터의 임계치 전압이 낮은 경우에는, 메모리 셀의 기입 마진이 크게 되어 있고, 선택 워드선의 전압이 낮게 되는 상태에서도, 충분히 기입 마진은 확보할 수 있어, 고속으로 데이터의 기입을 행할 수 있다. 메모리 셀의 액세스 트랜지스터의 임계치 전압이 높은 경우에는, 선택 워드선의 전압 레벨의 저하에 의해, 기입 마진이 저하되는데, 이 상태에서는, 선택 워드선의 전압 레벨의 저하는 억제되어 있고, 기입 마진의 열화는 억제되어 있어, 고속의 기입이 실현된다.
또한, 전술한 설명에서는，레벨 시프터(LSFN)의 구성 요소의 트랜지스터로서 레플리카 액세스 트랜지스터를 이용하고 있다. 그러나, 메모리 셀의 드라이버 트랜지스터로 동일한 레이아웃을 갖고, 드라이버 트랜지스터의 특성 변동에 연동하는 특성을 갖는 트랜지스터(레플리카 드라이브 트랜지스터)가 이용되어도 된다. 이 경우에도, 마찬가지의 효과를 얻을 수 있다.
또한, 도 38 및 도 39에 도시한 바와 같이, 각 레벨 시프터(LSFN)에서, 복수의 액세스/드라이버 레플리카 트랜지스터가 형성되고, 이들 레플리카 트랜지스터가 제어 신호 또는 마스크 배선에 의해 선택적으로 또한 고정적으로 도통 상태로 되어도 된다.
또한, 기입 어시스트 전원 회로가 형성되고, 레벨 시프터와 기입 어시스트 전원 회로의 조합으로, 메모리 셀의 스태틱 노이즈 마진 및 기입 마진의 조정이 행해져도 된다.
이상과 같이, 본 발명의 실시 형태8에 따르면, 드라이버 전원선에 풀다운용의 레벨 시프터를 형성하고, 선택 워드선군에 대한 드라이버 전원선의 전압을 시프트다운하고 있다. 따라서, 메모리 셀의 스태틱 노이즈 마진 및 기입 마진을 면적증대를 수반하지 않고 개선할 수 있어, 저전원 전압 하에서도 안정적으로 또한 고속으로 데이터의 판독 및 기입을 행할 수 있는 반도체 기억 장치를 실현할 수 있다.
본 발명은, 일반적으로, 스태틱형 메모리 셀을 갖는 반도체 기억 장치에 대하여 적용할 수 있고, 특히, 저전원 전압을 이용하는 저소비 전력의 스태틱형 반도체 기억 장치에 대하여 적용함으로써, 저소비 전력으로 안정적으로 동작하는 스태틱형 반도체 기억 장치를 실현할 수 있다.
본 발명을 상세히 설명하였지만, 이것은 예시를 위한 것으로서, 한정해서는 안 되며, 발명의 정신과 범위는 첨부의 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.
제1 관점에 따른 반도체 기억 장치에서는, 워드선 드라이버에 포함되는 레벨 시프트 소자를 이용하여 드라이버 전원 전압을 레벨 시프트하여 선택 워드선에 전달하고 있다. 따라서, 판독 시의 선택 워드선 전위를 낮게 할 수 있고, 메모리 셀의 액세스 트랜지스터의 컨덕턴스가 작아져, 판독 시의 스태틱 노이즈 마진이 개선되어, 안정적으로 데이터의 판독을 행할 수 있다.
또한, 레벨 시프트 소자를 이용하고 있을 뿐이며, 레벨 변환용의 전원은 불필요해져, 전원 구성이 간략화된다. 또한, 선택 워드선의 전압을 변환시키기 위한 레벨 변환 회로는 아무것도 이용되어 있지 않아서, 워드선 드라이버의 레이아웃 면적의 증대는 억제된다.
제2 관점에 따른 반도체 기억 장치에서는, 각 워드선에 풀다운 소자가 접속되어 있고, 선택 워드선의 전위를, 워드선 드라이버의 전원 전압보다 낮게 할 수 있다. 따라서, 제1 관점에 따른 반도체 기억 장치와 마찬가지로, 판독 시의 메모 리 셀의 스태틱 노이즈 마진을 개선할 수 있다.
또한, 풀다운 소자를 이용하고 있을 뿐이며, 선택 워드선의 전압 변환용의 전원은 불필요하여, 전원 구성이 간략화된다.
또한, 단순히 각 워드선에 풀다운 소자가 접속되어 있을 뿐이며, 선택 워드선의 전압 레벨을 변환하기 위한 레벨 변환 회로는 불필요하여, 워드선 드라이버의 레이아웃 면적의 증대는 억제된다.
제3 관점에 따른 반도체 기억 장치에서는, 각 워드선에 접속되는 풀다운 소자가, 메모리 셀의 액세스 트랜지스터와 동일한 게이트 전극 피치로 배치된다. 풀다운용 트랜지스터의 레플리카 게이트 전극은 행 및 열 방향을 따라 정렬하여 배치된다. 따라서, 더미 셀을 이용하는 구성에 비하여, 더 효율적으로, 풀다운용 트랜지스터 소자를 배치할 수 있다. 또한, 필요한 수의 풀다운용 트랜지스터 소자를 도통 상태로 함으로써, 최적의 레벨로 선택 워드선 전위를 설정할 수 있고, 확실하게, 판독 시의 스태틱 노이즈 마진을 개선할 수 있으며, 안정적으로 데이터의 판독을 행할 수 있다.
또한, 제4 관점에 따른 반도체 기억 장치에서는, 기입 어시스트 소자를 이용하여, 선택 열의 셀 전원선을 다운 전원선에 전기적으로 결합하여, 그 레벨을 저하시킴으로써 메모리 셀의 부하 트랜지스터의 구동력이 작아지지만, 액세스 트랜지스터의 구동력은 판독 시와 동일하며 변화하지 않기 때문에, 판독 마진을 손상시키지 않고 기입 마진을 크게 할 수 있어, 고속 기입이 실현된다. 또한, 셀 전원선과 다운 전원선을 전기적으로 접속하고 있고, 전하의 이동에 의해 셀 전원선의 전압 레 벨이 고속으로 변화한다. 또한, 셀 전원선의 전압 레벨은, 용량 분할에 의해 중간전압 레벨로 설정되어, 기입 마진을 최적화할 수 있다.
제5 관점에 따른 반도체 기억 장치에서는, 워드선 드라이버에 전압을 전달하는 드라이버 전원선에 풀다운용의 레벨 시프트 회로가 접속되어 있고, 선택 워드선의 전위를, 워드선 드라이버를 통하여 낮게 할 수 있다. 따라서, 제1 관점에 따른 반도체 기억 장치와 마찬가지로, 판독 시의 메모리 셀의 스태틱 노이즈 마진을 개선할 수 있다.
또한, 워드선 드라이버의 전원 전압의 풀다운을 행할 뿐이며, 선택 워드선의 전압 변환용의 전원은 불필요하여, 전원 구성이 간략화된다. 또한, 복수의 워드선 드라이버에 공통으로 레벨 시프트 회로를 배치하고 있고, 레벨 시프트용의 소자의 수를 저감할 수 있어, 어레이 면적의 증대를 억제할 수 있다.

Claims (31)

  1. 행렬 형상으로 배열되는 복수의 스태틱형 메모리 셀,
    각 상기 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선, 및
    각 상기 워드선에 대응하여 배치되고, 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버를 포함하고,
    각 상기 워드선 드라이버는, 드라이버 전원 노드의 전압 레벨을 상기 드라이버 전원 노드의 전압보다 낮은 전압 레벨로 시프트하는 레벨 시프트 소자를 포함하고, 대응하는 워드선의 선택 시, 대응하는 워드선을 상기 레벨 시프트 소자에 의해 레벨 시프트된 전압 레벨로 구동하는 반도체 기억 장치.
  2. 제1항에 있어서,
    각 상기 메모리 셀은, 데이터 기억부에, 셀 전원 노드에 접속되는 부하 트랜지스터와, 상기 부하 트랜지스터와 직렬로 접속되는 드라이브 트랜지스터를 포함하고,
    상기 레벨 시프트 소자는, 상기 부하 트랜지스터와 마찬가지의 임계치 전압 특성을 갖는 부하 트랜지스터와 동일 도전형의 트랜지스터 소자로 구성되는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 트랜지스터 소자는, 복수의 병렬 배치되는 단위 트랜지스터로 구성되는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 메모리 셀의 부하 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터로 구성되고,
    상기 단위 트랜지스터는, 상기 부하 트랜지스터의 채널 폭과 채널 길이의 비의 0.5배 내지 5배 사이의 채널 폭과 채널 길이의 비를 갖는 반도체 기억 장치.
  5. 제1항에 있어서,
    각 상기 메모리 셀은, 데이터 기억부에, 셀 전원 노드에 접속되는 부하 트랜지스터와, 상기 부하 트랜지스터와 직렬로 접속되는 드라이브 트랜지스터를 포함하고,
    상기 메모리 셀의 부하 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터로 구성되고,
    상기 레벨 소자는, 상기 부하 트랜지스터의 채널 폭과 채널 길이의 비의 0.5배 내지 5배 사이의 채널 폭과 채널 길이의 비를 갖는 트랜지스터 소자를 포함하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 셀은, 제1 도통 노드가 셀 전원 노드에 결합되고 또한 게이트 전극이 내부의 기억 노드에 접속되는 부하 트랜지스터를 포함하고,
    상기 레벨 시프트 소자는, 상기 부하 트랜지스터의 게이트 전극과 동일 방향으로 연장하여 배치되는 게이트 전극을 갖는 트랜지스터 소자를 포함하는 반도체 기억 장치.
  7. 제1항에 있어서,
    각 메모리 열에 대응하여 개개로 배치되고, 각각이 대응하는 열의 메모리 셀의 셀 전원 노드에 결합되는 복수의 어레이 전원선과,
    데이터 기입 시, 선택 열의 메모리 셀에 대응하여 배치되는 셀 전원선의 전압 레벨을 저하시키는 기입 어시스트 회로를 더 포함하는 반도체 기억 장치.
  8. 행렬 형상으로 배열되는 복수의 스태틱형 메모리 셀,
    각 상기 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선,
    각 상기 워드선에 대응하여 배치되고, 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버, 및
    각 상기 워드선에 대응하여 형성되고, 각각이 대응하는 워드선의 선택 시의 전압 레벨을 저하시키는 복수의 풀다운 소자
    를 포함하는 반도체 기억 장치.
  9. 제8항에 있어서,
    각 상기 메모리 셀은, 데이터 기억부에, 셀 전원 노드에 접속되는 부하 트랜지스터와, 그 부하 트랜지스터와 직렬로 접속되는 드라이브 트랜지스터를 포함하고,
    상기 풀다운 소자는, 상기 드라이브 트랜지스터와 마찬가지의 임계치 전압 특성을 갖는 동일 도전형의 트랜지스터 소자로 구성되는 반도체 기억 장치.
  10. 제8항에 있어서,
    각 상기 메모리 셀은, 데이터 기억부에, 셀 전원 노드에 접속되는 부하 트랜지스터와, 그 부하 트랜지스터와 직렬로 접속되는 드라이브 트랜지스터를 포함하고,
    상기 메모리 셀의 드라이브 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터로 구성되고,
    상기 풀다운 소자는, 상기 드라이브 트랜지스터의 채널 폭과 채널 길이의 비의 0.5배 내지 5배 사이의 채널 폭과 채널 길이의 비를 갖는 트랜지스터를 포함하는 반도체 기억 장치.
  11. 제8항에 있어서,
    각 상기 풀다운 소자는, 데이터 기입 제어 신호에 따라서 데이터 기입 시 비도통 상태로 되는 트랜지스터 소자로 구성되는 반도체 기억 장치.
  12. 제8항에 있어서,
    상기 풀다운 소자는, 대응하는 워드선 드라이버와 대응하는 행의 메모리 셀 사이에 배치되는 반도체 기억 장치.
  13. 제8항에 있어서,
    각 상기 풀다운 소자는, 복수의 병렬 배치되는 단위 트랜지스터로 구성되는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 메모리 셀의 드라이브 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터로 구성되고,
    상기 단위 트랜지스터는, 상기 드라이브 트랜지스터의 채널 폭과 채널 길이의 비의 0.5배 내지 5배 사이의 채널 폭과 채널 길이의 비를 갖는 반도체 기억 장치.
  15. 제8항에 있어서,
    상기 메모리 셀은, 셀 전원 노드에 접속되는 부하 트랜지스터와 직렬로 접속 되고 또한 상기 부하 트랜지스터의 게이트 전극에 접속되는 게이트 전극을 갖는 드라이브 트랜지스터를 포함하고,
    상기 풀다운 소자는, 상기 드라이브 트랜지스터의 게이트 전극과 동일 방향으로 연장하여 배치되는 게이트 전극을 갖는 트랜지스터 소자를 포함하는 반도체 기억 장치.
  16. 제8항에 있어서,
    상기 메모리 셀은, 대응하는 워드선에 결합되는 게이트 전극을 갖고 상기 대응하는 워드선의 전위를 따라서 선택적으로 도통하는 액세스 트랜지스터를 포함하고,
    상기 풀다운 소자는, 상기 액세스 트랜지스터의 게이트 전극과 동일 방향으로 연장하여 배치되는 게이트 전극을 포함하는 트랜지스터 소자를 포함하는 반도체 기억 장치.
  17. 제8항에 있어서,
    각 상기 메모리 셀은, 대응하는 워드선의 전위를 따라서 선택적으로 도통하는 액세스 트랜지스터를 포함하고,
    상기 풀다운 소자는, 상기 액세스 트랜지스터와 마찬가지의 임계치 전압 특성을 갖는 동일 도전형의 트랜지스터 소자로 구성되는 반도체 기억 장치.
  18. 제8항에 있어서,
    각 상기 메모리 셀은, 대응하는 워드선의 전위를 따라서 선택적으로 도통하는 액세스 트랜지스터를 포함하고,
    상기 메모리 셀의 액세스 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터로 구성되고,
    상기 풀다운 소자는, 상기 액세스 트랜지스터의 채널 폭과 채널 길이의 비의 0.5배 내지 5배 사이의 채널 폭과 채널 길이의 비를 갖는 트랜지스터를 포함하는 반도체 기억 장치.
  19. 제8항에 있어서,
    상기 메모리 셀은, 셀 전원 노드에 접속되는 부하 트랜지스터와, 상기 부하 트랜지스터와 직렬로 접속되고 또한 상기 부하 트랜지스터의 게이트에 접속되는 게이트를 갖는 드라이브 트랜지스터와, 대응하는 워드선에 결합되는 게이트를 갖고 상기 대응하는 워드선의 전위에 응답하여, 선택적으로 도통하는 액세스 트랜지스터를 포함하고,
    상기 풀다운 소자는, 상기 드라이브 트랜지스터의 채널 폭과 채널 길이의 비와 상기 액세스 트랜지스터의 채널 폭과 채널 길이의 비 사이의 채널 폭과 채널 길이의 비를 갖는 상기 액세스 트랜지스터 및 드라이브 트랜지스터와 동일 도전형의 트랜지스터 소자를 포함하는 반도체 기억 장치.
  20. 제8항에 있어서,
    각 상기 풀다운 소자는, 대응하는 워드선에 결합되는 복수의 트랜지스터 소자를 포함하고, 상기 복수의 트랜지스터 소자는, 제어 신호에 따라서 선택적으로 도통 상태로 설정되는 반도체 기억 장치.
  21. 제20항에 있어서,
    각 상기 메모리 셀은, 대응하는 워드선 상의 전압을 따라서 도통 상태로 되는 액세스 트랜지스터를 포함하고,
    상기 트랜지스터 소자는, 상기 액세스 트랜지스터와 동일한 게이트 전극의 레이아웃을 갖는 반도체 기억 장치.
  22. 제8항에 있어서,
    각 메모리 셀 열에 대응하여 개개로 배치되고, 각각이 대응하는 열의 메모리 셀의 셀 전원 노드에 결합되는 복수의 어레이 전원선과,
    데이터 기입 시, 선택 열의 메모리 셀에 대응하여 배치되는 셀 전원선의 전압 레벨을 저하시키는 기입 어시스트 회로를 더 포함하는 반도체 기억 장치.
  23. 행렬 형상으로 배열되고, 각각이 액세스 트랜지스터와 데이터를 기억하는 드라이브 트랜지스터를 포함하는 복수의 스태틱형 메모리 셀,
    각 상기 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀의 액세스 트랜지스터가 접속되는 복수의 워드선,
    각 상기 워드선에 대응하여 배치되고, 각각이 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버,
    서로 분리되어 메모리 셀 열 방향을 따라 연속적으로 연장하여 각 워드선과 교차하도록 배치되고, 또한 각 상기 워드선에 교차부에서 전기적으로 결합되는 복수의 활성 영역, 및
    각 활성 영역에 대하여 메모리 셀 열 방향에서 상기 액세스 트랜지스터의 게이트 전극과 동일 피치 및 레이아웃으로 배치되는 복수의 레플리카(replica) 게이트 전극을 포함하고,
    상기 복수의 레플리카 게이트 전극은, 행 및 열 방향에서 정렬하여 배치되고, 각 워드선은 각 레플리카 게이트 전극의 열 방향의 제1 측에서 대응하는 활성 영역과 결합되고,
    상기 레플리카 게이트 전극과 교차하도록 열 방향으로 연속적으로 배치되고, 또한 대응하는 열의 레플리카 게이트 전극과 전기적으로 결합되고, 각각이, 대응하는 레플리카 게이트 전극에 제어 신호를 전달하는 복수의 제어 신호선,
    각 상기 활성 영역의 각 레플리카 게이트 전극의 열 방향의 제1 측과 대향하는 제2 측에서 전기적으로 결합되고, 접지 전압을 각각이 전달하는 복수의 셀 접지선을 포함하는 반도체 기억 장치.
  24. 제23항에 있어서,
    열 방향에서 인접하는 레플리카 전극을 상호 접속하는 도전선을 더 포함하고, 1개의 제어 신호선에 의해, 1 워드선당 복수의 레플리카 게이트 전극에 공통으로 제어 신호가 공급되는 반도체 기억 장치.
  25. 제23항에 있어서,
    각 메모리 셀 열에 대응하여 개개로 배치되고, 각각이 대응하는 열의 메모리 셀의 셀 전원 노드에 결합되는 복수의 어레이 전원선과,
    데이터 기입 시, 선택 열의 메모리 셀에 대응하여 배치되는 셀 전원선의 전압 레벨을 저하시키는 기입 어시스트 회로를 더 포함하는 반도체 기억 장치.
  26. 행렬 형상으로 배열되는 복수의 스태틱형 메모리 셀,
    각 상기 메모리 셀 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선,
    각 상기 워드선에 대응하여 배치되고, 워드선 선택 신호에 따라서 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버,
    각 메모리 셀 열에 대응하여 개개로 배치되고, 각각이 대응하는 열의 메모리 셀의 셀 전원 노드에 결합되는 복수의 어레이 전원선,
    각 메모리 셀 열에 대응하여 배치되고, 데이터 판독 시에 접지 전압 레벨로 유지되고, 데이터 기입 시에 플로팅 상태로 되는 복수의 다운 전원선, 및
    각 셀 전원선에 대응하여 배치되고, 기입 열 지시 신호에 따라서, 선택 열의 셀 전원선에의 셀 전원 전압의 공급을 정지함과 함께, 선택 열에 대응하여 배치되는 셀 전원선을, 적어도 대응 열의 다운 전원선에 결합하는 복수의 기입 어시스트 소자
    를 포함하는 반도체 기억 장치.
  27. 제26항에 있어서,
    상기 다운 전원선은, 소정수의 다운 전원선마다 그룹화되어, 각 그룹에서 다운 전원선은 상호 접속되고,
    상기 반도체 기억 장치는, 또한, 각 그룹에서 1개의 다운 전원선에 대응하여 배치되고, 데이터 기입 지시 신호에 응답하여 대응하는 그룹의 다운 전원선을 접지 노드에 결합하는 스위칭 소자를 포함하는 반도체 기억 장치.
  28. 행렬 형상으로 배열되는 복수의 스태틱형 메모리 셀,
    각 상기 메모리 셀 행에 대응하여 형성되고, 각각에 대응하는 행의 메모리 셀이 접속되는 복수의 워드선,
    각 상기 워드선에 대응하여 형성되고, 대응하는 워드선이 어드레스 지정되었을 때에 그 대응하는 워드선을 선택 상태로 구동하는 복수의 워드선 드라이버,
    상기 복수의 워드선의 소정수의 워드선의 그룹에 각각 대응하여 배치되고, 각각이 대응하는 워드선 그룹의 선택 시, 대응하는 워드선 그룹의 워드선 드라이버에 제1 전압 레벨의 전압을 공급하는 복수의 드라이버 프리차지 회로, 및
    각 상기 드라이버 프리차지 회로에 대응하여 형성되고, 각각이, 대응하는 드라이버 프리차지 회로가 출력하는 제1 전압 레벨의 전압을 그것보다 낮은 전압 레벨로 시프트시키는 복수의 레벨 시프트 회로
    를 포함하는 반도체 기억 장치.
  29. 제28항에 있어서,
    각 상기 스태틱형 메모리 셀은, 대응하는 워드선에 결합되는 액세스 트랜지스터, 및 데이터를 기억하는 드라이브 트랜지스터를 포함하고,
    각 상기 레벨 시프트 회로는, 상기 스태틱형 메모리 셀의 액세스 트랜지스터 및 드라이브 트랜지스터 중 적어도 한쪽의 특성 변동에 연동하는 특성을 갖는 트랜지스터를 포함하는 반도체 기억 장치.
  30. 제29항에 있어서,
    상기 레벨 시프트 회로의 트랜지스터는, 저항 모드로 동작하는 절연 게이트형 전계 효과 트랜지스터인 반도체 기억 장치.
  31. 제28항에 있어서,
    각 상기 드라이버 프리차지 회로는, 대응하는 워드선 그룹의 워드선이 어드레스가 지정되었을 때를 제외하고, 상기 제1 전압 레벨의 전압을 공급하는 노드와 대응하는 워드선 드라이버를 분리하는 반도체 기억 장치.
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