JP3478996B2

JP3478996B2 - 低振幅ドライバ回路及びこれを含む半導体装置

Info

Publication number: JP3478996B2
Application number: JP15326099A
Authority: JP
Inventors: 弘行高橋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 1999-06-01
Filing date: 1999-06-01
Publication date: 2003-12-15
Anticipated expiration: 2019-06-01
Also published as: JP2000341103A; US6724664B2; KR100406668B1; TW486867B; US20020196058A1; KR20010014987A; US6603334B1

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低振幅ドライバ回
路及びこれを含む半導体装置に関し、特に、その出力配
線が他のドライバ回路の出力配線と隣接する低振幅ドラ
イバ回路及びこれを含む半導体装置に関する。

【０００２】

【従来の技術】半導体チップ内における論理信号は、接
地電位（ＧＮＤ）を最低電位とし、電源電位（Ｖｃｃ）
を最高電位とする振幅を持たせることが一般的である。
このような振幅を持った信号は、これを受ける後段の回
路が例えばＣＭＯＳ回路（ＣＭＯＳインバータ等）であ
る場合、接地電位（ＧＮＤ）であればＣＭＯＳ回路のう
ちＰチャンネルＭＯＳトランジスタをオンさせるととも
にＮチャンネルＭＯＳトランジスタをオフとし、逆に電
源電位（Ｖｃｃ）であればＣＭＯＳ回路のうちＮチャン
ネルＭＯＳトランジスタをオンさせるとともにＰチャン
ネルＭＯＳトランジスタをオフする。

【０００３】しかし、後段の回路がＣＭＯＳ回路でな
く、一方の導電型のトランジスタ、例えばＮチャンネル
ＭＯＳトランジスタによって構成される回路である場
合、これに供給すべき論理信号に必ずしも上記のような
振幅をもたせる必要はなく、この場合は接地電位（ＧＮ
Ｄ）を最低電位とし電源電位より低い電位（Ｖｃｃ−
α）を最高電位とすれば足りる。つまり、後段の回路が
ＰチャンネルＭＯＳトランジスタを含んでいない場合
は、これを完全にオフさせるような電位（この場合はＶ
ｃｃ）をもたせる必要がないのである。むしろ、このよ
うに低振幅化することによって、信号の反転が速くなる
ため高速動作に適するばかりでなく、信号の反転による
充放電が少なくなるので消費電力が低減される。このた
め、後段の回路がＣＭＯＳではなく、ＮチャンネルＭＯ
Ｓトランジスタによって構成される回路である場合に
は、これに供給すべき論理信号の振幅を低振幅とするこ
とがよく行われる。

【０００４】図１５は、そのような低振幅ドライバ回路
を示す図である。図においては、３つの低振幅ドライバ
回路４００−０、４００−１、４００−２が示されてい
る。これら３つの低振幅ドライバ回路４００−０、４０
０−１、４００−２は互いにその回路構成が同一である
ので、真ん中にある低振幅ドライバ回路４００−１のみ
具体的回路構成を示し、他の低振幅ドライバ回路４００
−０、４００−２についてはその回路構成を図示してい
ない。

【０００５】これら低振幅ドライバ回路４００−０、４
００−１、４００−２は、それぞれ入力信号ＩＮ０、Ｉ
Ｎ１、ＩＮ２を受けてこれらをバッファリングし、出力
信号線Ｘ０、Ｘ１、Ｘ２に低振幅の出力信号を供給する
回路である。具体的な回路構成は、低振幅ドライバ回路
４００−１に代表して示されているように、インバータ
４０６、４０８、ＮチャンネルＭＯＳトランジスタ４０
２、４０４からなる。ＮチャンネルＭＯＳトランジスタ
４０２及び４０４は電源電位（Ｖｃｃ）と接地電位（Ｇ
ＮＤ）との間に直列接続され、これらのゲートにはそれ
ぞれインバータ４０８の出力及びインバータ４０６の出
力が印加されるようになっている。また、インバータ４
０６供給される入力信号ＩＮ１は、電源電位（Ｖｃｃ）
から接地電位（ＧＮＤ）までの振幅をもった論理信号で
ある。

【０００６】図１５に示すように、出力信号線Ｘ０、Ｘ
１、Ｘ２は互いに平行し、且つ隣接して敷設されてお
り、これらの間にはカップリング容量Ｃｃが存在する。

【０００７】次に、図１５に示す低振幅ドライバ回路の
動作について、低振幅ドライバ回路４００−１を例に説
明する。まず、入力信号ＩＮ１が接地電位（ＧＮＤ）で
ある場合は、ＮチャンネルＭＯＳトランジスタ４０２は
オフ、ＮチャンネルＭＯＳトランジスタ４０４はオンす
るので、出力信号線Ｘ１は接地電位（ＧＮＤ）に接続さ
れ、その電位は接地電位（ＧＮＤ）と同電位となる。次
に入力信号ＩＮ１が電源電位（Ｖｃｃ）に変化すると、
ＮチャンネルＭＯＳトランジスタ４０２はオン、Ｎチャ
ンネルＭＯＳトランジスタ４０４はオフとなる。これに
より、出力信号線Ｘ１の電位は上昇するが、オンしてい
るトランジスタ４０２がＮチャンネル型であるため、そ
の電位はＶｃｃ−Ｖｔｎ（ＶｔｎはＮチャンネルＭＯＳ
トランジスタ４０２のしきい値電圧）までしか上がらな
い。

【０００８】このように、低振幅ドライバ回路４００−
１は、受けた入力信号ＩＮ１をバッファリングし、ＧＮ
ＤからＶｃｃ−Ｖｔｎの振幅をもった出力信号を出力信
号線Ｘ１に供給する。他の低振幅ドライバ回路４００−
０、４００−２も同様の動作をする。

【０００９】尚、このような低振幅ドライバ回路として
は、特開平９−２０００３６号公報に記載されたものが
ある。

【００１０】

【発明が解決しようとする課題】しかし、図１５に示す
ように、出力信号線Ｘ１の両側には隣接して出力信号線
Ｘ０及びＸ２が敷設されているため、これらとの間にカ
ップリング容量Ｃｃが存在する。したがって、出力信号
線Ｘ１の電位はこれら出力信号線Ｘ０及びＸ２の電位変
化の影響を受けることになる。

【００１１】図１６はこの状態を示したものであり、出
力信号線Ｘ１がハイレベル（Ｖｃｃ−Ｖｔｎ）である状
態で、隣接する出力信号線Ｘ０及びＸ２がローレベル
（ＧＮＤ）からハイレベル（Ｖｃｃ−Ｖｔｎ）に変化し
た場合を示している。図１６に示すように、出力信号線
Ｘ０及びＸ２がローレベル（ＧＮＤ）からハイレベル
（Ｖｃｃ−Ｖｔｎ）に変化すると、カップリング容量Ｃ
ｃにより、出力信号線Ｘ１が持ち上がっている。上述の
ように、トランジスタ４０２はＮチャンネル型ゆえ、出
力信号線Ｘ１がＶｃｃ−Ｖｔｎ以上に上がるとＮチャン
ネルＭＯＳトランジスタ４０２はオフ状態となり、カッ
プリング容量Ｃｃにより持ち上げられた出力信号線Ｘ１
の電位は最早下がらない。

【００１２】出力信号線Ｘ１がＶｃｃ−Ｖｔｎ以上に持
ち上がってしまうと、入力信号ＩＮ１が接地電位（ＧＮ
Ｄ）に変化してＮチャンネルＭＯＳトランジスタ４０４
がオン状態に変化したしたときに、出力信号線Ｘ１を接
地電位（ＧＮＤ）に下げるのに時間がかかることにな
り、これが高速動作の妨げとなるばかりでなく、消費電
力を増大させてしまう。

【００１３】さらに、出力信号線Ｘ１が大きく持ち上が
り、例えば電源電位（Ｖｃｃ）以上となってしまうと、
出力信号線Ｘ１に接続された後段の回路に予想外の高電
圧が印加されることとなり、トランジスタ特性の劣化や
破壊といった信頼性上の問題を引き起こしてしまう。

【００１４】特に、近年、半導体チップ上の配線ルール
は縮小化の一途をたどっており、出力信号線間に存在す
るカップリング容量Ｃｃの影響は年々増大しているた。

【００１５】したがって、本発明の目的は、特にカップ
リング容量Ｃｃに起因する出力信号線の浮き上がりを防
止することによって高速動作・低消費電力が担保された
低振幅ドライバ回路及びこれを含む半導体装置を提供す
ることである。

【００１６】

【課題を解決するための手段】本発明による低振幅ドラ
イバ回路は、第１及び第２の電源に接続され、入力信号
に応じて出力信号線を駆動する低振幅ドライバ回路であ
って、前記第１の電源に接続され前記入力信号が第１の
論理レベルである場合には前記出力信号線を前記第１の
電源の電位と前記第２の電源の電位の間の所定電位に駆
動する第１の手段と、前記第２の電源に接続され前記入
力信号が第２の論理レベルである場合には前記出力信号
線を前記第２の電源の電位に駆動する第２の手段と、前
記出力信号線の電位が前記所定電位からみて前記第１の
電源の電位側に変動することを妨げる第３の手段とを備
える。

【００１７】また、前記第１の手段は前記第１の電源と
前記出力信号線との間に接続された一導電型のトランジ
スタ、前記第２の手段は前記第２の電源と前記出力信号
線との間に接続された前記一導電型のトランジスタとす
ることができる。

【００１８】また、実質的に前記所定電位に保持された
内部電源線をさらに備え、前記第３の手段は前記出力信
号線と前記内部電源線との間に接続された逆導電型のト
ランジスタを含むことができる。

【００１９】また、前記所定電位とは異なる電位に保持
された内部電源線をさらに備え、前記第３の手段は前記
出力信号線と前記内部電源線との間に接続されたダイオ
ードとすることができる。

【００２０】また、前記第３の手段は前記出力信号線と
前記第２の電源との間に接続されたダイオード直列体と
することができる。

【００２１】また、前記内部電源線の電位が前記所定電
位からみて前記第１の電源の電位側に変動することを妨
げる補償回路をさらに備えることが好ましい。この場
合、補償回路は、前記内部電源線の電位が前記所定電位
からみて前記第１の電源の電位側に変動したことを検出
する検出手段と、前記検出手段の検出結果に応答して前
記内部電源線を前記第２の電源に接続する手段とを含む
ことかできる。また、前記補償回路は、クロック信号に
応答して前記内部電源線を前記第２の電源に接続する手
段を含むことができる。

【００２２】さらに、本発明による低振幅ドライバ回路
は、入力信号に応じて出力信号線を駆動する低振幅ドラ
イバ回路であって、前記入力信号が第１の論理レベルで
あり且つ前記出力信号線が所定電位に達していない場合
にはオンし前記出力信号線を前記所定電位に駆動する一
方、前記入力信号が前記第１の論理レベルであるが前記
出力信号線が前記所定電位以上である場合及び前記入力
信号が第２の論理レベルである場合にはオフし前記出力
信号線への駆動を停止する第１のトランジスタと、前記
入力信号が前記第２の論理レベルである場合にはオンし
前記出力信号線を電源電位に駆動する一方、前記入力信
号が前記第１の論理レベルである場合にはオフし前記出
力信号線への駆動を停止する第２のトランジスタと、前
記入力信号が前記第１の論理レベルであり且つ少なくと
も前記出力信号線が前記所定電位以上であればオンし前
記出力信号線を前記所定電位に駆動する変動防止手段と
を備える。

【００２３】また、実質的に前記所定電位に保持された
内部電源線をさらに備え、前記変動防止手段は前記出力
信号線と前記内部電源線との間に接続された、前記第１
のトランジスタとは逆導電型の第３のトランジスタを含
むことができる。

【００２４】また、前記変動防止手段は前記出力信号線
と前記内部電源線との間に接続された、前記第１のトラ
ンジスタと同一導電型の第４のトランジスタをさらに含
み、前記第１のトランジスタの制御電極と前記第４のト
ランジスタの制御電極とは共通接続することができる。

【００２５】また、前記内部電源線には容量を接続する
ことが好ましい。

【００２６】また、前記内部電源線の電位が前記所定電
位以上となることを妨げる補償回路をさらに備えること
が好ましい。

【００２７】さらに、本発明による低振幅ドライバ回路
は、入力信号に応じて出力信号線を駆動する低振幅ドラ
イバ回路であって、第１の電源と前記出力信号線との間
に接続された一導電型の第１のトランジスタと、前記第
１の電源とは異なる第２の電源と前記出力信号線との間
に接続された前記一導電型の第２のトランジスタと、前
記第１及び第２の電源とは異なる電位を有する内部電源
線と前記出力信号線との間に接続された逆導電型の第３
のトランジスタと、前記第１のトランジスタの制御電極
に前記入力信号を供給する手段と、前記第２及び第３の
トランジスタの制御電極に前記入力信号の反転信号を共
通に供給する手段とを備える。

【００２８】また、前記内部電源線と前記出力信号線と
の間に接続された前記一導電型の第４のトランジスタを
さらに備え、前記第４のトランジスタの制御電極には前
記入力信号が供給されることができる。

【００２９】さらに、本発明による低振幅ドライバ回路
は、入力信号に応じて出力信号線を駆動する低振幅ドラ
イバ回路であって、実質的に所定電位に維持された内部
電源線と、前記内部電源線と前記出力信号線との間に並
列に接続されそれぞれ一導電型及び逆導電型の第１及び
第２のトランジスタと、電源電位と前記出力信号線との
間に接続された前記一導電型の第３のトランジスタと、
前記第１のトランジスタの制御電極に前記入力信号を供
給する手段と、前記第２及び第３のトランジスタの制御
電極に前記入力信号の反転信号を共通に供給する手段と
を備える。

【００３０】さらに、本発明による半導体装置は、互い
に隣接して敷設された第１及び第２の出力信号線と、前
記第１の出力信号線を駆動する第１の低振幅ドライバ回
路と、前記第２の出力信号線を駆動する第２の低振幅ド
ライバ回路とを有する半導体装置であって、前記第１及
び第２の低振幅ドライバ回路はいずれも、対応する入力
信号が第１の論理レベルであり且つ対応する前記出力信
号線が所定電位に達していない場合にはオンし対応する
前記出力信号線を前記所定電位に駆動する一方、対応す
る前記入力信号が前記第１の論理レベルであるが対応す
る前記出力信号線が前記所定電位以上である場合及び対
応する前記入力信号が第２の論理レベルである場合には
オフし対応する前記出力信号線への駆動を停止する第１
のトランジスタと、対応する前記入力信号が前記第２の
論理レベルである場合にはオンし対応する前記出力信号
線を電源電位に駆動する一方、対応する前記入力信号が
前記第１の論理レベルである場合にはオフし対応する前
記出力信号線への駆動を停止する第２のトランジスタ
と、対応する前記入力信号が前記第１の論理レベルであ
り且つ少なくとも対応する前記出力信号線が前記所定電
位以上であればオンし対応する前記出力信号線を前記所
定電位に駆動する変動防止手段とを備えていることを特
徴とする。

【００３１】さらに、本発明による半導体装置は、互い
に隣接して敷設された第１及び第２の出力信号線と、前
記第１の出力信号線を駆動する第１の低振幅ドライバ回
路と、前記第２の出力信号線を駆動する第２の低振幅ド
ライバ回路とを有し、前記第１及び第２の低振幅ドライ
バ回路は、対応する入力信号が一方の論理レベルである
場合にはそれぞれ前記第１及び第２の出力信号線を一方
の電源電位に駆動し、対応する入力信号が他方の論理レ
ベルである場合にはそれぞれ前記第１及び第２の出力信
号線を前記一方の電源電位と他方の電源電位との間の電
位に駆動するものであり、前記第１及び第２の低振幅ド
ライバ回路への前記入力信号がいずれも前記他方の論理
レベルであることに応答して前記第１及び第２の出力信
号線を接続状態とする接続手段を備えることを特徴とす
る。

【００３２】また、前記第１の低振幅ドライバ回路は、
前記一方の電源電位と前記第１の出力信号線との間に接
続された一導電型の第１のトランジスタと、前記他方の
電源電位と前記第１の出力信号線との間に接続された前
記一導電型の第２のトランジスタと、前記第１のトラン
ジスタの制御電極に対応する前記入力信号の反転信号を
供給する手段と、前記第２のトランジスタの制御電極に
対応する前記入力信号を供給する手段とを含み、前記第
２の低振幅ドライバ回路は、前記一方の電源電位と前記
第２の出力信号線との間に接続された前記一導電型の第
３のトランジスタと、前記他方の電源電位と前記第２の
出力信号線との間に接続された前記一導電型の第４のト
ランジスタと、前記第３のトランジスタの制御電極に対
応する前記入力信号の反転信号を供給する手段と、前記
第４のトランジスタの制御電極に対応する前記入力信号
を供給する手段とを含み、前記接続手段は、前記第１及
び第２の出力信号線との間に直列接続された逆導電型の
第５及び第６のトランジスタを含み、前記第５のトラン
ジスタの制御電極と前記第１のトランジスタの前記制御
電極とは共通接続されており、前記第６のトランジスタ
の制御電極と前記第２のトランジスタの前記制御電極と
は共通接続されていることが好ましい。

【００３３】さらに、本発明による半導体装置は、第１
の入力信号に基づき相互に反転したレベルとなる第１及
び第２の出力信号線を駆動する第１の低振幅ドライバ回
路と、第２の入力信号に基づき相互に反転したレベルと
なる第３及び第４の出力信号線を駆動する第２の低振幅
ドライバ回路とを有し、前記第２の出力信号線と前記第
３の出力信号線とは隣接して敷設されており、前記第１
の低振幅ドライバ回路は、前記第１の入力信号が一方の
論理レベルである場合には前記第１の出力信号線を一方
の電源電位に駆動するとともに前記第２の出力信号線を
前記一方の電源電位と他方の電源電位との間の所定電位
に駆動する一方、前記第１の入力信号が他方の論理レベ
ルである場合には前記第２の出力信号線を前記一方の電
源電位に駆動するとともに前記第１の出力信号線を前記
一方の電源電位と前記他方の電源電位との間の前記所定
電位に駆動するものであり、前記第２の低振幅ドライバ
回路は、前記第２の入力信号が前記一方の論理レベルで
ある場合には前記第３の出力信号線を前記一方の電源電
位に駆動するとともに前記第４の出力信号線を前記一方
の電源電位と前記他方の電源電位との間の前記所定電位
に駆動する一方、前記第２の入力信号が前記他方の論理
レベルである場合には前記第４の出力信号線を前記一方
の電源電位に駆動するとともに前記第３の出力信号線を
前記一方の電源電位と前記他方の電源電位との間の前記
所定電位に駆動するものであり、前記第２及び第３の出
力信号線のレベルがいずれも前記所定電位となっている
ことに応答してこれらを接続状態とする接続手段を備え
ることを特徴とする。

【００３４】

【発明の実施の形態】次に、図面を用いて本発明の実施
の形態による低振幅ドライバ回路について詳細に説明す
る。尚、各実施の形態による低振幅ドライバ回路は、い
ずれも一つの半導体基板（半導体チップ）上に集積され
ているものとする。図１は、本発明の第１の実施の形態
による低振幅ドライバ回路１２を含む半導体装置１０を
示す図である。図においては、３つの低振幅ドライバ回
路１２−０、１２−１、１２−２が示されている。これ
ら３つの低振幅ドライバ回路１２−０、１２−１、１２
−２は互いにその回路構成が同一であるので、真ん中に
ある低振幅ドライバ回路１２−１のみ具体的回路構成を
示し、他の低振幅ドライバ回路１２−０、１２−２につ
いてはその回路構成を図示していない。

【００３５】これら低振幅ドライバ回路１２−０、１２
−１、１２−２は、それぞれ入力信号ＩＮ０、ＩＮ１、
ＩＮ２を受けてこれらをバッファリングし、出力信号線
Ｘ０、Ｘ１、Ｘ２に低振幅の出力信号を供給する回路で
ある。具体的な回路構成は、低振幅ドライバ回路１２−
１に代表して示されているように、インバータ２２、２
４、ＮチャンネルＭＯＳトランジスタ１６、１８、Ｐチ
ャンネルＭＯＳトランジスタ２０からなる。Ｎチャンネ
ルＭＯＳトランジスタ１６及び１８は電源電位（Ｖｃ
ｃ）と接地電位（ＧＮＤ）との間に直列接続され、これ
らのゲートにはそれぞれインバータ２４の出力及びイン
バータ２２の出力が印加されるようになっている。ま
た、インバータ２２に供給される入力信号ＩＮ１は、電
源電位（Ｖｃｃ）から接地電位（ＧＮＤ）までの振幅を
もった論理信号である。

【００３６】尚、特に限定されないが、電源電位（Ｖｃ
ｃ）及び接地電位（ＧＮＤ）はいずれも半導体装置（チ
ップ）の外部より供給される電源電位である。但し、電
源電位（Ｖｃｃ）は、半導体装置の外部より供給される
電圧をチップ内部で降圧若しくは昇圧したものであって
もよい。

【００３７】また、ＰチャンネルＭＯＳトランジスタ２
０は、出力信号線Ｘ１と内部電源線ＶＲとの間に接続さ
れており、そのゲート電極にはインバータ２２の出力が
印加されている。

【００３８】尚、内部電源線ＶＲは、他の低振幅ドライ
バ回路１２−０、１２−２にも共用されている。また、
内部電源線ＶＲに付加された容量２７は内部電源線ＶＲ
の持つ寄生容量である。

【００３９】図１５に示すように、出力信号線Ｘ０、Ｘ
１、Ｘ２は互いに平行し、且つ隣接して敷設されてお
り、これらの間にはカップリング容量Ｃｃ０、Ｃｃ１が
存在する。つまり、図１における出力信号線Ｘ０、Ｘ
１、Ｘ２の配置は、半導体チップ上における実際の配置
に基づいて記載されている。

【００４０】また、出力信号線Ｘ０、Ｘ１、Ｘ２にはそ
れぞれデコーダ回路１４−０、１４−１、１４−２が接
続されており、これらデコーダ回路１４−０、１４−
１、１４−２には出力信号線Ｙが共通接続されている。
これらデコーダ回路１４−０、１４−１、１４−２も互
いに同一の回路構成であるので、図１においてはデコー
ダ回路１４−１のみその回路構成が示されている。

【００４１】デコーダ回路１４−１は、図１に示すよう
に、電源電位（Ｖｃｃ）と出力信号線Ｘ１との間に直列
接続された抵抗２３及びＮチャンネルＭＯＳトランジス
タ２１と、これらの接続点を入力端としその出力を出力
信号線Ｗに供給するインバータ２５とからなり、Ｎチャ
ンネルＭＯＳトランジスタ２１のゲート電極は出力信号
線Ｙに接続されている。

【００４２】次に、図１に示す低振幅ドライバ回路１２
及びデコーダ回路１４の動作について、それぞれ低振幅
ドライバ回路１２−１及びデコーダ回路１４−１を例に
説明する。

【００４３】まず、入力信号ＩＮ１が接地電位（ＧＮ
Ｄ）である場合は、ＮチャンネルＭＯＳトランジスタ１
６及びＰチャンネルＭＯＳトランジスタ２０はオフ、Ｎ
チャンネルＭＯＳトランジスタ１８はオンするので、出
力信号線Ｘ１は接地電位（ＧＮＤ）に接続され、その電
位は接地電位（ＧＮＤ）と同電位となる。次に入力信号
ＩＮ１が電源電位（Ｖｃｃ）に変化すると、Ｎチャンネ
ルＭＯＳトランジスタ１６及びＰチャンネルＭＯＳトラ
ンジスタ２０はオン、ＮチャンネルＭＯＳトランジスタ
１８はオフとなる。追って詳述するが、内部電源線ＶＲ
の電位は実質的にＶｃｃ−Ｖｔｎ（ＶｔｎはＮチャンネ
ルＭＯＳトランジスタ１６のしきい値電圧）に維持され
ている。このため、ＮチャンネルＭＯＳトランジスタ１
６及びＰチャンネルＭＯＳトランジスタ２０のオンによ
り、出力信号線Ｘ１の電位はＶｃｃ−Ｖｔｎまで上昇す
る。

【００４４】尚、トランジスタ１６がＮチャンネル型で
あること、及び内部電源線ＶＲの電位がＶｃｃ−Ｖｔｎ
であることから、低振幅ドライバ回路１２−１は出力信
号線Ｘ１をＶｃｃ−Ｖｔｎ以上に上昇させる能力はな
い。よって、低振幅ドライバ回路１２−１は、受けた入
力信号ＩＮ１をバッファリングし、ＧＮＤからＶｃｃ−
Ｖｔｎの振幅をもった出力信号を出力信号線Ｘ１に供給
することとなる。他の低振幅ドライバ回路１２−０、１
２−２も同様の動作をする。

【００４５】また、デコーダ回路１４−１は、出力信号
線Ｘ１の電位がローレベル（ＧＮＤ）であり且つ出力信
号線Ｙの電位がハイレベル（Ｖｃｃ又はＶｃｃ−Ｖｔ
ｎ）である場合に出力信号線Ｗをハイレベル（Ｖｃｃ）
とし、その他の場合には出力信号線Ｗをローレベル（Ｇ
ＮＤ）とする。このように、デコーダ回路１４−１にお
いては、出力信号線Ｘ１がローレベルである場合にその
電位が接地電位（ＧＮＤ）となっていれば足り、ハイレ
ベルである場合にその電位が電源電位（Ｖｃｃ）まで上
がる必要はないので、出力信号線Ｘ１を駆動するドライ
バ回路１２−１は低振幅ドライバ回路が用いられる。低
振幅ドライバ回路を用いる利点は既に説明したとおりで
あり、信号の反転が速くなるため高速動作に適するとと
もに、充放電が少なくなるので消費電力が低減される。

【００４６】次に、隣接して敷設された出力信号線Ｘ０
及びＸ２の電位変化が出力信号線Ｘ１に与える影響につ
いて、図２を参照して説明する。

【００４７】図２は、出力信号線Ｘ１がハイレベル（Ｖ
ｃｃ−Ｖｔｎ）である状態で、隣接する出力信号線Ｘ０
及びＸ２がローレベル（ＧＮＤ）からハイレベル（Ｖｃ
ｃ−Ｖｔｎ）に変化した場合を示している。図２におい
て、本実施の形態による低振幅ドライバ回路１２−１に
より駆動される出力信号線Ｘ１の電位は符号２６、比較
例として従来の低振幅ドライバ回路４００−０により駆
動される出力信号線Ｘ１の電位は符号２８にて示されて
いる。

【００４８】図２に示すように、出力信号線Ｘ０及びＸ
２がローレベル（ＧＮＤ）からハイレベル（Ｖｃｃ−Ｖ
ｔｎ）に変化すると、カップリング容量Ｃｃ０、Ｃｃ１
により、出力信号線Ｘ１が持ち上がろうとする。ところ
が、低振幅ドライバ回路１２−１は、内部電源線ＶＲに
接続されたＰチャンネルＭＯＳトランジスタ２０を備え
ており、出力信号線Ｘ１をハイレベル（Ｖｃｃ−Ｖｔ
ｎ）に駆動している状態ではこれがオンしているので、
出力信号線Ｘ１は内部電源線ＶＲと接続状態となってい
る。そのため、カップリング容量Ｃｃ０、Ｃｃ１により
出力信号線Ｘ１が持ち上がろうとしても、出力信号線Ｘ
１の電位は僅かしか変化せず、その変化分も内部電源線
ＶＲに吸収されるため、図２に示すように出力信号線Ｘ
１の電位はＶｃｃ−Ｖｔｎへ向けて収束する。

【００４９】このように、低振幅ドライバ回路１２−１
を用いることにより、隣接する他の低振幅ドライバ回路
１２−０、１２−２の動作しても、これに起因して出力
信号線Ｘ１が過剰に持ち上がることがなく、また僅かに
持ち上がった分も次第に回復するので、低振幅ドライバ
回路特有の高速動作・低消費電力化が担保されるととも
に次段の回路であるデコーダ回路１４−１の信頼性を損
なうことがなくなる。

【００５０】ここで、内部電源線ＶＲについて説明す
る。内部電源線ＶＲは、上述のとおりその電位が実質的
にＶｃｃ−Ｖｔｎに維持されているが、内部電源線ＶＲ
に当該電位を供給する回路を別途設ける必要はない。図
１に示すように、内部電源線ＶＲには多数の低振幅ドラ
イバ回路１２が接続されており（図１では３つの低振幅
ドライバ回路しか図示していないが、これに限定され
ず、実際の半導体チップ上ではさらに多くの低振幅ドラ
イバ回路が接続される）、これら低振幅ドライバ回路１
２がハイレベルに駆動される度に、ＮチャンネルＭＯＳ
トランジスタ１６及びＰチャンネルＭＯＳトランジスタ
２０を介して内部電源線ＶＲへＶｃｃ−Ｖｔｎ電位が供
給され、これが容量２７に蓄積されているからである。

【００５１】尚、容量２７は上述のとおり寄生容量であ
るが、別途容量素子を内部電源線ＶＲに接続することも
好ましい。この場合、内部電源線ＶＲのもつ容量がさら
に増大するので内部電源線ＶＲの電位の安定性が高まる
という効果がある。

【００５２】さらに、図２においては、出力信号線Ｘ１
を挟む両側の出力信号線Ｘ０及びＸ２の電位が両方とも
ローレベル（ＧＮＤ）からハイレベル（Ｖｃｃ−Ｖｔ
ｎ）に変化した状態を説明したが、出力信号線Ｘ０及び
Ｘ２のうち一方の出力信号線のみがローレベル（ＧＮ
Ｄ）からハイレベル（Ｖｃｃ−Ｖｔｎ）に変化した場合
であっても同様の効果が得られることは言うまでもな
い。同様に、上記では２つの出力信号線Ｘ０及びＸ２に
挟まれた出力信号線Ｘ１に注目して説明したが、これに
限られず、隣接する他の出力信号線を片側にしか持たな
い末端の出力信号線についても同様の効果が得られる。

【００５３】さて、内部電源線ＶＲにＶｃｃ−Ｖｔｎな
る電位を供給する回路を別途設ける必要がないことは上
述のとおりであるが、カップリング容量Ｃｃ０、Ｃｃ１
により浮き上がった出力信号線Ｘの電位を多量に吸収す
ることによって逆に内部電源線ＶＲ自体の電位がＶｃｃ
−Ｖｔｎ以上に持ち上がってしまうと、出力信号線Ｘの
浮き上がり防止の効果が弱くなってしまう。内部電源線
ＶＲの電位は、これに接続された出力信号線Ｘがローレ
ベル（ＧＮＤ）からハイレベル（Ｖｃｃ−Ｖｔｎ）に立
ち上がる際にＰチャンネルＭＯＳトランジスタ２０を介
して流れる電流により低下するのであるが、これが十分
でない場合には内部電源線ＶＲの電位は次第に上昇して
いくこととなる。そこで、内部電源線ＶＲに図３に示す
補償回路３０を別途付加することが好ましい。但し、補
償回路３０の付加は、本発明において必須ではなく、Ｐ
チャンネルＭＯＳトランジスタ２０による電位低下やリ
ークによる電位低下により内部電源線ＶＲの電位が実質
的にＶｃｃ−Ｖｔｎ以上とならない状況下においては必
ずしもこれを付加する必要はない。

【００５４】図３に示すように、補償回路３０は、非反
転入力端子が内部電源線ＶＲに接続され反転入力端子が
節点４４に接続されたオペアンプ３２と、内部電源線Ｖ
Ｒと接地電位（ＧＮＤ）間に接続され、ゲート電極にオ
ペアンプ３２の出力を受けるＮチャンネルＭＯＳトラン
ジスタ３４と、電源電位（Ｖｃｃ）と内部電源線ＶＲと
の間に接続された容量３６とからなり、節点４４の電位
はダイオード接続されたＮチャンネルＭＯＳトランジス
タ４０、抵抗４２、容量３８によって生成されている。

【００５５】補償回路３０は、内部電源線ＶＲの電位が
Ｖｃｃ−Ｖｔｎ以上に持ち上がった場合に、その電位を
Ｖｃｃ−Ｖｔｎに復帰させる回路であり、その動作は次
の通りである。まず、出力信号線Ｘが浮き上がると、こ
れを吸収して内部電源線ＶＲの電位が浮き上がろうとす
るが、まず容量３６がその浮き上がりを抑える。これに
よっても浮き上がってしまった場合、オペアンプ３２が
ＮチャンネルＭＯＳトランジスタ３４をオンさせて内部
電源線ＶＲの電荷を引き抜き、その電位を強制的に低下
させる。内部電源線ＶＲがＶｃｃ−Ｖｔｎまで低下する
と、オペアンプ３２はＮチャンネルＭＯＳトランジスタ
３４をオフさせるので内部電源線ＶＲの電位はそれ以上
下がらない。よって、補償回路３０を付加することによ
り内部電源線ＶＲの電位は極めて安定となり、高い精度
でＶｃｃ−Ｖｔｎを維持することができる。

【００５６】また、補償回路は、図４に示す補償回路５
０を用いてもよい。補償回路５０は、クロック信号ＣＬ
Ｋの立ち上がりエッジに応答して定期的に内部電源線Ｖ
Ｒの電荷を引き抜く回路であり、クロック信号ＣＬＫを
遅延させる遅延回路５８、インバータ６０、クロック信
号ＣＬＫとインバータ６０の出力とを受けるアンドゲー
ト５２、アンドゲート５２の出力をゲート電極に受ける
ＮチャンネルＭＯＳトランジスタ５４とからなる。ま
た、補償回路５０も内部電源線ＶＲの電位安定化のため
に容量５６が設けられている。

【００５７】補償回路５０は、クロック信号ＣＬＫがロ
ーレベルからハイレベルに立ち上がる毎に、遅延回路５
８の遅延量及びインバータ６０の遅延量にて決まる時間
だけＮチャンネルＭＯＳトランジスタ５４をオンさせる
回路であり、定期的に内部電源線ＶＲの電荷を引き抜く
ことで簡単な回路構成にて内部電源線ＶＲの電位の安定
化を図っている。また、低振幅ドライバ回路１２に供給
される入力信号ＩＮがクロック信号ＣＬＫの立ち上がり
に応答して変化する場合、出力信号線Ｘの浮き上がりも
クロック信号ＣＬＫの立ち上がりに応答して発生するの
で、補償回路５０は、内部電源線ＶＲの電位が上昇しよ
うとするタイミングでその電荷を引き抜くこととなり、
簡単な回路構成ながら、内部電源線ＶＲの電位を安定さ
せる効果は非常に大きい。

【００５８】同様に、補償回路は、図５に示す補償回路
７０を用いてもよい。補償回路７０は、補償回路５０と
異なり、クロック信号ＣＬＫの立ち下がりエッジに応答
して定期的に内部電源線ＶＲの電荷を引き抜く回路であ
り、クロック信号ＣＬＫを遅延させる遅延回路７８、イ
ンバータ８０、クロック信号ＣＬＫとインバータ８０の
出力とを受けるノアゲート７２、ノアゲート７２の出力
をゲート電極に受けるＮチャンネルＭＯＳトランジスタ
７４とからなる。また、容量７６も設けられている。補
償回路７０は、クロック信号ＣＬＫがハイレベルからロ
ーレベルに立ち上がる毎に、遅延回路７８の遅延量及び
インバータ８０の遅延量にて決まる時間だけＮチャンネ
ルＭＯＳトランジスタ７４をオンさせる回路であり、低
振幅ドライバ回路１２に供給される入力信号ＩＮがクロ
ック信号ＣＬＫの立ち下がりに応答して変化する場合に
特に有効である。

【００５９】また、低振幅ドライバ回路１２に供給され
る入力信号ＩＮが、クロック信号ＣＬＫの立ち上がり及
び立ち下がりの両方に応答して変化する場合や、立ち上
がり又は立ち下がりのいずれに応答して変化するか不明
な場合は、図６に示す補償回路９０を用いることが好ま
しい。補償回路９０は、補償回路５０及び７０を合体さ
せた回路であり、クロック信号ＣＬＫの立ち上がり及び
立ち下がりの両方に応答して内部電源線ＶＲの電荷を引
き抜く。

【００６０】以上説明したように、第１の実施の形態に
よる低振幅ドライバ回路１２を用いるとともに、内部電
源線ＶＲに補償回路３０、５０、７０又は９０を付加す
ることにより内部電源線ＶＲの電位の安定性が向上し、
出力信号線Ｘの浮き上がりが効果的に抑制される。

【００６１】次に、本発明の第２の実施の形態による低
振幅ドライバ回路１１０につき、図面を参照して説明す
る。

【００６２】図７は、本発明の第２の実施の形態による
低振幅ドライバ回路１１０を示す回路図である。低振幅
ドライバ回路１１０は、インバータ１１６、１１８、Ｎ
チャンネルＭＯＳトランジスタ１１２、１１４、１２
０、ＰチャンネルＭＯＳトランジスタ１２２からなる。
ＮチャンネルＭＯＳトランジスタ１１２及び１１４は電
源電位（Ｖｃｃ）と接地電位（ＧＮＤ）との間に直列接
続され、これらのゲートにはそれぞれインバータ１１６
の出力及びインバータ１１４の出力が印加されるように
なっている。また、インバータ１１８供給される入力信
号ＩＮは、電源電位（Ｖｃｃ）から接地電位（ＧＮＤ）
までの振幅をもった論理信号である。

【００６３】また、ＮチャンネルＭＯＳトランジスタ１
２０及びＰチャンネルＭＯＳトランジスタ１２２は、出
力信号線Ｘと内部電源線ＶＲとの間に接続されており、
ＮチャンネルＭＯＳトランジスタ１２０のゲート電極に
はインバータ１１６の出力が印加され、ＰチャンネルＭ
ＯＳトランジスタ１２２のゲート電極にはインバータ１
１８の出力が印加されている。すなわち、低振幅ドライ
バ回路１１０は、図１に示した低振幅ドライバ回路１２
にＮチャンネルＭＯＳトランジスタ１２０を付加した回
路である。

【００６４】ＮチャンネルＭＯＳトランジスタ１２０を
付加したことによる効果は次の通りである。すなわち、
トランジスタ１２０はＮチャンネル型ゆえ、出力信号線
Ｘがハイレベル（Ｖｃｃ−Ｖｔｎ）である状態ではオフ
状態となるため出力信号線Ｘの浮き上がりを抑える効果
はなく、出力信号線Ｘの浮き上がり防止は専らＰチャン
ネルＭＯＳトランジスタ１２２によって達成されるので
あるが、入力信号ＩＮがローレベル（ＧＮＤ）からハイ
レベル（Ｖｃｃ）に変化するのに応答して出力信号線Ｘ
の電位がローレベル（ＧＮＤ）から上昇する際、Ｎチャ
ンネルＭＯＳトランジスタ１２０はＰチャンネルＭＯＳ
トランジスタ１２２とともにオンするので、Ｐチャンネ
ルＭＯＳトランジスタ１２２のみならず、Ｎチャンネル
ＭＯＳトランジスタ１２０を介して内部電源線ＶＲから
出力信号線Ｘへ電流が流れることとなる。しかも、トラ
ンジスタ１２０はＮチャンネル型であるため、Ｐチャン
ネルＭＯＳトランジスタ１２２よりもモビリティが高
く、より多量の電荷を内部電源線ＶＲから引き抜くこと
となる。これにより、内部電源線ＶＲ自体がＶｃｃ−Ｖ
ｔｎ以上に持ち上がってしまう問題が起こりにくくな
り、場合によっては内部電源線ＶＲに補償回路３０、５
０、７０又は９０を付加する必要が全くなくなる。もち
ろん、低振幅ドライバ回路１１０を採用した場合におい
ても内部電源線ＶＲの電位がＶｃｃ−Ｖｔｎ以上に持ち
上がってしまう場合は、補償回路３０、５０、７０又は
９０を内部電源線ＶＲに付加することが好ましい。

【００６５】また、低振幅ドライバ回路１１０は、出力
信号線Ｘがローレベル（ＧＮＤ）からハイレベル（Ｖｃ
ｃ−Ｖｔｎ）に変化する際、３つのトランジスタ（１１
２、１２０、１２２）を介して駆動されるので、そのレ
ベル変化が速くなるという効果もある。

【００６６】次に、本発明の第３の実施の形態による低
振幅ドライバ回路１３０につき、図面を参照して説明す
る。

【００６７】図８は、本発明の第３の実施の形態による
低振幅ドライバ回路１３０を示す回路図である。低振幅
ドライバ回路１３０は、インバータ１３８、１４０、Ｎ
チャンネルＭＯＳトランジスタ１３２、１３４、Ｐチャ
ンネルＭＯＳトランジスタ１３６からなる。Ｎチャンネ
ルＭＯＳトランジスタ１３４及びＰチャンネルＭＯＳト
ランジスタ１３６は、内部電源線ＶＲと出力信号線Ｘと
の間に並列に接続されている。また、ＮチャンネルＭＯ
Ｓトランジスタ１３２は出力信号線Ｘと接地電位（ＧＮ
Ｄ）との間に接続されており、そのゲート電極にはイン
バータ１４０の出力が印加されている。また、Ｎチャン
ネルＭＯＳトランジスタ１３４のゲート電極及びＰチャ
ンネルＭＯＳトランジスタ１３６のゲート電極には、そ
れぞれインバータ１３８の出力及びインバータ１４０の
出力が印加されている。

【００６８】かかる低振幅ドライバ回路１３０を用いる
場合、内部電源線ＶＲには、ダイオード接続されたＮチ
ャンネルＭＯＳトランジスタ１４２を付加することが必
要である。すなわち、出力信号線Ｘのローレベル（ＧＮ
Ｄ）からハイレベル（Ｖｃｃ−Ｖｔｎ）への変化は全て
内部電源線ＶＲを介して行われるため、内部電源線ＶＲ
の電位を引き上げる手段が必要だからである。

【００６９】図８に示す低振幅ドライバ回路１３０を用
いた場合、出力信号線Ｘのハイレベル（Ｖｃｃ−Ｖｔ
ｎ）への駆動が全て内部電源線ＶＲを介して行われるた
め、内部電源線ＶＲの電位がＶｃｃ−Ｖｔｎ以上に浮き
上がってしまうことはほとんどない。このため、多くの
場合、補償回路３０、５０、７０又は９０を内部電源線
ＶＲに付加することなく、内部電源線ＶＲをＶｃｃ−Ｖ
ｔｎに維持することが可能となる。但し、このことは、
低振幅ドライバ回路１３０を用いた場合において補償回
路３０、５０、７０又は９０を内部電源線ＶＲに付加す
ることを妨げるものではない。

【００７０】尚、低振幅ドライバ回路１３０を用いる
と、出力信号線Ｘのハイレベル（Ｖｃｃ−Ｖｔｎ）への
駆動が全て内部電源線ＶＲを介して行われ、電源電位
（Ｖｃｃ）からの駆動がされないため、出力信号線Ｘの
立ち上がり速度は低振幅ドライバ回路１２や１１０に比
べると劣る。したがって、低振幅ドライバ回路１３０
は、さほどの高速動作は必要ないものの補償回路３０等
の安定化手段を設けることなく簡単な構成で内部電源線
ＶＲの電位を安定させたい場合に好適である。

【００７１】次に、本発明の第４の実施の形態による低
振幅ドライバ回路１５０につき、図面を参照して説明す
る。

【００７２】図９は、本発明の第４の実施の形態による
低振幅ドライバ回路１５０を示す回路図である。低振幅
ドライバ回路１５０は、低振幅ドライバ回路１２に用い
られているトランジスタの導電型を全て逆にしたもので
あり、インバータ１５８、１６０、ＰチャンネルＭＯＳ
トランジスタ１５２、１５４、ＮチャンネルＭＯＳトラ
ンジスタ１５６からなる。その動作は図１に示す低振幅
ドライバ回路１２と同様であるため、詳細な説明は省略
するが、内部電源線ＶＲと異なり内部電源線ＶＲＰは接
地電位（ＧＮＤ）よりもＰチャンネルＭＯＳトランジス
タ１５４のしきい値電圧分高い電位（Ｖｔｐ）に維持さ
れ、カップリング容量Ｃｃ０、Ｃｃ１の影響を受けて出
力信号線ＸがＶｔｐ以下に低下した場合、内部電源線Ｖ
ＲＰよりＮチャンネルＭＯＳトランジスタ１５６を介し
て電流が流れ、出力信号線Ｘの電位をＶｔｐに維持する
働きをする。

【００７３】同様に、低振幅ドライバ回路１１０や１３
０を構成するトランジスタの導電型を全て逆にした低振
幅ドライバ回路を用いることもできる。

【００７４】これら導電型を全て逆にした低振幅ドライ
バ回路は、その出力振幅がＶｔｐ〜Ｖｃｃであり、後段
の回路がＰチャンネルＭＯＳトランジスタからなる回路
のため完全に接地電位（ＧＮＤ）まで下げる必要がない
場合に用いられる。したがって、後段の回路の回路構成
に応じて、１つの半導体チップないにおいて低振幅ドラ
イバ回路１２のように出力振幅がＧＮＤ〜Ｖｃｃ−Ｖｔ
ｎであるドライバ回路と、低振幅ドライバ回路１５０の
ように出力振幅がＶｔｐ〜Ｖｃｃであるドライバ回路と
を混在させることで、チップ全体の高速化及び低消費電
力化を図ることができる。

【００７５】次に、図１０を参照して本発明の第５の実
施の形態による半導体装置ついて説明する。

【００７６】図１０は、上述した低振幅ドライバ回路を
半導体メモリ１７０に適用した例である。図に示すよう
に、半導体メモリ１７０は、メモリセルアレイ１７２、
Ｘアドレス端子１８６に印加されるＸアドレスをデコー
ドするＸデコーダ（ＸＤＥＣ）１８０、Ｙアドレス端子
１８８に印加されるＹアドレスをデコードするＹデコー
ダ（ＹＤＥＣ）１８２、及び入出力端子１９０に印加さ
れる書込みデータをバス１９６に供給し又バス１９６へ
読み出された読出しデータを入出力端子１９０に出力す
るＩ／Ｏ回路１８４を有しており、このうち、Ｘデコー
ダ（ＸＤＥＣ）１８０、Ｙデコーダ（ＹＤＥＣ）１８
２、Ｉ／Ｏ回路１８４に本発明による低振幅ドライバ回
路を適用するものである。

【００７７】例えば、Ｘデコーダ（ＸＤＥＣ）１８０
は、特に限定されないが、分割デコード方式によりその
内部で多数のプリデコード信号等が生成され、これらが
最終的に所定のワード線１９２を活性化させるのである
が、その過程におけるプリデコード信号等の各種信号の
駆動に、本発明による低振幅ドライバ回路を用いること
ができる。同様に、Ｙデコーダ（ＹＤＥＣ）１８２も、
Ｙアドレス端子１８８に印加されたＹアドレスをデコー
ドして所定のカラム選択線１９４活性化させるのである
が、そのデコード過程において生成される各種信号の駆
動に、本発明による低振幅ドライバ回路を用いることが
できる。また、Ｉ／Ｏ回路１８４においても、入出力端
子１９０に印加される書込みデータに基づいてバス１９
６を駆動する際等に本発明による低振幅ドライバ回路を
用いることができる。

【００７８】図１０に示すように、半導体メモリ１７０
では、これらＸデコーダ（ＸＤＥＣ）１８０、Ｙデコー
ダ（ＹＤＥＣ）１８２、Ｉ／Ｏ回路１８４に含まれる低
振幅ドライバ回路に接続される内部電源線ＶＲが共用さ
れている。このため、内部電源線ＶＲの配線はメモリセ
ルアレイ１７２を取り囲むように大きく引き回されてお
り、その寄生容量は図において容量１７３、１７４、１
７６、１７８で示すように非常に大きなものとなる。こ
のため、内部電源線ＶＲの電位は極めて安定する。しか
も、Ｘデコーダ（ＸＤＥＣ）１８０とＩ／Ｏ回路１８４
といった、異なる種類の回路要素に対して内部電源線Ｖ
Ｒを共用していることから、例えば、ある回路要素にお
いて内部電源線ＶＲを浮き上がらせるような動作が行わ
れている場合、他の回路要素においては内部電源線ＶＲ
の電位を引き抜くような動作が行われる等、異なる回路
要素間において内部電源線ＶＲの電位を相互に補完する
ため、この点からも内部電源線ＶＲの安定性は高い。

【００７９】尚、図１０に示す半導体メモリ１７０にお
いても、内部電源線ＶＲに別途容量素子を付加してもよ
い。また、補償回路３０等を内部電源線ＶＲに接続して
もよい。

【００８０】さらに、Ｘデコーダ（ＸＤＥＣ）１８０、
Ｙデコーダ（ＹＤＥＣ）１８２、Ｉ／Ｏ回路１８４には
同じタイプの低振幅ドライバ回路を用いてもよいし、目
的に応じて互いに異なる低振幅ドライバ回路を用いても
よい。例えば、これらＸデコーダ（ＸＤＥＣ）１８０、
Ｙデコーダ（ＹＤＥＣ）１８２、Ｉ／Ｏ回路１８４の全
てに図１に示す低振幅ドライバ回路１２を用いてもよい
し、Ｘデコーダ（ＸＤＥＣ）１８０とＩ／Ｏ回路１８４
には図１に示す低振幅ドライバ回路１２を用い、Ｙデコ
ーダ（ＹＤＥＣ）１８２には図８に示す低振幅ドライバ
回路１３０を用いてもよい。

【００８１】また、Ｘデコーダ（ＸＤＥＣ）１８０、Ｙ
デコーダ（ＹＤＥＣ）１８２、Ｉ／Ｏ回路１８４以外の
回路にも、本発明による低振幅ドライバ回路を用い、内
部電源線ＶＲを共用してもよい。さらに、レイアウトの
関係上、本発明による低振幅ドライバ回路が用いられて
いる全ての回路要素に対し内部電源線ＶＲを共用するこ
とが困難な場合は、必ずこれを共用する必要はなく、い
くつかの回路要素毎に内部電源線ＶＲを共用してもよ
い。

【００８２】次に、本発明の第６の実施の形態による低
振幅ドライバ回路２００につき、図面を参照して説明す
る。

【００８３】図１１は、本発明の第６の実施の形態によ
る低振幅ドライバ回路２００を示す回路図である。低振
幅ドライバ回路２００は、インバータ２１２、２１４、
ＮチャンネルＭＯＳトランジスタ２０８、２１０、ダイ
オード２０２からなる。ＮチャンネルＭＯＳトランジス
タ２０８及びＮチャンネルＭＯＳトランジスタ２１０
は、電源電位（Ｖｃｃ）と接地電位（ＧＮＤ）との間に
直列に接続されており、その節点は出力信号線Ｘ０とな
る。また、ダイオード２０２は、出力信号線Ｘ０と内部
電源線ＶＲＲとの間に接続されている。また、Ｎチャン
ネルＭＯＳトランジスタ２０８のゲート電極にはインバ
ータ２１４の出力が印加されており、ＮチャンネルＭＯ
Ｓトランジスタ２１０のゲート電極にはインバータ２１
２の出力が印加されている。

【００８４】また、内部電源線ＶＲＲには、他の低振幅
ドライバ回路を構成しているダイオード２０４、２０６
等が接続されている。例えば、ダイオード２０４は出力
信号線Ｘ１に対応する低振幅ドライバ回路を構成するダ
イオードであり、ダイオード２０６は出力信号線Ｘ２に
対応する低振幅ドライバ回路を構成するダイオードであ
る。後に詳述するが、内部電源線ＶＲＲの電位は、実質
的にＶｃｃ−Ｖｔｎ−Ｖｆ（ＶｔｎはＮチャンネルＭＯ
Ｓトランジスタ２０８のしきい値電圧、Ｖｆはダイオー
ド２０２の順方向電圧）に保たれている。

【００８５】さらに、図１１に示すように、内部電源線
ＶＲＲはＮチャンネルＭＯＳトランジスタ２１８及び２
２０を介して接地電位（ＧＮＤ）に接続されている。Ｎ
チャンネルＭＯＳトランジスタ２１８のゲート電極に
は、ワンショットパルス発生回路２１６の出力が印加さ
れており、ＮチャンネルＭＯＳトランジスタ２２０のゲ
ート電極にはチップセレクト信号ＣＳが印加されてい
る。尚、本実施の形態においては、チップセレクト信号
ＣＳがハイレベルであると半導体チップが活性化される
ものとする（ハイアクティブ）。

【００８６】ワンショットパルス発生回路２１６は、ク
ロック信号ＣＬＫを受け、その立ち上がりエッジに応答
してハイレベルであるワンショットパルスを発生する回
路であり、その具体的回路構成は、特に限定されないが
図４に示したアンドゲート５２、遅延回路５８及びイン
バータ６０からなる回路である。

【００８７】低振幅ドライバ回路２００を用いた場合、
内部電源線ＶＲＲがＶｃｃ−Ｖｔｎ−Ｖｆに保たれてい
るので、カップリング容量により出力信号線Ｘ０の電位
が浮き上がろうとした場合、ダイオード２０２を介して
流れる電流により、出力信号線Ｘ０の電位はＶｃｃ−Ｖ
ｔｎに抑えられる。

【００８８】ここで、内部電源線ＶＲＲについて説明す
る。内部電源線ＶＲＲは、上述のとおりその電位が実質
的にＶｃｃ−Ｖｔｎ−Ｖｆに維持されているが、内部電
源線ＶＲＲに当該電位を供給する回路を別途設ける必要
はない。図１１に示すように、内部電源線ＶＲＲには多
数の低振幅ドライバ回路２００が接続されており、Ｎチ
ャンネルＭＯＳトランジスタ２０８及びダイオード２０
２を介して当該電位が供給されるからである。

【００８９】また、ＮチャンネルＭＯＳトランジスタ２
１８及び２２０は、ダイオード２０２等の電流経路を形
成するためのものである。すなわち、半導体チップが活
性状態にあり、内部電源線ＶＲＲの電位をＶｃｃ−Ｖｔ
ｎ−Ｖｆとする必要があるときには、チップセレクト信
号ＣＳのハイレベルによってＮチャンネルＭＯＳトラン
ジスタ２２０がオンし、ダイオード２０２等の電流経路
が形成される。また、半導体チップが非活性状態にあ
り、内部電源線ＶＲＲの電位をＶｃｃ−Ｖｔｎ−Ｖｆと
する必要がないときには、チップセレクト信号ＣＳのロ
ーレベルによってＮチャンネルＭＯＳトランジスタ２２
０がオフし、当該電流経路は遮断されて消費電力が低減
される。尚、半導体チップの非選択時において消費電力
を低減する必要性が少ない場合は、ＮチャンネルＭＯＳ
トランジスタ２２０を抵抗に置き換えて、常時当該電流
経路を形成しておいてもよい。

【００９０】また、ＮチャンネルＭＯＳトランジスタ２
１８は、上述のようにクロック信号ＣＬＫの立ち上がり
エッジにおいて発生するワンショットパルスを受けるた
め、クロック信号の立ち上がりエッジが到来する度にオ
ンすることとなる。かかる動作は図４において説明した
ように、クロック信号ＣＬＫの立ち上がりに応答して入
力信号ＩＮが変化する場合有効であり、出力信号線Ｘが
持ち上がるタイミングでダイオード２０２の電流経路が
増強され、そこを流れる電流量が増大するため、カップ
リング容量に起因して持ち上がろうとする出力信号線Ｘ
の電位変化を強力に抑えることができる。

【００９１】同様に、入力信号ＩＮがクロック信号ＣＬ
Ｋの立ち下がりに応答して変化する場合には、ワンショ
ットパルス発生回路２１６を図５に示すノアゲート７
２、遅延回路７８、インバータ８０からなる回路に置き
換え、クロック信号ＣＬＫの立ち下がりエッジに応答し
てハイレベルであるワンショットパルスを発生する回路
とすればよい。また、入力信号ＩＮがクロック信号ＣＬ
Ｋの立ち上がり及び立ち下がりの両方に応答して変化す
る場合や、いずれに応答して変化するか不明な場合に
は、ワンショットパルス発生回路２１６を図６に示すア
ンドゲート９２、ノアゲート９４、遅延回路１０２、イ
ンバータ１０４からなる回路に置き換え、クロック信号
ＣＬＫの両エッジに応答してハイレベルであるワンショ
ットパルスを発生する回路とすればよい。

【００９２】但し、ワンショットパルス発生回路２１６
に応答してＮチャンネルＭＯＳトランジスタ２１８を定
期的にオンさせることは本発明において必須でない。す
なわち、このような回路を設けることにより出力信号線
Ｘが浮き上がろうとするタイミングでダイオード２０２
等に流れる電流量が増加し、内部電源線ＶＲＲの安定性
は高まるが、そのようなタイミングでダイオード２０２
等に流れる電流量を増加させなくても内部電源線ＶＲＲ
が比較的安定する場合、すなわち活性時において常時オ
ンしているＮチャンネルＭＯＳトランジスタ２１８のみ
によって内部電源線ＶＲＲが安定する状況下において
は、これら回路は省くことができる。つまり、Ｎチャン
ネルＭＯＳトランジスタ２１８及び２２０を設け、チッ
プセレクト信号ＣＳ及びクロック信号ＣＬＫに応答して
これらをオンさせる構成は好ましい一実施例であって、
本発明においてこれらの一方又は両方を省略することは
妨げられない。

【００９３】次に、本発明の第７の実施の形態による低
振幅ドライバ回路２３０につき、図面を参照して説明す
る。

【００９４】図１２は、本発明の第７の実施の形態によ
る低振幅ドライバ回路２３０を示す回路図である。低振
幅ドライバ回路２３０は、インバータ２３８、２４０、
ＮチャンネルＭＯＳトランジスタ２３４、２３６、ダイ
オード直列体２３２からなる。ＮチャンネルＭＯＳトラ
ンジスタ２３４及びＮチャンネルＭＯＳトランジスタ２
３６は、電源電位（Ｖｃｃ）と接地電位（ＧＮＤ）との
間に直列に接続されており、その節点は出力信号線Ｘ０
となる。また、ダイオード直列体２３２は、出力信号線
Ｘと内部電源線ＶＲＲとの間に接続されている。また、
ＮチャンネルＭＯＳトランジスタ２３４のゲート電極に
はインバータ２４０の出力が印加されており、Ｎチャン
ネルＭＯＳトランジスタ２３６のゲート電極にはインバ
ータ２３８の出力が印加されている。

【００９５】ダイオード直列体２３２は、ｎ個のダイオ
ードが出力信号線Ｘと接地電位（ＧＮＤ）との間に直列
接続された回路であり、一つのダイオードの順方向電圧
をＶｆとすると、出力信号線Ｘがｎ×Ｖｆ以上となると
オンしその電位をｎ×Ｖｆにクランプする。すなわち、
カップリング容量に起因して出力信号線Ｘが浮き上が
り、その電位がｎ×Ｖｆ以上となるのを防止する。

【００９６】尚、ｎ×Ｖｆは、出力信号線Ｘのハイレベ
ル電位であるＶｃｃ−Ｖｔｎ以上に設定する必要があ
る。但し、ｎ×Ｖｆをあまりに大きな電圧に設定すると
出力信号線Ｘが大きく浮き上がって初めてその電位をク
ランプするので、浮き上がり防止効果が弱くなる一方、
ｎ×Ｖｆが低すぎると（Ｖｃｃ−Ｖｔｎよりごく僅かに
高い電圧に設定すると）電源電位（Ｖｃｃ）の僅かな変
動によっても出力信号線Ｘの電位がｎ×Ｖｆを超え、Ｎ
チャンネルＭＯＳトランジスタ２３４及びダイオード直
列体２３２を介して貫通電流が流れるため消費電力増大
の原因となる。したがって、ダイオード直列体２３２の
オン電圧であるｎ×Ｖｆの設定は上記を考慮して適切な
電圧とすべきである。

【００９７】低振幅ドライバ回路２３０を用いた場合、
内部電源線ＶＲ（ＶＲＲ）が不要となる利点がある。

【００９８】次に、本発明の第８の実施の形態による半
導体装置２５０につき、図面を参照して説明する。

【００９９】図１３は、本発明の第８の実施の形態によ
る半導体装置２５０を示す回路図である。図１３に示す
ように、本実施の形態による半導体装置２５０は、低振
幅ドライバ回路２７６及び２７８を有し、それぞれ出力
信号線Ｘ１及びＸ２を駆動するものである。これら出力
信号線Ｘ１及びＸ２は互いに隣接して敷設されており、
カップリング容量Ｃｃ２を介して一方の電位変動の影響
が他方に現れる点は既に繰り返し説明しているとおりで
ある。尚、図１３に示す半導体装置２５０は、便宜上、
低振幅ドライバ回路２７６及び２７８の２個のみを示し
ているが、実際にはさらに多数の低振幅ドライバ回路か
らなり、これら低振幅ドライバ回路により駆動される多
数の出力信号線Ｘ間にはカップリング容量Ｃｃ２が同様
に存在する。

【０１００】低振幅ドライバ回路２７６は、インバータ
２６０、２６２、ＮチャンネルＭＯＳトランジスタ２５
２、２５４からなる。ＮチャンネルＭＯＳトランジスタ
２５２及びＮチャンネルＭＯＳトランジスタ２５４は、
電源電位（Ｖｃｃ）と接地電位（ＧＮＤ）との間に直列
に接続されており、その節点は出力信号線Ｘ１となる。
同様に、低振幅ドライバ回路２７８は、インバータ２６
４、２６６、ＮチャンネルＭＯＳトランジスタ２５６、
２５８からなる。ＮチャンネルＭＯＳトランジスタ２５
６及びＮチャンネルＭＯＳトランジスタ２５８は、電源
電位（Ｖｃｃ）と接地電位（ＧＮＤ）との間に直列に接
続されており、その節点は出力信号線Ｘ２となる。

【０１０１】さらに、出力信号線Ｘ１と出力信号線Ｘ２
との間にはＰチャンネルＭＯＳトランジスタ２７０及び
２７２が直列に接続されており、このうちＰチャンネル
ＭＯＳトランジスタ２７０のゲート電極は低振幅ドライ
バ回路２７６内のインバータ２６０の出力端に接続され
ており、ＰチャンネルＭＯＳトランジスタ２７２のゲー
ト電極は低振幅ドライバ回路２７８内のインバータ２６
４の出力端に接続されている。同様にして、図示しない
他の出力信号線Ｘ間も直列接続された２つのＰチャンネ
ルＭＯＳトランジスタを介して接続されており、そのう
ち一方のＰチャンネルＭＯＳトランジスタのゲート電極
は一方の低振幅ドライバ回路に接続され、他方のＰチャ
ンネルＭＯＳトランジスタのゲート電極は他方の低振幅
ドライバ回路に接続されている。

【０１０２】このＰチャンネルＭＯＳトランジスタ２７
０は、インバータ２６０の出力を受けているので、入力
信号ＩＮ１がハイレベル（Ｖｃｃ）である場合にオン
し、ＰチャンネルＭＯＳトランジスタ２７２は、インバ
ータ２６４の出力を受けているので、入力信号ＩＮ２が
ハイレベル（Ｖｃｃ）である場合にオンする。つまり、
出力信号線Ｘ１がハイレベル（Ｖｃｃ−Ｖｔｎ）に駆動
されている場合にＰチャンネルＭＯＳトランジスタ２７
０はオンし、出力信号線Ｘ２がハイレベル（Ｖｃｃ−Ｖ
ｔｎ）に駆動されている場合にＰチャンネルＭＯＳトラ
ンジスタ２７２はオンするのである。

【０１０３】したがって、出力信号線Ｘ１と出力信号線
Ｘ２とが接続状態となるのは、出力信号線Ｘ１及びＸ２
がいずれもハイレベル（Ｖｃｃ−Ｖｔｎ）である場合に
限られる。

【０１０４】これにより、例えば出力信号線Ｘ１がハイ
レベル（Ｖｃｃ−Ｖｔｎ）で出力信号線Ｘ２がローレベ
ル（ＧＮＤ）である状態から入力信号ＩＮ２が変化し、
出力信号線Ｘ２がローレベル（ＧＮＤ）からハイレベル
（Ｖｃｃ−Ｖｔｎ）に移行すると、両者はＰチャンネル
ＭＯＳトランジスタ２７０及び２７２を介して接続状態
となる。このため、出力信号線Ｘ２がローレベル（ＧＮ
Ｄ）からハイレベル（Ｖｃｃ−Ｖｔｎ）に変化すること
による出力信号線Ｘ１へ影響はほとんどなくなる。尚、
これらＰチャンネルＭＯＳトランジスタ２７０等は、隣
り合う両出力信号線Ｘがいずれもハイレベル（Ｖｃｃ−
Ｖｔｎ）とならない限りオンしないので、これら両出力
信号線Ｘが他のレベルである場合には、回路動作に何ら
の影響も及ぼさない。

【０１０５】また、本実施の形態による半導体装置２５
０では、単に隣り合う２つの出力信号線Ｘ同士のみが接
続されるのではなく、互いに隣接する３本以上の出力信
号線Ｘが全てハイレベル（Ｖｃｃ−Ｖｔｎ）となった場
合にはこれら出力信号線Ｘが全て共通接続されることと
なり、この場合には共通接続された複数の出力信号線Ｘ
の寄生容量は非常に大きいものとなるのでその電位は極
めて安定する。

【０１０６】しかも、半導体装置２５０を用いた場合、
内部電源線ＶＲ（ＶＲＲ）が不要となる利点もある。

【０１０７】次に、本発明の第９の実施の形態による半
導体装置２８０につき、図面を参照して説明する。

【０１０８】図１４は、本発明の第９の実施の形態によ
る半導体装置２８０を示す回路図である。図１４に示す
ように、本実施の形態による半導体装置２８０は、低振
幅ドライバ回路２８２及び２８４を有し、低振幅ドライ
バ回路２８２は出力信号線Ｘ１及びＸ１Ｂ駆動し、低振
幅ドライバ回路２８４は出力信号線Ｘ２及びＸ２Ｂ駆動
する。ここで、出力信号線Ｘ１とＸ１Ｂは互いに相補の
信号であり、一方がハイレベル（Ｖｃｃ−Ｖｔｎ）であ
ると他方はローレベル（ＧＮＤ）に駆動される。同様に
出力信号線Ｘ２とＸ２Ｂも互いに相補の信号である。

【０１０９】これら出力信号線Ｘ１と出力信号線Ｘ１
Ｂ、出力信号線Ｘ１Ｂと出力信号線Ｘ２、出力信号線Ｘ
２と出力信号線Ｘ２Ｂは互いに隣り合って敷設されてお
り、出力信号線Ｘ１と出力信号線Ｘ１Ｂとの間、出力信
号線Ｘ２と出力信号線Ｘ２Ｂとの間にはカップリング容
量Ｃｃ３が存在し、出力信号線Ｘ１Ｂと出力信号線Ｘ２
との間にはカップリング容量Ｃｃ４が存在する。

【０１１０】尚、図１４に示す半導体装置２８０は、便
宜上、低振幅ドライバ回路２８２及び２８４の２個のみ
を示しているが、実際にはさらに多数の低振幅ドライバ
回路からなり、これら低振幅ドライバ回路により駆動さ
れる多数の出力信号線Ｘ及びＸＢのうち、出力信号線Ｘ
１と出力信号線Ｘ１Ｂのように互いに相補の関係にある
出力信号線間にはカップリング容量Ｃｃ３が存在し、出
力信号線Ｘ１Ｂと出力信号線Ｘ２のように異なる低振幅
ドライバ回路により駆動される出力信号線間にはカップ
リング容量Ｃｃ４が存在する。

【０１１１】低振幅ドライバ回路２８２は、インバータ
２９４、２９６、ＮチャンネルＭＯＳトランジスタ２８
６、２８８、２９０、２９２からなる。ＮチャンネルＭ
ＯＳトランジスタ２８６及びＮチャンネルＭＯＳトラン
ジスタ２８８は、電源電位（Ｖｃｃ）と接地電位（ＧＮ
Ｄ）との間に直列に接続されており、その節点は出力信
号線Ｘ１となる。また、ＮチャンネルＭＯＳトランジス
タ２９０及びＮチャンネルＭＯＳトランジスタ２９２
も、電源電位（Ｖｃｃ）と接地電位（ＧＮＤ）との間に
直列に接続されており、その節点は出力信号線Ｘ１Ｂと
なる。

【０１１２】これらＮチャンネルＭＯＳトランジスタの
うち、ＮチャンネルＭＯＳトランジスタ２８６及び２９
２のゲート電極はインバータ２９６の出力端に接続され
ており、ＮチャンネルＭＯＳトランジスタ２８８及び２
９０のゲート電極はインバータ２９４の出力端に接続さ
れている。

【０１１３】図ではその回路図を省略しているが、低振
幅ドライバ回路２８４も上記説明した低振幅ドライバ回
路２８２と同様の回路構成となっている。

【０１１４】さらに、半導体装置２８０では、出力信号
線Ｘ１Ｂと出力信号線Ｘ２との間にＰチャンネルＭＯＳ
トランジスタ３００及び３０２が直列に接続されてお
り、このうちＰチャンネルＭＯＳトランジスタ３００の
ゲート電極は低振幅ドライバ回路２８２内のインバータ
２９６の出力端に接続されており、ＰチャンネルＭＯＳ
トランジスタ３０２のゲート電極は低振幅ドライバ回路
２８４内のインバータ（図示しないが、低振幅ドライバ
回路２８２のインバータ２９４に相当する低振幅ドライ
バ回路２８４内のインバータ）の出力端に接続されてい
る。

【０１１５】同様にして、図示しない他の出力信号線Ｘ
と、異なる低振幅ドライバ回路により駆動される出力信
号線ＸＢとの間も、直列接続された２つのＰチャンネル
ＭＯＳトランジスタを介して接続されており、そのうち
一方のＰチャンネルＭＯＳトランジスタのゲート電極は
一方の低振幅ドライバ回路に接続され、他方のＰチャン
ネルＭＯＳトランジスタのゲート電極は他方の低振幅ド
ライバ回路に接続されている。しかし、図１４に示すよ
うに、出力信号線Ｘ１と出力信号線Ｘ１Ｂのように、互
いに相補の関係にある出力信号線間を接続する手段はな
い。

【０１１６】次に、半導体装置２８０の動作を説明す
る。

【０１１７】まず、出力信号線Ｘ１と出力信号線Ｘ１Ｂ
のように互いに相補の関係にある出力信号線間にはカッ
プリング容量Ｃｃ３が存在するが、出力信号線Ｘ１及び
出力信号線Ｘ１Ｂには互いに相補の信号が供給されるの
で、カップリング容量Ｃｃ３の影響により出力信号線Ｘ
１又は出力信号線Ｘ１Ｂの電位が浮き上がることはな
い。しかし、出力信号線Ｘ１Ｂがハイレベルであり出力
信号線Ｘ２がローレベル（ＧＮＤ）である状態から、出
力信号線Ｘ２がハイレベル（Ｖｃｃ−Ｖｔｎ）に移行す
ることはある。同様に、出力信号線Ｘ２がハイレベルで
あり出力信号線Ｘ１Ｂがローレベル（ＧＮＤ）である状
態から、出力信号線Ｘ１Ｂがハイレベル（Ｖｃｃ−Ｖｔ
ｎ）に移行することはある。

【０１１８】このため、出力信号線Ｘ１Ｂと出力信号線
Ｘ２との間のカップリング容量Ｃｃ４の影響により、出
力信号線Ｘ１Ｂや出力信号線Ｘ２が浮き上がりが生じう
る。

【０１１９】このため、半導体装置２８０では、出力信
号線Ｘ１Ｂ及び出力信号線Ｘ２がいずれもハイレベル
（Ｖｃｃ−Ｖｔｎ）となった場合、これらの間に設けら
れたＰチャンネルＭＯＳトランジスタ３００及び３０２
がオンし、両者を接続状態とすることによって浮き上が
りを抑えている。

【０１２０】このように、本実施の形態による半導体装
置２８０では、隣接する低振幅ドライバ回路（例えば２
８２と２８４）のうち一方の低振幅ドライバ回路（例え
ば２８４）により駆動される出力信号線Ｘ（例えば出力
信号線Ｘ２）と、他方の低振幅ドライバ回路（例えば２
８２）により駆動される反転出力信号線ＸＢ（例えば出
力信号線Ｘ１Ｂ）とがいずれもハイレベル（Ｖｃｃ−Ｖ
ｔｎ）となった場合に両者を接続する手段を設けたの
で、相補の出力信号線を駆動するタイプの低振幅ドライ
バ回路においても、隣り合う出力信号線の影響によりそ
の電位が浮き上がることはない。尚、これらＰチャンネ
ルＭＯＳトランジスタ３００等は、隣り合う両出力信号
線がいずれもハイレベル（Ｖｃｃ−Ｖｔｎ）とならない
限りオンしないので、これら両出力信号線が他のレベル
である場合には、回路動作に何らの影響も及ぼさない。
しかも、半導体装置２８０を用いた場合、内部電源線Ｖ
Ｒ（ＶＲＲ）が不要となる利点もある。

【０１２１】以上、本発明の各実施の形態について説明
したが、本発明はこれらに限定されるものではなく、本
発明の主旨を逸脱しない範囲で種々の変更が可能であ
る。例えば、図１に示す半導体装置１０では、出力信号
線Ｘ１はその両側に他の出力信号線Ｘ０及びＸ２が隣接
しているが、たとえ出力信号線Ｘ１に隣接する他の出力
信号線Ｘがなくても、何らかの原因により出力信号線Ｘ
１の電位が浮き上がってしまうことは十分考えられるの
であるから、本発明の適用範囲を互いに隣接した出力信
号線Ｘを有する低振幅ドライバ回路に限定して解釈すべ
きでない。

【０１２２】また、例えば、低振幅ドライバ回路１２−
１を構成するＮチャンネルＭＯＳトランジスタ１６のゲ
ート電極には、入力信号ＩＮ１が２つのインバータ２２
及び２４を介して印加されているが、本発明はこれに限
定されるものではなく、例えば入力信号ＩＮ１を直接Ｎ
チャンネルＭＯＳトランジスタ１６のゲート電極に印加
する構成であってもよい。

【０１２３】さらに、各実施の形態では、トランジスタ
は全てＭＯＳトランジスタを用いたが、本発明はこれに
限定されるものではなく、例えばこれらトランジスタの
一部若しくは全部をバイポーラトランジスタとしてもよ
い。

【０１２４】

【発明の効果】以上説明したように、本発明によれば、
出力信号線の電位の浮き上がりを抑制する手段を設けた
ので、特にカップリング容量Ｃｃに起因する出力信号線
の浮き上がりを防止することによって高速動作・低消費
電力が担保された低振幅ドライバ回路及びこれを含む半
導体装置が提供される。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体装置
１０を示す回路図である。

【図２】図１に示す半導体装置１０による出力信号線
の浮き上がり防止効果を説明するためのグラフである。

【図３】補償回路３０の回路図である。

【図４】補償回路５０の回路図である。

【図５】補償回路７０の回路図である。

【図６】補償回路９０の回路図である。

【図７】本発明の第２の実施の形態による低振幅ドラ
イバ回路１１０を示す回路図である。

【図８】本発明の第３の実施の形態による低振幅ドラ
イバ回路１３０を示す回路図である。

【図９】本発明の第４の実施の形態による低振幅ドラ
イバ回路１５０を示す回路図である。

【図１０】本発明の第５の実施の形態による半導体メ
モリ１７０を示す概略図である。

【図１１】本発明の第６の実施の形態による低振幅ド
ライバ回路２００を示す回路図である。

【図１２】本発明の第７の実施の形態による低振幅ド
ライバ回路２３０を示す回路図である。

【図１３】本発明の第８の実施の形態による半導体装
置２５０を示す回路図である。

【図１４】本発明の第９の実施の形態による半導体装
置２８０を示す回路図である。

【図１５】従来の低振幅ドライバ回路４００を示す回
路図である。

【図１６】従来の低振幅ドライバ回路４００において
生じる出力信号線Ｘの浮き上がり現象を説明するための
グラフである。

【符号の説明】

１０，２５０，２８０半導体装置１２，１１０，１
３０，１５０，２００，２３０，２７６，２７８，２８
２，２８４低振幅ドライバ回路１４デコーダ回路
１６，１８，３４，４０，５４，７４，９６，９８，
１１２，１１４，１２０，１３２，１３４，１４２，１
５６，２０８，２１０，２１８，２２０，２３４，２３
６，２５２，２５４，２５６，２５８，２８６，２８
８，２９０，２９２ＮチャンネルＭＯＳトランジスタ
２０，１２２，１３６，１５２，１５４，２６８，２
７０，２７２，２７４，２９８，３００，３０２，３０
４ＰチャンネルＭＯＳトランジスタ２２，２４，６０，８０，１０４，１１６，１１８，１
３８，１４０，１５８，１６０，２１２，２１４，２３
８，２４０，２６０，２６２，２６４，２６６，２９
４，２９６インバータ２７，３６，３８，５６，７６，１００，１７３，１７
４，１７６，１７８容量３０，５０，７０，９０補償回路３２オペアンプ４２抵抗４４節点５２，９２アンドゲート５８，７８，１０２遅延回路７２，９４ノアゲート１７０半導体メモリ１７２メモリセルアレイ１８０Ｘデコーダ（ＸＤＥＣ）１８２Ｙデコーダ（ＹＤＥＣ）１８４Ｉ／Ｏ回路１８６Ｘアドレス端子１８８Ｙアドレス端子１９０入出力端子１９２ワード線１９４カラム選択線１９６バス２０２，２０４，２０６ダイオード２１６ワンショットパルス発生回路２３２ダイオード直列体Ｘ，Ｙ，Ｗ出力信号線ＩＮ入力信号ＶＲ，ＶＲＲ内部電源線Ｃｃカップリング容量ＣＬＫクロック信号ＣＳチップセレクト信号

Claims

(57)【特許請求の範囲】

【請求項１】第１及び第２の電源に接続され、入力信号
に応じて出力信号線を駆動する低振幅ドライバ回路であ
って、前記第１の電源に接続され前記入力信号が第１の
論理レベルである場合には前記出力信号線を前記第１の
電源の電位と前記第２の電源の電位の間の所定電位に駆
動する第１の手段と、前記第２の電源に接続され前記入
力信号が第２の論理レベルである場合には前記出力信号
線を前記第２の電源の電位に駆動する第２の手段と、前
記入力信号の前記第１の論理レベルに応答して前記出力
信号線の電位が前記所定電位からみて前記第１の電源の
電位側に変動することを妨げる第３の手段とを備える低
振幅ドライバ回路。
【請求項２】前記第１の手段は前記第１の電源と前記出
力信号線との間に接続された一導電型のトランジスタで
あり、前記第２の手段は前記第２の電源と前記出力信号
線との間に接続された前記一導電型のトランジスタであ
ることを特徴とする請求項１記載の低振幅ドライバ回
路。
【請求項３】実質的に前記所定電位に保持された内部電
源線をさらに備え、前記第３の手段は前記出力信号線と
前記内部電源線との間に接続された逆導電型のトランジ
スタを含むことを特徴とする請求項２記載の低振幅ドラ
イバ回路。
【請求項４】前記内部電源線の電位が前記所定電位から
みて前記第１の電源の電位側に変動することを妨げる補
償回路をさらに備えることを特徴とする請求項３記載の
低振幅ドライバ回路。
【請求項５】前記補償回路は、前記内部電源線の電位が
前記所定電位からみて前記第１の電源の電位側に変動し
たことを検出する検出手段と、前記検出手段の検出結果
に応答して前記内部電源線を前記第２の電源に接続する
手段とを含むことを特徴とする請求項４記載の低振幅ド
ライバ回路。
【請求項６】前記補償回路は、クロック信号に応答して
前記内部電源線を前記第２の電源に接続する手段を含む
ことを特徴とする請求項４記載の低振幅ドライバ回路。
【請求項７】入力信号に応じて出力信号線を駆動する低
振幅ドライバ回路であって、前記入力信号が第１の論理
レベルであり且つ前記出力信号線が所定電位に達してい
ない場合にはオンし前記出力信号線を前記所定電位に駆
動する一方、前記入力信号が前記第１の論理レベルであ
るが前記出力信号線が前記所定電位以上である場合及び
前記入力信号が第２の論理レベルである場合にはオフし
前記出力信号線への駆動を停止する第１のトランジスタ
と、前記入力信号が前記第２の論理レベルである場合に
はオンし前記出力信号線を電源電位に駆動する一方、前
記入力信号が前記第１の論理レベルである場合にはオフ
し前記出力信号線への駆動を停止する第２のトランジス
タと、前記入力信号を受け前記入力信号が前記第１の論
理レベルであり且つ少なくとも前記出力信号線が前記所
定電位以上であればオンし前記出力信号線を前記所定電
位に駆動する変動防止手段とを備える低振幅ドライバ回
路。
【請求項８】実質的に前記所定電位に保持された内部電
源線をさらに備え、前記変動防止手段は前記出力信号線
と前記内部電源線との間に接続された、前記第１のトラ
ンジスタとは逆導電型の第３のトランジスタを含むこと
を特徴とする請求項７記載の低振幅ドライバ回路。
【請求項９】前記変動防止手段は前記出力信号線と前記
内部電源線との間に接続された、前記第１のトランジス
タと同一導電型の第４のトランジスタをさらに含み、前
記第１のトランジスタの制御電極と前記第４のトランジ
スタの制御電極とは共通接続されていることを特徴とす
る請求項８記載の低振幅ドライバ回路。
【請求項１０】前記内部電源線には容量が接続されてい
ることを特徴とする請求項８又は９記載の低振幅ドライ
バ回路。
【請求項１１】前記内部電源線の電位が前記所定電位以
上となることを妨げる補償回路をさらに備えることを特
徴とする請求項８又は９記載の低振幅ドライバ回路。
【請求項１２】入力信号に応じて出力信号線を駆動する
低振幅ドライバ回路であって、第１の電源と前記出力信
号線との間に接続された一導電型の第１のトランジスタ
と、前記第１の電源とは異なる第２の電源と前記出力信
号線との間に接続された前記一導電型の第２のトランジ
スタと、前記第１及び第２の電源とは異なる電位を有す
る内部電源線と前記出力信号線との間に接続された逆導
電型の第３のトランジスタと、前記第１のトランジスタ
の制御電極に前記入力信号を供給する手段と、前記第２
及び第３のトランジスタの制御電極に前記入力信号の反
転信号を共通に供給する手段とを備える低振幅ドライバ
回路。
【請求項１３】前記内部電源線と前記出力信号線との間
に接続された前記一導電型の第４のトランジスタをさら
に備え、前記第４のトランジスタの制御電極には前記入
力信号が供給されることを特徴とする請求項回路１２記
載の低振幅ドライバ回路。
【請求項１４】入力信号に応じて出力信号線を駆動する
低振幅ドライバ回路であって、実質的に所定電位に維持
された内部電源線と、前記内部電源線と前記出力信号線
との間に並列に接続されそれぞれ一導電型及び逆導電型
の第１及び第２のトランジスタと、電源電位と前記出力
信号線との間に接続された前記一導電型の第３のトラン
ジスタと、前記第１のトランジスタの制御電極に前記入
力信号を供給する手段と、前記第２及び第３のトランジ
スタの制御電極に前記入力信号の反転信号を共通に供給
する手段とを備える低振幅ドライバ回路。
【請求項１５】互いに隣接して敷設された第１及び第２
の出力信号線と、前記第１の出力信号線を駆動する第１
の低振幅ドライバ回路と、前記第２の出力信号線を駆動
する第２の低振幅ドライバ回路とを有する半導体装置で
あって、前記第１及び第２の低振幅ドライバ回路はいず
れも、対応する入力信号が第１の論理レベルであり且つ
対応する前記出力信号線が所定電位に達していない場合にはオンし対応する前記出力信号線を前記所定電位に
駆動する一方、対応する前記入力信号が前記第１の論理
レベルであるが対応する前記出力信号線が前記所定電位
以上である場合及び対応する前記入力信号が第２の論理
レベルである場合にはオフし対応する前記出力信号線へ
の駆動を停止する第１のトランジスタと、対応する前記
入力信号が前記第２の論理レベルである場合にはオンし
対応する前記出力信号線を電源電位に駆動する一方、対
応する前記入力信号が前記第１の論理レベルである場合
にはオフし対応する前記出力信号線への駆動を停止する
第２のトランジスタと、前記入力信号を受け対応する前
記入力信号が前記第１の論理レベルであり且つ少なくと
も対応する前記出力信号線が前記所定電位以上であれば
オンし対応する前記出力信号線を前記所定電位に駆動す
る変動防止手段とを備えていることを特徴とする半導体
装置。
【請求項１６】互いに隣接して敷設された第１及び第２
の出力信号線と、前記第１の出力信号線を駆動する第１
の低振幅ドライバ回路と、前記第２の出力信号線を駆動
する第２の低振幅ドライバ回路とを有し、前記第１及び
第２の低振幅ドライバ回路は、対応する入力信号が一方
の論理レベルである場合にはそれぞれ前記第１及び第２
の出力信号線を一方の電源電位に駆動し、対応する入力
信号が他方の論理レベルである場合にはそれぞれ前記第
１及び第２の出力信号線を前記一方の電源電位と他方の
電源電位との間の電位に駆動するものであり、前記入力
信号を受け前記第１及び第２の低振幅ドライバ回路への
前記入力信号がいずれも前記他方の論理レベルであるこ
とに応答して前記第１及び第２の出力信号線を接続状態
とする接続手段をえることを特徴とする半導体装置。
【請求項１７】前記第１の低振幅ドライバ回路は、前記
一方の電源電位と前記第１の出力信号線との間に接続さ
れた一導電型の第１のトランジスタと、前記他方の電源
電位と前記第１の出力信号線との間に接続された前記一
導電型の第２のトランジスタと、前記第１のトランジス
タの制御電極に対応する前記入力信号の反転信号を供給
する手段と、前記第２のトランジスタの制御電極に対応
する前記入力信号を供給する手段とを含み、前記第２の
低振幅ドライバ回路は、前記一方の電源電位と前記第２
の出力信号線との間に接続された前記一導電型の第３の
トランジスタと、前記他方の電源電位と前記第２の出力
信号線との間に接続された前記一導電型の第４のトラン
ジスタと、前記第３のトランジスタの制御電極に対応す
る前記入力信号の反転信号を供給する手段と、前記第４
のトランジスタの制御電極に対応する前記入力信号を供
給する手段とを含み、前記接続手段は、前記第１及び第
２の出力信号線との間に直列接続された逆導電型の第５
及び第６のトランジスタを含み、前記第５のトランジス
タの制御電極と前記第１のトランジスタの前記制御電極
とは共通接続されており、前記第６のトランジスタの制
御電極と前記第２のトランジスタの前記制御電極とは共
通接続されていることを特徴とする請求項１６記載の半
導体装置。
【請求項１８】第１の入力信号に基づき相互に反転した
レベルとなる第１及び第２の出力信号線を駆動する第１
の低振幅ドライバ回路と、第２の入力信号に基づき相互
に反転したレベルとなる第３及び第４の出力信号線を駆
動する第２の低振幅ドライバ回路とを有し、前記第２の
出力信号線と前記第３の出力信号線とは隣接して敷設さ
れており、前記第１の低振幅ドライバ回路は、前記第１
の入力信号が一方の論理レベルである場合には前記第１
の出力信号線を一方の電源電位に駆動するとともに前記
第２の出力信号線を前記一方の電源電位と他方の電源電
位との間の所定電位に駆動する一方、前記第１の入力信
号が他方の論理レベルである場合には前記第２の出力信
号線を前記一方の電源電位に駆動するとともに前記第１
の出力信号線を前記一方の電源電位と前記他方の電源電
位との間の前記所定電位に駆動するものであり、前記第
２の低振幅ドライバ回路は、前記第２の入力信号が前記
一方の論理レベルである場合には前記第３の出力信号線
を前記一方の電源電位に駆動するとともに前記第４の出
力信号線を前記一方の電源電位と前記他方の電源電位と
の間の前記所定電位に駆動する一方、前記第２の入力信
号が前記他方の論理レベルである場合には前記第４の出
力信号線を前記一方の電源電位に駆動するとともに前記
第３の出力信号線を前記一方の電源電位と前記他方の電
源電位との間の前記所定電位に駆動するものであり、前
記第１及び第２の入力信号を受け前記第２及び第３の出
力信号線のレベルがいずれも前記所定電位となっている
ことに応答してこれらを前記第１及び第２の入力信号に
基いて接続状態とする接続手段を備えることを特徴とす
る半導体装置。