KR100406668B1 - 저진폭 드라이버 회로 - Google Patents

Abstract

본 발명의 저진폭 드라이버 회로에서는, 구동될 출력 신호 라인과 내부 전원 라인 사이에 P 채널 MOS 트랜지스터가 제공되며, 저진폭 드라이버 회로가 하이 레벨(Vcc-Vtn)을 출력할 때, 이 P 채널 MOS 트랜지스터가 턴온되도록 제어가 수행된다. 따라서, 출력 신호 라인은 실질적으로 Vcc-Vtn 이상으로 플로팅되지 않는다.

Description

저진폭 드라이버 회로{LOW-AMPLITUDE DRIVER CIRCUIT}

본 발명은 저진폭 드라이버 회로와 이를 포함하는 반도체 장치에 관한 것으로, 특히 그 출력 배선과 다른 드라이버 회로의 출력 배선이 인접하여 있는 저진폭 드라이버 회로와 이를 포함하는 반도체 장치에 관한 것이다.

반도체 칩의 논리 신호는 일반적으로 그 크기로서 접지 전위(GND)를 최소 전위로서 가지고 전원 전위(Vcc)를 최대 전위로서 갖는다. 이러한 종류의 진폭을 갖는 신호의 경우에, 이들 신호를 수신하는 후단 회로가 예를 들면, CMOS 회로(CMOS 인버터, 등)인 경우, 신호가 접지 전위(GND)이면, CMOS 회로내의 P 채널 MOS 트랜지스터는 턴온되고, N 채널 MOS 트랜지스터는 턴오프되고, 이와는 반대로, 만일 신호가 전원 전위(Vcc)이면, CMOS 회로내의 N 채널 MOS 트랜지스터는 턴온되고, P 채널 MOS 트랜지스터는 턴오프된다.

그러나, 만일 후단 회로가 CMOS 회로가 아니라 예를 들면 N 채널 MOS 트랜지스터와 같은 하나의 도전형의 회로를 포함하는 회로인 경우, 이 회로에 공급된 논리 신호는 반드시 전술된 진폭을 가질 필요는 없고, 이 경우에 접지 전위(GND)를 최소 전위로 하고 전원 전위보다 낮은 전위(Vcc-α)를 최대 전위로 사용하여도 충분하다. 즉, 후단 회로가 P 채널 MOS 트랜지스터를 포함하지 않는 경우, 회로가 완벽하게 턴오프되게 될 전위(이 경우에는 Vcc)를 사용할 필요가 없다. 게다가, 이 경우에 낮은 진폭을 사용함으로써, 신호 반전을 더 빠르게 하여 고속 동작에 적합한 회로를 제조할 수 있음은 물론, 신호 반전으로 인한 충방전이 감소되어 전력 소모를 좀 더 줄일 수 있게 된다. 따라서, 만일 후단 회로가 CMOS가 아니라 N 채널 MOS 트랜지스터를 포함하는 회로인 경우, 낮은 진폭은 종종 이 회로에 공급될 논리 신호용으로 사용된다.

도 15는 저진폭 드라이버 회로를 나타내는 도면이다. 이 도면에는, 3개의 저진폭 드라이버 회로들(400-0), (400-1) 및 (400-2)이 나타나 있다. 이들 3개의 저진폭 드라이버 회로들(400-0), (400-1) 및 (400-2)은 동일한 회로 구성을 가지고, 실제 회로 구성은 중앙에 저진폭 드라이버 회로(400-1)만이 나타나 있고 나머지 저진폭 드라이버 회로들(400-0)과 (400-2)에 대한 회로 구성은 나타나 있지 않다.

이들 저진폭 드라이버 회로들(400-0), (400-1) 및 (400-2)은 각기 입력 신호들 IN0, IN1 및 IN2을 수신하고 버퍼링하여, 저진폭 출력 신호를 출력 신호 라인 X0, X1 및 X2에 공급한다. 저진폭 드라이버 회로(400-1)의 예에서 나타난 바와 같이, 실제 회로 구성은 인버터들(406, 408)과 N 채널 MOS 트랜지스터들(402, 404)을 포함한다. 이 N 채널 MOS 트랜지스터들(402, 404)은 전원 전위(Vcc)와 접지 전위(GND) 사이에 직렬로 접속되고, 인버터(408)의 출력과 인버터(406)의 출력은 각기 이들의 게이트에 인가된다. 인버터(406)에 공급된 입력 신호 IN1은 전원 전위(Vcc)로부터 접지 전위(GND)까지의 진폭을 갖는 논리 신호이다.

도 15에 나타난 바와 같이, 출력 신호 라인 X0, X1 및 X2는 상호 평행하고, 서로 인접하여 배치되며 이들 사이에는 결합 캐패시턴스 Cc가 있다.

다음으로, 도 15에 나타난 저진폭 드라이버 회로의 동작은 저진폭 드라이버 회로(400-1)를 일례로 들어 기술될 것이다. 우선, 입력 신호 IN1이 접지 전위(GND)인 경우, N 채널 MOS 트랜지스터(402)는 턴오프되고 N 채널 MOS 트랜지스터(404)는 턴온되기 때문에, 출력 신호 라인 X1은 접지 전원(GND)에 접속되고 이전위는 접지 전위(GND)와 동일하다. 다음으로, 입력 신호 IN1가 전원 전위(Vcc)로 변화될 때, N 채널 MOS 트랜지스터(402)는 턴온되고 N 채널 MOS 트랜지스터(404)는 턴오프된다. 그 결과, 출력 신호 라인 X1의 전위는 상승하지만, 턴온된 트랜지스터(402)가 N 채널 타입이기 때문에, 전위는 Vcc - Vtn만큼 상승한다(여기서 Vtn은 N 채널 MOS 트랜지스터(402)의 임계 전압임).

이러한 방식으로, 저진폭 드라이버 회로(400-1)는 수신된 입력 신호 IN1를 버퍼링하고, GND로부터 Vcc-Vtn까지의 진폭을 갖는 출력 신호를 출력 신호 라인 X1에 공급한다. 나머지 저진폭 드라이버 회로(400-0)과 (400-2)는 동일 방식으로 동작한다.

이러한 종류의 저진폭 드라이버 회로는 일본 특허 공개 번호 제9-200036호에 개시되어 있다.

그러나, 출력 신호 라인 X0와 X2가 도 15에 나타난 바와 같이, 출력 신호 라인 X1의 어느 한쪽에 인접하여 배치되기 때문에, 이들 라인들 간에 커플링 캐패시턴스 Cc가 생긴다. 따라서, 출력 신호 라인 X1의 전위는 출력 신호 라인 X0과 X2의 전위의 변화에 의해 영향받는다.

도 16은 출력 신호 라인 X1이 하이 레벨(Vcc-Vtn)인 경우에 출력 신호 라인 X1에 인접한 출력 신호 라인 X0와 X2가 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)까지 변화하는 경우를 도시한 상황을 나타낸다. 도 16에 나타난 바와 같이, 출력 신호 라인 X0와 X2가 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)로 변화할 때, 출력 신호 라인 X1은 커플링 캐패시턴스 Cc에 의해 상승된다. 전술된 바와 같이, 트랜지스터(402)가 N 채널 타입이기 때문에, 출력 신호 라인 X1이 Vcc-Vtn 또는 그 이상 상승할 경우, N 채널 MOS 트랜지스터(402)는 오프 상태가 되고, 커플링 캐패시턴스 Cc에 의해 상승된 출력 신호 라인 X1의 전위는 더이상 떨어지지(fall) 않는다.

출력 신호 라인 X1이 Vcc-Vtn만큼 또는 그 이상 상승하면, 입력 신호 IN1가 접지 전위(GND)로 변경되고 N 채널 MOS 트랜지스터(404)가 온 상태로 변경되는 경우, 출력 신호 라인 X1을 접지 전위(GND)로 낮추는 데 시간이 걸려서 고속 동작을 방해하며 전력 소모를 증가시킨다.

더욱이, 출력 신호 라인 X1이 더 큰 양만큼 상승, 예컨대 전원 전위(Vcc)를 초과한다면, 예측치 못한 고전압이 출력 신호 라인 X1에 접속된 후단 회로에 인가되어, 트랜지스터 특성의 저하 또는 영구적인 손상을 포함하는 신뢰성 문제를 일으킬 수 있다.

특히, 최근 반도체 칩 배선 루울의 지속적인 감소가 있었고, 출력 신호 라인들 간의 커플링 캐패시턴스 Cc의 영향이 해마다 증가되고 있다.

따라서, 본 발명의 목적은 특히 커플링 캐패시턴스 Cc로 인한 출력 신호 라인의 상향 플로팅을 방지함으로써 고속 동작 및 저소비 전력이 보장되는 저진폭 드라이버 회로 및 이들을 포함하는 반도체 장치를 제공하는 것이다.

본 발명에 따른 저진폭 드라이버 회로는 제1 전원 및 제2 전원에 접속되어, 입력 신호에 따라 출력 신호 라인을 구동하는 저진폭 드라이버 회로로서, 이 회로는 전술된 제1 전원에 접속되어, 상기 입력 신호가 제1 논리 레벨에 있는 경우에는 상기 출력 라인을 상기 제1 전원의 전위와 상기 제2 전원의 전위 사이의 소정 전위로 구동하는 제1 수단; 상기 제2 전원에 접속되어, 상기 입력 신호가 제2 논리 레벨에 있는 경우에는 상기 출력 신호 라인을 상기 제2 전원의 전위로 구동하는 제2 수단; 및 상기 출력 라인의 전위가 상기 소정 전위로부터 볼 때 상기 제1 전원의 전위 측으로 변동하는 것을 방지하는 제3 수단을 포함한다.

도 1은 본 발명의 제1 실시예에 따른 반도체 장치(10)를 나타낸 회로도.

도 2는 도 1에 나타난 반도체 장치(10)에 따른 출력 신호 라인의 상향 플로팅을 방지하는 효과를 설명하기 위한 그래프.

도 3은 보상 회로(30)의 회로도.

도 4는 보상 회로(50)의 회로도.

도 5는 보상 회로(70)의 회로도.

도 6은 보상 회로(90)의 회로도.

도 7은 본 발명의 제2 실시예에 따른 저진폭 드라이버 회로(110)를 나타낸 회로도.

도 8은 본 발명의 제3 실시예에 따른 저진폭 드라이버 회로(130)를 나타낸 회로도.

도 9는 본 발명의 제4 실시예에 따른 저진폭 드라이버 회로(150)를 나타낸 회로도.

도 10은 본 발명의 제5 실시예에 따른 반도체 메모리(170)를 나타낸 회로도.

도 11은 본 발명의 제6 실시예에 따른 저진폭 드라이버 회로(200)를 나타낸 회로도.

도 12는 본 발명의 제7 실시예에 따른 저진폭 드라이버 회로(230)를 나타낸 회로도.

도 13은 본 발명의 제8 실시예에 따른 반도체 장치(250)를 나타낸 회로도.

도 14는 본 발명의 제9 실시예에 따른 반도체 장치(280)를 나타낸 회로도.

도 15는 종래의 저진폭 드라이버 회로(400)를 나타낸 회로도.

도 16은 종래의 저진폭 드라이버 회로(400)에서 출력 신호 라인 X의 상향 플로팅 현상을 도시한 그래프.

<도면의 주요 부분에 대한 부호의 설명>

10, 250, 280 : 반도체 장치

12, 110, 130, 150, 200, 230, 276, 278, 282, 284 : 저진폭 드라이버 회로

14 : 디코더 회로

16, 18, 34, 40, 54, 74, 96, 98, 112, 114, 120, 132, 134, 142, 156, 208, 210, 218, 220, 234, 236, 252, 254, 256, 258, 286, 288, 290, 292 : N 채널 MOS 트랜지스터

20, 122, 136, 152, 154, 268, 270, 272, 274, 298, 300, 302, 304 : P 채널 MOS 트랜지스터

이제 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 저진폭 드라이버 회로는 이하에 상세히 기술될 것이다. 각 실시예에 따른 저진폭 드라이버 회로는 단일 반도체 기판(반도체 칩) 상에 모두 집적된다.

도 1은 본 발명의 제1 실시예에 따른 저진폭 드라이버 회로(12)를 포함하는 반도체 장치(10)를 나타낸 도면이다. 이 도면에는, 3개의 저진폭 드라이버 회로들(12-0), (12-1) 및(12-2)가 나타나 있다. 이들 3개의 저진폭 드라이버 회로들(12-0), (12-1) 및 (12-2)가 동일한 회로 구성을 가지고 있기 때문에, 실제 회로 구성은 중앙에 있는 저진폭 드라이버 회로(12-1)만을 나타내었고, 나머지 저진폭 드라이버 회로들(12-0)과 (12-2)에 대한 회로 구성은 도시되지 않았다.

이들 저진폭 드라이버 회로들(12-0), (12-1) 및 (12-2)은 각기 입력 신호들 IN0, IN1, IN2를 수신하고 버퍼링하여, 저진폭 출력 신호를 출력 신호 라인 X0, X1 및 X2에 공급한다. 저진폭 드라이버 회로(12-1)의 예에서 알 수 있는 바와 같이, 실제 회로 구성은 인버터(22, 24), N 채널 MOS 트랜지스터(16, 18) 및 P 채널 MOS트랜지스터(20)를 포함한다. N 채널 MOS 트랜지스터들(16, 18)은 전원 전위(Vcc)와 접지 전위(GND)간에 직렬로 접속되고, 인버터(24)의 출력과 인버터(22)의 출력은 각각 이들의 게이트에 인가된다. 인버터(22)에 인가된 입력 신호 IN1는 전원 전위(Vcc)로부터 접지 전위(GND)까지의 진폭을 갖는 논리 신호이다.

어떠한 특정 제한이 없다고 할지라도, 전원 전위(Vcc)와 접지 전위(GND) 둘다 반도체 장치(칩) 바깥쪽으로부터 공급된 전원 전위이다. 전원 전위(Vcc)는 또한 반도체 장치의 바깥쪽으로부터 공급된 전압으로부터 구해질 수 있고 칩 안에서 강압되거나 승압된다.

P 채널 MOS 트랜지스터(20)는 출력 신호 라인 X1과 내부 전원 라인 VR사이에 접속되고, 인버터(22)의 출력은 게이트 전극에 인가된다.

내부 전원 라인 VR은 나머지 저진폭 드라이버 회로(12-0)와 (12-2)에 의해 공유된다. 내부 전원 라인 VR에 인가된 캐패시턴스(27)는 내부 전원 라인 VR의 기생 캐패시턴스이다.

도 1에 나타난 바와 같이, 출력 신호 라인 X0, X1 및 X2가 서로 평행하고, 서로 인접하여 배치되며, 이들 사이에 커플링 캐패시턴스 Cc0와 Cc1이 존재한다. 즉, 도 1의 출력 신호 라인 X0, X1 및 X2의 배치는 반도체 칩 상의 실제 배치에 기초한다.

디코더 회로(14-0), (14-1) 및 (14-2)는 각기 출력 신호 라인 X0, X1 및 X2에 접속되고, 출력 신호 라인 Y은 이들 디코더 회로들(14-0), (14-1) 및 (14-2)에 공통으로 접속된다. 이들 디코더 회로들(14-0), (14-1) 및 (14-2)가 동일한 회로구성을 가지기 때문에, 디코더 회로(14-1)의 회로 구성만이 도 1에 나타나 있다.

도 1에 나타난 바와 같이, 디코더 회로(14-1)는 전원 전위(Vcc)와 출력 신호 라인 X1사이에 직렬로 접속된 저항(23)과 N 채널 MOS 트랜지스터(21)와, 이들 구성요소들의 접속점을 입력측으로서 갖는 인버터(25)를 포함하며, 출력을 출력 신호 라인 W에 공급한다. N 채널 MOS 트랜지스터(21)의 게이트 전극은 출력 신호 라인 Y에 접속된다.

다음으로, 도 1에 나타난 저진폭 드라이버 회로(12)와 디코더 회로(14)의 동작은 각기, 저진폭 드라이버 회로(12-1)와 디코더 회로(14-1)를 예로서 취하여 기술될 것이다.

우선, 입력 신호 IN1가 접지 전위(GND)인 경우, N 채널 MOS 트랜지스터(16)와 P 채널 MOS 트랜지스터(20)는 턴오프되고, N 채널 MOS 트랜지스터(18)는 턴온되기 때문에, 출력 신호 라인 X1은 접지 전위(GND)에 접속되고, 그 전위는 접지 전위(GND)와 동일하다. 다음으로, 입력 신호 IN1가 전원 전위(Vcc)로 변경될 때, N 채널 MOS 트랜지스터(16)와 P 채널 MOS 트랜지스터(20)는 턴온되고, N 채널 MOS 트랜지스터(18)은 턴오프된다. 후술되는 바와 같이, 내부 전원 라인 VR의 전위는 실질적으로 Vcc-Vtn으로 유지된다(여기서 Vtn은 N 채널 MOS 트랜지스터(16)의 임계 전압임). 그 결과, 출력 신호 라인 X1의 전위는 N 채널 MOS 트랜지스터(16)와 P 채널 MOS 트랜지스터(20)의 턴온으로 인해 Vcc-Vtn까지 상승한다.

트랜지스터(16)가 N 채널 타입이고 내부 전원 라인 VR의 전위가 Vcc-Vtn이기 때문에, 저진폭 드라이버 회로(12-1)는 출력 신호 라인 X1을 Vcc-Vtn까지 또는 그이상 상승시킬 수 없다. 따라서, 저진폭 드라이버 회로(12-1)는 수신된 입력 신호 IN1를 버퍼링하여 GND로부터 Vcc-Vtn까지의 진폭을 갖는 출력 신호를 출력 신호 라인 X1에 공급한다. 나머지 저진폭 드라이버 회로(12-0)과 (12-2)는 또한 동일 방식으로 동작한다.

디코더 회로(14-1)는 출력 신호 라인 X1의 전위가 로우 레벨(GND)이고 출력 신호 라인 Y의 전위가 하이 레벨(Vcc 또는 Vcc-Vtn)인 경우 출력 신호 라인 W을 하이 레벨(Vcc)로 구동하고, 나머지 경우에는 출력 신호 라인 W을 로우 레벨(GND)로 구동한다. 이러한 방식으로, 디코더 회로(14-1)에서, 출력 신호 라인 X1이 로우 레벨인 경우, 그 전위로는 접지 레벨(GND)이면 충분하고, 하이레벨인 경우에는, 그 전위로 전원 전위(Vcc)까지 상승시킬 필요가 없기 때문에, 저진폭 드라이버 회로는 출력 신호 라인 X1을 구동하는 드라이버 회로(12-1)로서 사용된다. 전술된 바와 같이, 저진폭 드라이버 회로를 사용하는 이점은 신호 반전이 더 빠르게 이루어져서, 고속 동작에 적합한 회로를 만들고, 신호 반전으로 인한 충방전 또한 감소되어 전력 소모를 낮출 수 있게 된다.

다음으로, 인접한 출력 신호 라인 X0와 X2의 전위 변동의 출력 신호 라인 X1에 대한 영향은 도 2를 참조하여 기술될 것이다.

도 2는 출력 신호 라인 X1이 하이 레벨(Vcc-Vtn)인 동안 출력 신호 라인 X1에 인접한 출력 신호 라인 X0와 X2가 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)까지 변화하는 경우를 나타낸다. 도 2는 비교를 위하여, 참조 번호(26)로 표시된, 본 발명의 실시예에 따른 저진폭 드라이버 회로(12-1)에 의해 구동된 출력 신호 라인 X1의 전위와, 참조 번호(28)로 표시된, 종래의 저진폭 드라이버 회로(400-0)에 의해 구동된 출력 신호 라인 X1의 전위를 나타낸다.

도 2에 나타난 바와 같이, 출력 신호 라인 X0과 X2가 로우 레벨(GND)에서 하이 레벨(Vcc-Vtn)로 변화할 때, 출력 신호 라인 X1은 커플링 캐패시턴스 Cc0와 Cc1만큼 상승하는 경향이 있다. 그러나, 저진폭 드라이버 회로(12-1)가 내부 전원 라인 VR에 접속된 P 채널 MOS 트랜지스터(20)를 포함하고, 이는 출력 신호 라인 X1이 하이 레벨(Vcc-Vtn)으로 구동될 때 턴온되기 때문에, 출력 신호 라인 X1은 내부 전원 라인 VR에 접속된다. 그 결과, 출력 신호 라인 X1이 커플링 캐패시턴스 Cc0과 Cc1으로 인해 상승한다고 할지라도, 출력 신호 라인 X1의 전위는 약간만 변화하고, 이 변화는 내부 전원 라인 VR에 의해 흡수되어, 출력 신호 라인 X1의 전위는 도 2에 나타난 바와 같이 Vcc-Vtn쪽으로 수렴하게 된다.

따라서, 저진폭 드라이버 회로(12-1)를 사용함으로써, 인접한 나머지 저진폭 드라이버 회로(12-0)과 (12-2)가 동작한다고 할지라도, 출력 신호 라인 X1은 이로 인해 과도하게 상승하지 않으며, 또한 약간의 상승 정도로부터 점차적으로 회복되어, 저진폭 드라이버 회로의 고속 동작과 저전력 소비 특성이 보장되고 이와 동시에 다음단 회로인 디코더 회로(14-1)는 신뢰성의 어떤 손실(loss)도 입지 않는다.

내부 전원 라인 VR이 기술될 것이다. 전술된 바와 같이, 내부 전원 라인 VR의 전위는 실질적으로 Vcc-Vtn으로 유지되지만, 이 전위를 내부 전원 라인 VR에 공급할 회로를 준비할 필요가 없다. 도 1에 나타난 바와 같이, 다수의 저진폭 드라이버 회로(12)는 내부 전원 라인 VR(도 1은 3개의 저진폭 드라이버 회로만을 나타내지만, 이에 국한되지 않으며 훨씬 더 많은 저진폭 드라이버 회로(12)가 실제 반도체 칩 상에 접속됨)에 접속되고, 이들 저진폭 드라이버 회로(12)가 하이 레벨로 구동될 때, Vcc-Vtn 전위는 N 채널 MOS 트랜지스터(16)와 P 채널 MOS 트랜지스터(20)를 통하여 내부 전원 라인 VR에 공급되고, 이는 캐패시턴스(27)에 의해 축적된다.

전술된 바와 같이, 캐패시턴스(27)는 기생 캐패시턴스이지만, 특정 용량성 소자가 내부 전원 라인 VR에 접속되는 것도 바람직하다. 이 경우, 내부 전원 라인 VR의 캐패시턴스가 더욱 증가하면, 내부 전원 라인 VR의 전위의 안정성이 향상되게 된다.

게다가, 도 2가 출력 신호 라인 X1의 어느 일측 상의 2개의 출력 신호 라인 X0와 X2 둘다 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)로 변화하는 경우를 도시하고 있지만, 출력 신호 라인 X0와 X2 중 하나만이 로우 레벨(GND)에서 하이 레벨(Vcc-Vtn)로 변화할 경우에도 유사한 효과가 구해질 수 있다는 것은 물론이다. 유사하게, 전술된 설명은 2개의 다른 출력 신호 라인 X0와 X2사이에 놓여진 출력 신호 라인 X1에 대해 이루어졌지만, 단 하나의 일측상의 인접한 출력 신호 라인을 갖는 단자 출력 신호 라인에 대해서도 유사한 효과가 구해진다.

이제, 전술된 바와 같이, 내부 전원 라인 VR에 Vcc-Vtn 전위를 공급할 회로를 준비할 필요가 없지만, 만일 커플링 캐패시턴스 Cc0와 Cc1으로 인해 상향 플로팅되는 출력 신호 라인 X으로부터 커다란 양의 전위가 흡수됨으로써, 내부 전원 라인 VR 자체의 전위가 반대로 Vcc-Vtn 또는 그 이상으로 상승한다면, 출력 신호 라인 X의 상향 플로팅을 방지하는 효과가 약해질 것이다. 내부 전원 라인 VR의 전위는 이에 접속된 출력 신호 라인 X이 로우 레벨(GND)에서 하이 레벨(Vcc-Vtn)로 상승할 때 P 채널 MOS 트랜지스터(20)를 통하여 흐르는 전류로 인해 하강하지만, 만일 충분치 않다면, 내부 전원 라인 VR의 전위는 점차적으로 상승할 것이다. 따라서, 내부 전원 라인 VR에 도 3에 나타난 개별적인 보상 회로(30)를 추가하는 것이 바람직하다. 그러나, 보상 회로(30)의 추가는 본 발명에서는 필요치 않으며, 내부 전원 라인 VR의 전위가 P 채널 MOS 트랜지스터(20)로 인한 전위 하락 또는 누설로 인한 전위 하락을 통해 Vcc-Vtn 또는 그 이상으로 상승하지 않는 상황에서는, 반드시 추가할 필요는 없다.

도 3에 나타난 바와 같이, 보상 회로(30)는 내부 전원 라인 VR에 접속된 비반전 입력 핀과 노드 포인트(44)에 접속된 반전 입력 핀을 갖는 연산 증폭기(32)와; 내부 전원 라인 VR과 접지 전원(GND)사이에 접속되고, 게이트 전극에 연산 증폭기(32)의 출력을 수신하는 N 채널 MOS 트랜지스터(34); 및 전원 전위(Vcc)와 내부 전원 라인 VR사이에 접속된 캐패시턴스(36)를 포함한다. 노드 포인트(44)의 전위는 다이오드 접속된 N 채널 MOS 트랜지스터(40), 레지스턴스(42) 및 캐패시턴스(38)에 의해 발생된다.

보상 회로(30)는 만일 내부 전원 라인이 Vcc-Vtn으로 또는 그 이상으로 상승한다면 내부 전원 라인 VR의 전위를 복원하는 회로이다. 이 동작은 다음과 같다. 우선, 출력 신호 라인 X이 상향 플로팅된다면, 이를 흡수하는 내부 전원 라인 VR의 전위는 상향 플로팅되지만, 이 상향 플로팅은 캐패시턴스(36)에 의해 우선적으로억제된다. 이에도 불구하고 만일 전위가 여전히 상향 플로팅된다면, 연산 증폭기(32)는 N 채널 MOS 트랜지스터(34)를 턴온시키고, 내부 전원 라인 VR상의 전하를 추출하며, 강제적으로 전위를 낮춘다. 만일 내부 전원 라인 VR이 Vcc-Vtn으로 떨어질 때, 연산 증폭기(32)는 N 채널 MOS 트랜지스터(34)를 턴오프하고, 내부 전원 라인 VR의 전위가 더 이상 떨어지지 않게 한다. 따라서, 보상 회로(30)의 추가는 내부 전원 라인 VR의 전위를 최대한 안정되게 하고, Vcc-Vtn을 높은 정밀도로 유지할 수 있게 한다.

게다가, 도 4에 나타난 보상 회로(50)는 보상 회로로서 사용될 수 있다. 이 보상 회로(50)는 클럭 신호 CLK의 상승 에지에 응답하여 내부 전원 라인 VR상의 전하를 주기적으로 추출하는 회로이며, 이는 클럭 신호 CLK를 지연하는 지연 회로(58); 인버터(60); 클럭 신호 CLK와 인버터(60)의 출력을 수신하는 AND 게이트(52); 및 게이트에 AND 게이트(52)의 출력을 수신하는 N 채널 MOS 트랜지스터(54)를 포함한다. 이 보상 회로(50)는 내부 전원 라인 VR의 전위를 안정화시키기 위한 캐패시턴스(56)를 더 포함한다.

이 보상 회로(50)는 클럭 신호 CLK가 로우 레벨에서 하이 레벨로 상승할 때 마다 지연 회로(58)의 지연량과 인버터(60)의 지연량에 의해 결정된 시간 동안 N 채널 MOS 트랜지스터(54)를 턴온시키고, 내부 전원 라인 VR상의 전하를 주기적으로 추출함으로써 간단한 회로 구성으로 내부 전원 라인 VR의 전위의 안정화를 달성하는 회로이다. 또한, 만일 저진폭 드라이버 회로(12)에 공급된 입력 신호 IN가 클럭 신호 CLK의 상승에 응답하여 변화한다면, 출력 신호 라인 X의 상향 플로팅은 클럭 신호 CLK의 상승에 응답하여 발생하기 때문에, 보상 회로(50)는 내부 전원 라인 VR의 전위가 상승하려 할 때 전하를 방출하고, 간단한 회로 구성을 사용하여 내부 전원 라인 VR의 전위를 안정화시키는 매우 효과적인 방법을 제공하게 된다.

유사하게, 도 5에 나타난 보상 회로(70)는 보상 회로로서 사용될 수 있다. 보상 회로(50)와는 달리, 이 보상 회로(70)는 클럭 신호 CLK의 하강 에지에 응답하여 내부 전원 라인 VR상의 전하를 주기적으로 추출하는 회로로서, 이 회로는 클럭 신호 CLK를 지연시키는 지연 회로(78); 인버터(80); 클럭 신호 CLK와 인버터(80)의 출력을 수신하는 NOR 게이트(72); 및 게이트 전극에 NOR 게이트(72)의 출력을 수신하는 N 채널 MOS 트랜지스터(74)를 포함한다. 이 보상 회로(70)는 캐패시턴스(76)를 더 포함한다. 이 보상 회로(70)는, 클럭 신호 CLK가 하이 레벨에서 로우 레벨로 하강할 때마다, 지연 회로(78)의 지연량과 인버터(80)의 지연량에 의해 결정된 시간동안 N 채널 MOS 트랜지스터(74)를 턴온시키는 회로이고, 저진폭 드라이버 회로(12)에 공급된 입력 신호 IN이 클럭 신호 CLK의 하강에 응답하여 변화할 때 특히 효과적이다.

또한, 저진폭 드라이버 회로(12)에 공급된 입력 신호 IN이 클럭 신호 CLK의 상승 및 하강 둘 다에 응답하여 변화하거나, IN이 CLK의 상승에 응답하여 변화하는지 하강에 응답하여 변화하는지를 알 수 없는 경우에는, 도 6에 도시된 보상 회로(90)를 사용하는 것이 바람직하다. 이 보상 회로(90)는 보상 회로(50)와 보상 회로(70)을 합체시킨 회로로서, 클럭 신호 CLK의 상승 및 하강 둘다의 경우에 내부 전원 라인 VR 상의 전하를 추출한다.

상술한 바와 같이, 제1 실시예에 따른 저진폭 드라이버 회로(12)를 이용하고, 또한 내부 전원 라인 VR에 보상 회로(30, 50, 70 또는 90)를 추가함으로써, 내부 전원 라인 VR의 전위 안정성이 향상되고, 출력 신호 라인 X의 상향 플로팅이 효과적으로 억제된다.

다음으로, 첨부된 도면을 참조하여, 본 발명의 제2 실시예에 따른 저진폭 드라이버 회로(110)에 대해 설명한다.

도 7은 본 발명의 제2 실시예에 따른 저진폭 드라이버 회로(110)를 도시하는 회로도이다. 저진폭 드라이버 회로(110)는 인버터(116 및 118), N 채널 MOS 트랜지스터(112, 114 및 120), 및 P 채널 MOS 트랜지스터(122)를 포함한다. N 채널 MOS 트랜지스터(112 및 114)는 전원 전위(Vcc)와 접지 전위(GND) 사이에 직렬 접속되고, 그들의 게이트에는 각각 인버터(116)의 출력 및 인버터(114)의 출력이 인가된다. 인버터(118)에 공급되는 입력 신호 IN은 전원 전위(Vcc)로부터 접지 전위(GND)까지의 진폭을 갖는 논리 신호이다.

N 채널 MOS 트랜지스터(120) 및 P 채널 MOS 트랜지스터(122)는 출력 신호 라인 X와 내부 전원 라인 VR 사이에 접속된다. N 채널 MOS 트랜지스터(120)의 게이트 전극에는 인버터(116)의 출력이 인가되고, P 채널 MOS 트랜지스터(122)의 게이트 전극에는 인버터(118)의 출력이 인가된다. 따라서, 저진폭 드라이버 회로(110)는 도 1에 도시된 저진폭 드라이버 회로(12)에 N 채널 MOS 트랜지스터(120)를 추가한 회로이다.

이 N 채널 MOS 트랜지스터(120)를 추가함으로써 얻는 효과는 다음과 같다.트랜지스터(120)가 N 채널형이기 때문에, 출력 신호 라인 X가 하이 레벨(Vcc-Vtn)의 상태에 있는 경우에는 오프 상태가 되어, 출력 신호 라인 X의 상향 플로팅을 억제하는 효과는 없고, 출력 신호 라인 X의 상향 플로팅의 방지는 P 채널 MOS 트랜지스터(122)에 의해서만 달성될 수 있지만, 입력 신호 IN의 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)로의 변화에 응답하여, 출력 신호 라인 X의 전위가 로우 레벨(GND)로부터 상승하는 경우에는, N 채널 MOS 트랜지스터(120)가 P 채널 MOS 트랜지스터(122)와 함께 턴 온되어, P 채널 MOS 트랜지스터(122)뿐만 아니라 N 채널 MOS 트랜지스터(120)를 통해 내부 전원 라인 VR로부터 출력 신호 라인 X으로 전류가 흐르게된다. 또한, 트랜지스터(120)가 N 채널형이기 때문에, P 채널 MOS 트랜지스터(122)보다 이동도가 높아서, 내부 전원 라인 VR로부터 많은 전하량을 도출해낸다. 그 결과, 내부 전원 라인 VR 자체가 Vcc-Vtn 이상으로 상승하는 문제가 거의 발생하지 않고, 경우에 따라서는 내부 전원 라인 VR에 보상 회로(30, 50, 70 또는 90)를 추가할 필요가 없다. 물론, 저진폭 드라이버 회로(110)를 사용한다 해도, 내부 전원 라인 VR의 전위가 Vcc-Vtn 이상으로 상승하는 경우에는, 내부 전원 라인 VR DP 보상 회로(30, 50, 70 또는 90)를 추가하는 것이 바람직하다.

또한, 저진폭 드라이버 회로(110)가 3개의 트랜지스터(112, 120 및 122)를 통해 구동됨에 따라, 출력 신호 라인 X의 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)로의 레벨 변화가 신속하다는 효과도 있다.

다음으로, 첨부된 도면을 참조하여, 본 발명의 제3 실시예에 따른 저진폭 드라이버 회로(130)에 대해 설명한다.

도 8은 본 발명의 제3 실시예에 따른 저진폭 드라이버 회로(130)를 도시하는 회로도이다. 저진폭 드라이버 회로(130)는 인버터(138 및 140), N 채널 MOS 트랜지스터(132 및 134), 및 P 채널 MOS 트랜지스터(136)를 포함한다. N 채널 MOS 트랜지스터(134) 및 P 채널 MOS 트랜지스터(136)가 내부 전원 라인 VR과 출력 신호 라인 X 사이에 병렬 접속된다. N 채널 MOS 트랜지스터(132)는 출력 신호 라인 X와 접지 전위(GND) 사이에 접속되고, 그 게이트 전극에는 인버터(140)의 출력이 인가된다. N 채널 MOS 트랜지스터(134)의 게이트 전극 및 P 채널 MOS 트랜지스터(136)의 게이트 전극에는 각각 인버터(138)의 출력 및 인버터(140)의 출력이 인가된다.

이러한 저진폭 드라이버 회로(130)를 사용하는 경우에는, 다이오드 접속 N 채널 MOS 트랜지스터(142)를 내부 전원 라인 VR에 추가해야만 한다. 말하자면, 출력 신호 라인 X의 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)로의 변화는 내부 전원 라인 VR을 통해서 전적으로 행해지기 때문에, 내부 전원 라인 VR의 전위를 상승시키는 수단이 필요하다.

도 8에 도시된 저진폭 드라이버 회로(130)를 사용하는 경우, 출력 신호 라인 X를 하이 레벨(Vcc-Vtn)로 구동하는 것이 내부 전원 라인 VR을 통해서 전적으로 행해지기 때문에, 내부 전원 라인 VR의 전위를 Vcc-Vtn 이상으로 상향 플로팅시키는 일이 거의 발생하지 않는다. 그 결과, 대부분의 경우, 내부 전원 라인 VR에 보상 회로(30, 50, 70 또는 90)를 추가하지 않고도 내부 전원 라인 VR이 Vcc-Vtn에서 유지될 수 있다. 그러나, 저진폭 드라이버 회로(130)를 사용하는 경우에도, 내부 전원 라인 VR에 대한 보상 회로(30, 50, 70 또는 90)의 추가를 방지하지 않는다.

저진폭 드라이버 회로(130)를 사용하는 경우에는, 출력 신호 라인 X를 하이 레벨(Vcc-Vtn)로 구동시키는 것이 내부 전원 라인 VR을 통해서 전적으로 행해지고, 전원 전위(Vcc)로부터의 구동이 행해지지 않기 때문에, 출력 신호 라인 X의 상승 속도가 저진폭 드라이버 회로(12 또는 110)의 경우보다 낮다. 따라서, 저진폭 드라이버 회로(130)는, 특별히 고속 동작은 요구되지 않지만, 보상 회로(30) 등의 안정화 수단을 제공하지 않고도 단순한 구조를 이용하여 내부 전원 라인 VR의 전위를 안정화하는 것을 필요로 하는 경우에 적당하다.

다음으로, 첨부된 도면을 참조하여, 본 발명의 제4 실시예에 따른 저진폭 드라이버 회로(150)에 대해 설명한다.

도 9는 본 발명의 제4 실시예에 따른 저진폭 드라이버 회로(150)를 도시하는 회로도이다. 이 저진폭 드라이버 회로(150)에서 사용하는 트랜지스터의 도전형은 저진폭 드라이버 회로(12)와는 반대의 도전형이다. 저진폭 드라이버 회로(150)는 인버터(158 및 160), P 채널 MOS 트랜지스터(152 및 154), 및 N 채널 MOS 트랜지스터(156)를 포함한다. 회로 동작은 도 1에 도시된 저진폭 드라이버 회로(12)와 유사하므로, 상세한 설명은 생략하고, 간략하게 설명하자면, 내부 전원 라인 VR과 다른 내부 전원 라인 VRP는 접지 전위(GND)보다도 P 채널 MOS 트랜지스터(154)의 임계값만큼 높은 전위(Vtp)에서 유지되고, 출력 신호 라인 X가 커플링 커패시턴스 Cc0 및 Cc1의 영향을 받아 Vtp 이하로 하강하는 경우에는, N 채널 MOS 트랜지스터(156)를 통해 내부 전원 라인 VRP로부터 전류가 흐르고, 출력 신호 라인 X의 전위가 Vtp에서 유지된다.

유사하게, 저진폭 드라이버 회로(110 또는 130)를 구성하는 트랜지스터 모두와 도전형을 역으로 한 저진폭 드라이버 회로를 사용할 수도 있다.

도전형을 완전히 역으로 한 저진폭 드라이버 회로는, 그 출력 진폭이 Vtp 내지Vcc이고, 후단의 회로가 P 채널 MOS 트랜지스터로 이루어진 회로이기 때문에, 이러한 종류의 저진폭 드라이버 회로는 완전히 접지 전위(GND)까지 전위를 하강시킬 필요가 없는 경우에 사용된다. 후단의 회로의 회로 구성에 따라서, 1개의 반도체 칩 내에, 저진폭 드라이버 회로(12)와 같이 출력 진폭이 GND 내지Vcc-Vtn인 드라이버 회로와, 저진폭 드라이버 회로(150)와 같이 출력 진폭이 Vtp 내지 Vcc인 드라이버 회로를 혼재시킴으로써, 전체 칩의 고속화 및 저소비 전력화를 도모할 수가 있다.

다음으로, 도 10을 참조하여, 본 발명의 제5 실시예에 따른 반도체 장치에 대해 설명한다.

도 10은 반도체 메모리(170)에 상술한 저진폭 드라이버 회로를 설치한 예이다. 도면에 도시된 바와 같이, 반도체 메모리(170)는 메모리 셀 어레이(172), X 어드레스 핀(186)에 인가된 X 어드레스를 디코딩하는 X 디코더(XDEC)(180), Y 어드레스 핀(188)에 인가된 Y 어드레스를 디코딩하는 Y 디코더(YDEC)(182), 및 I/O 회로(184)를 구비하여, 입출력 핀(190)에 송신된 데이터를 버스(196)에 공급하고, 버스 상으로 독출된 독출 데이터를 입출력 핀(190)에 출력한다. 이들중에서, X 디코더(XEDC)(180), Y 디코더(YDEC)(182), 및 I/O 회로(184)에 본 발명에 따른 저진폭 드라이버 회로를 적용하는 것이다.

예를 들면, X 디코더(XDEC)(180)는, 특별한 제한은 없지만, 분할 디코딩 방식에 의해 그 내부에서 다수의 프리디코드 신호 등이 생성되고, 최종적으로 소정의 워드선(192)을 활성화시킨다. 이 과정에서, 프리디코드 신호 등의 각종 신호의 구동에, 본 발명에 따른 저진폭 드라이버 회로를 이용할 수 있다. 마찬가지로, Y 디코더(YDEC)(182)도, Y 어드레스 핀(188)에 인가된 Y 어드레스를 디코드하여 소정의 열 선택선(194)을 활성화시키고, 이 디코딩 과정에서 생성된 각종 신호의 구동에, 본 발명에 따른 저진폭 드라이버 회로를 이용할 수 있다. 또한, I/O 회로(184)에서도, 입출력 핀(190)에 인가된 기록 데이터에 기초하여 버스(196)를 구동하는 등에 본 발명에 따른 저진폭 드라이버 회로를 이용할 수가 있다.

도 10에 도시된 바와 같이, 반도체 메모리(170)에서는, X 디코더(XDEC)(180), Y 디코더(YDEC)(182), I/O 회로(184)에 포함된 저진폭 드라이버 회로에 접속된 내부 전원 라인 VR이 공용되고 있다. 이 때문에, 내부 전원 라인 VR의 배선은 메모리 셀 어레이(172)를 둘러싸도록 넓은 코스를 따르고, 그 기생 용량은, 도면에서 용량(173, 174, 176 및 178)에 의해 도시된 바와 같이, 매우 크다. 그 결과, 내부 전원 라인 VR의 전위가 매우 안정적이다. 또한, 서로 다른 종류의 회로 소자인 X 디코더(XEDC)(180) 및 I/O 회로(184)가 내부 전원 라인 VR을 공유함에 따라, (예를 들면, 특정 회로 소자에서 내부 전원 라인 VR을 상향 플로팅하게 하는 동작이 행해지는 경우, 다른 회로 소자에서는 내부 전원 라인 VR의 전위를 추출하는(들뜨게하는) 동작이 행해지는 등) 서로 다른 회로 소자 간에 있어서 내부 전원 라인 VR의 전위를 상호 보완하기 때문에, 내부 전원 라인 VR의 안정성은 높아진다.

도 10에 도시된 반도체 메모리(170)를 이용하여, 또한, 내부 전원 라인 VR에 특수 용량 소자를 추가할 수 있다. 또한, 보상 회로(30) 등을 내부 전원 라인 VR에 또한 접속할 수 있다.

또한, X 디코더(XEDC)(180), Y 디코더(YDEC)(182), 및 I/O 회로(184)에 동일한 종류의 저진폭 드라이버 회로를 사용할 수 있거나, 목적에 따라 서로 다른 저진폭 드라이버 회로를 사용할 수 있다. 예를 들면, X 디코더(XEDC)(180), Y 디코더(YDEC)(182), 및 I/O 회로(184) 전부에 도 1에 도시된 저진폭 드라이버 회로(12)를 사용하거나, X 디코더(XDEC)(180)와 I/O 회로(184)에는 도 1에 도시된 저진폭 드라이버 회로(12)를 이용하고, Y 디코더(YDEC)(182)에는 도 8에 도시된 저진폭 드라이버 회로(130)를 이용할 수 있다.

또한, X 디코더(XEDC)180), Y 디코더(YDEC)(182), I/O 회로(184) 이외의 회로에도, 본 발명에 따른 저진폭 드라이버 회로를 이용하여, 내부 전원 라인 VR을 공용할 수 있다. 또한, 레이아웃 관계상, 본 발명에 따른 저진폭 드라이버 회로가 사용되고 있는 전부의 회로 소자에 대하여 내부 전원 라인 VR을 공용하게 하는 것이 곤란한 경우는, 반드시 공용할 필요는 없고, 대신에 특정 그룹의 회로 소자가 내부 전원 라인 VR을 공용할 수 있다.

다음으로, 첨부된 도면을 참조하여, 본 발명의 제6 실시예에 따른 저진폭 드라이버 회로(200)에 대해 설명한다.

도 11은, 본 발명의 제6 실시예에 따른 저진폭 드라이버 회로(200)를 도시하는 회로도이다. 저진폭 드라이버 회로(200)는 인버터(212 및 214), N 채널 MOS 트랜지스터(208 및 210), 및 다이오드(202)를 포함한다. N 채널 MOS 트랜지스터(208) 및 N 채널 MOS 트랜지스터(210)는 전원 전위(Vcc)와 접지 전위(GND) 사이에 직렬 접속되고, 그들의 접점은 출력 신호 라인 XO이다. 다이오드(202)는 출력 신호 라인 XO과 내부 전원 라인 VRR 사이에 접속된다. N 채널 MOS 트랜지스터(208)의 게이트 전극에 인버터(214)의 출력이 인가되고, N 채널 MOS 트랜지스터(210)의 게이트 전극에는 인버터(212)의 출력이 인가된다.

다른 저진폭 드라이버 회로의 구성 요소인 다이오드(204, 206) 등이 내부 전원 라인 VRR에도 접속된다. 예를 들면, 다이오드(204)는 출력 신호 라인 X1에 대응하는 저진폭 드라이버 회로의 구성 요소이고, 다이오드(206)는 출력 신호 라인 X2에 대응하는 저진폭 드라이버 회로의 구성 요소이다. 후술하는 바와 같이, 내부 전원 라인 VRR의 전위가 Vcc-Vtn-Vf에서 실질적으로 유지된다 (여기서, Vtn은 N 채널 MOS 트랜지스터(208)의 임계 전압이고, Vf는 다이오드(202)의 순방향 전압이다).

또한, 도 11에 도시된 바와 같이, 내부 전원 라인 VRR이 N 채널 MOS 트랜지스터(218 및 220)를 통해 접지 전위(GND)에 접속된다. 원샷 펄스 발생기(216)의 출력이 N 채널 MOS 트랜지스터(218)의 게이트 전극에 인가되고, 칩 선택 신호 CS가 N 채널 MOS 트랜지스터(220)의 게이트 전극에 인가된다. 본 실시예에서는, 칩 선택 신호 CS가 하이 레벨에 있을 때 반도체 칩이 활성화된다 (활성화-하이).

원샷 펄스 발생기(216)는 클럭 신호 CLK를 수신하고, 신호의 상승 에지에 응답하여 하이 레벨의 원샷 펄스를 발생한다. 실제 회로 구성에 특별한 제한은 없지만, 이 회로는 도 4에 도시된 AND 게이트(52), 지연 회로(58) 및 인버터(60)를 포함한다.

저진폭 드라이버 회로(200)를 사용하는 경우, 내부 전원 라인 VRR이 Vcc-Vtn-Vf에서 유지되기 때문에, 출력 신호 라인 XO의 전위가 커플링 커패시턴스의 영향을 받아 상향 플로팅하는 경향이 있으면, 출력 신호 라인 XO의 전위가 다이오드(202)를 통해 흐르는 전류에 의해 Vcc-Vtn으로 하향되어 유지된다.

내부 전원 라인 VRR에 대해 설명한다. 상술한 바와 같이, 내부 전원 라인 VRR의 전위는 실제로 Vcc-Vtn-Vf에서 유지되나, 이 전위를 내부 전원 라인 VRR에 공급하는 특별한 회로를 준비할 필요는 없다. 이는, 도 11에 도시된 바와 같이, 내부 전원 라인 VRR에 다수의 저진폭 드라이버 회로(200)가 접속되고, 관련 전위가 N 채널 MOS 트랜지스터(208) 및 다이오드(202)를 통해 공급되기 때문이다.

N 채널 MOS 트랜지스터(218 및 220)가 제공되어, 다이오드(202) 등의 전류 경로를 형성한다. 즉, 반도체 칩이 활성화 상태일 때 그리고 내부 전원 라인 VRR의 전위가 Vcc-Vtn-Vf로 될 필요가 있을 때, N 채널 MOS 트랜지스터(220)가 칩 선택 신호 CS의 하이 레벨에 의해 턴 온되고, 다이오드(202)의 전류 경로 등이 형성된다. 반도체 칩이 비활성화 상태에 있고, 내부 전원 라인 VRR의 전위가 Vcc-Vtn-Vf로 될 필요가 없을 때에는, N 채널 MOS 트랜지스터(220)가 칩 선택 신호 CS의 로우 레벨에 의해 턴 오프되고, 전류 경로가 차단되며, 전력 소비가 감소된다. 반도체 칩이 선택되지 않은 경우, 전력 소비를 감소시킬 필요가 거의 없으면, N 채널 MOS 트랜지스터(220)를 저항으로 교체하여, 전류 경로를 연속해서 형성할 수 있다.

N 채널 MOS 트랜지스터(218)가 클럭 신호 CLK의 상승 에지에서 발생된 원샷 펄스를 수신함에 따라, 상술한 바와 같이, 클럭 신호 상승 에지에 도달할 때마다 턴 온된다. 도 4에 도시된 바와 같이, 이런 종류의 동작은, 입력 신호 IN이 클럭 신호 CLK의 상승에 응답하여 변화하는 경우에 유효하고, 출력 신호 라인 X가 상승되는 경우, 다이오드(202)의 전류 경로가 증대되고, 경로를 따라 흐르는 전류량이 증가하여, 커플링 커패시턴스에 의해 상승되기 쉬운 출력 신호 라인 X의 전위 변화를 강력하게 억제한다.

유사하게, 입력 신호 IN이 클럭 신호 CLK의 하강에 응답하여 변화하면, 원샷 펄스 발생기(216)를 도 5에 도시된 NOR 게이트(72), 지연 회로(78), 및 인버터(80)를 포함하는 회로로 대체하고, 클럭 신호 CLK의 하강 에지에 응답하여 하이 레벨의 원샷 펄스를 발생시키는 회로를 사용할 수 있다. 또한, 입력 신호 IN이 클럭 신호 CLK의 상승 및 하강 둘 다에 응답하여 변화하거나, IN이 CLK의 상승에 응답하여 변화하는지 하강에 응답하여 변화하는지 알 수 없는 경우에는, 원샷 펄스 발생기(216)를 도 6에 도시된 AND 게이트(92), NOR 게이트(94), 지연 회로(102) 및 인버터(104)를 포함하는 회로로 대체하고, 클럭 신호 CLK의 양 에지에 응답하여 하이 레벨의 원샷 펄스를 발생시키는 회로를 사용할 수 있다.

그러나, N 채널 MOS 트랜지스터(218)가 원샷 펄스 발생기(216)에 응답하여 주기적으로 턴 온되는 것은 본 발명에서는 필수적인 것이 아니다. 다시 말해서, 이런 종류의 회로를 제공함으로써, 출력 신호 라인 X가 상향 플로팅하려하는 경우, 다이오드(202) 등을 흐르는 전류량이 증가하고 내부 전원 라인 VRR의 안정성이 상승하나, 다이오드(202) 등을 흐르는 전류량이 그 때 증가하지 않는 경우라도, 내부 전원 라인 VRR이 비교적 안정적이면, 즉, 내부 전원 라인 VRR이 활성화된 동안 일정하게 N 채널 MOS 트랜지스터(218)에 의해서만 안정화된 상태하에서는, 이러한 회로들은 생략할 수 있다. 환언하면, N 채널 MOS 트랜지스터(218 및 220)가 제공되고, 이 트랜지스터들이 칩 선택 신호 CS 및 클럭 신호 CLK에 응답하여 턴 온되는 구성은 단순히 양호한 실시예이고, 본 발명에서 이둘중 하나 또는 둘 다를 생략하는 데에 장애가 없다.

다음으로, 첨부된 도면을 참조하여, 본 발명의 제7 실시예에 따른 저진폭 드라이버 회로(230)에 대해 설명한다.

도 12는 본 발명의 제7 실시예에 따른 저진폭 드라이버 회로(230)를 도시하는 회로도이다. 저진폭 드라이버 회로(230)는 인버터(238 및 240), N 채널 MOS 트랜지스터(234 및 236), 및 다이오드 시리즈(232)를 포함한다. N 채널 MOS 트랜지스터(234) 및 N 채널 MOS 트랜지스터(236)는 전원 전위(Vcc)와 접지 전위(GND) 사이에 접속되고, 그들의 접점은 출력 신호 라인 X이다. 다이오드 시리즈(232)는 출력 신호 라인 X와 내부 전원 라인 VRR 사이에 접속된다. N 채널 MOS 트랜지스터(234)의 게이트 전극에는 인버터(240)의 출력이 인가되고, N 채널 MOS 트랜지스터(236)의 게이트 전극에는 인버터(238)의 출력이 인가된다.

다이오드 시리즈(232)는 출력 신호 라인 X와 접지 전위(GND) 사이에 n개의 다이오드가 직렬 접속된 회로이다. 한 다이오드의 순방향 전압이 Vf이면, 출력 신호 라인 X가 n×Vf 이상에 도달하는 경우, 턴 온되고 그 전위는 n×Vf에서 고정되어(clamped), 출력 신호 라인 X가 커플링 커패시턴스에 의해 상향 플로팅하는 것이 방지되고 그 전위가 n×Vf를 초과하는 것이 방지된다.

n×Vf 는 출력 신호 라인 X의 하이 레벨 전위 Vcc-Vtn보다 높게 설정되야 한다. 그러나, n×Vf가 너무 높은 전압으로 설정되면, 출력 신호 라인 X가 심각하게 상향 플로팅하게 되어, 그 전위가 고정됨으로써, 플로팅을 방지하는 효과가 약해지는 한편, n×Vf가 너무 낮은 전압으로 설정되면(전압이 Vcc-Vtn보다 약간 높게만 설정되면), 전원 전위(Vcc)에 약간의 변화만 있어서도, 출력 신호 라인 X의 전위가 n×Vf를 초과하고, N 채널 MOS 트랜지스터(234) 및 다이오드 시리즈(232)를 통해 관통 전류가 흐르게 되어, 전력 소모가 증가된다. 따라서, n×Vf, 다이오드 시리즈(232)의 온 전압을 설정할 때, 상기한 설명을 고려하여, 적정 전압을 선택해야 한다.

이 저진 폭 드라이버 회로(230)의 이점은 내부 전원 라인 VR(VRR)이 필요하지 않다는 것이다.

다음으로, 첨부된 도면을 참조하여, 본 발명의 제8 실시예에 따른 반도체 장치(250)에 대해 설명한다.

도 13은 본 발명의 제8 실시예에 따른 반도체 장치(250)를 도시하는 회로도이다. 도 13에 도시된 바와 같이, 본 실시예에 따른 반도체 장치(250)는 출력 신호 라인 X1 및 X2를 각각 구동하는 저진폭 드라이버 회로(276 및 278)를 갖는다. 이 출력 신호 라인 X1 및 X2는 서로 인접하게 배치되고, 커플링 커패시턴스 Cc2에 의해 한 신호 라인의 전위의 유동으로 인한 영향이 다른 신호 라인에 나타난다는사실을 이미 반복해서 설명하였다. 도 13에는 간략하게 하기 위해서 단 2개의 저진폭 드라이버 회로(276 및 278)를 도시하였지만, 실제로는 더 많은 저진폭 드라이버 회로를 포함하고, 저진폭 드라이버 회로에 의해 구동되는 수많은 출력 신호 라인들 X 간에 커플링 커패시턴스 Cc2가 있다.

저진폭 드라이버 회로(276)는 인버터(260 및 262), 및 N 채널 MOS 트랜지스터(252 및 254)를 포함한다. MOS 트랜지스터(252) 및 N 채널 MOS 트랜지스터(254)가 전원 전위(Vcc)와 접지 전위(GND) 사이에 직렬 접속되고, 그들의 접점은 출력 신호 라인 X1이다. 유사하게, 저진폭 드라이버 회로(278)는 인버터(264 및 266), 및 N 채널 MOS 트랜지스터(256 및 258)를 포함한다. N 채널 MOS 트랜지스터(256) 및 N 채널 MOS 트랜지스터(258)는 전원 전위(Vcc)와 접지 전위(GND) 사이에 직렬 접속되고, 그 접점은 출력 신호 라인 X2이다.

또한, 출력 신호 라인 X1과 출력 신호 라인 X2 사이에 P 채널 MOS 트랜지스터(270 및 272)가 직렬 접속된다. P 채널 MOS 트랜지스터(270)의 게이트 전극은 저진폭 드라이버 회로(276)의 인버터(260)의 출력측에 접속되고, P 채널 MOS 트랜지스터(272)의 게이트 전극은 저진폭 드라이버 회로(278)의 인버터(264)의 출력측에 접속된다. 유사하게, 도시되지 않은 다른 출력 신호 라인 X도 또한 직렬로 접속된 2개의 P 채널 MOS 트랜지스터를 통해 한 저진폭 드라이버 회로에 접속된 P 채널 MOS 투랜지스터들중 하나의 게이트 전극, 및 다른 저진폭 드라이버 회로에 접속된 P 채널 MOS 트랜지스터의 게이트 전극과 접속된다.

P 채널 MOS 트랜지스터(270)가 인버터(260)의 출력을 수신함에 따라, 입력신호 IN1이 하이 레벨(Vcc)에 있을 때 턴 온되고, P 채널 MOS 트랜지스터(272)가 인버터(264)의 출력을 수신함에 따라, 입력 신호 IN2가 하이 레벨(Vcc)에 있을 때 턴 온된다. 즉, P 채널 MOS 트랜지스터(270)는 출력 신호 X1이 하이 레벨(Vcc-Vtn)로 구동될 때 턴 온되고, P 채널 MOS 트랜지스터(272)는 출력 신호 라인 X2가 하이 레벨(Vcc-Vtn)로 구동될 때 턴 온된다.

따라서, 출력 신호 라인 X1 및 출력 신호 라인 X2는, 출력 신호 라인 X1 및 출력 신호 라인 2가 둘 다 하이 레벨(Vcc-Vtn)에 있을 때에만 접속된 상태로 배치된다.

따라서, 예를 들면, 입력 신호 IN2가, 출력 신호 라인 X1이 하이 레벨(Vcc-Vtn)에 있고, 출력 신호 라인 X2가 로우 레벨(GND)에 있고, 출력 신호 라인 X2가 로우 레벨(GND)로부터 하이 레벨(Vcc-Vtn)로 쉬프트하는 상태로부터 변화하는 경우, 둘 다 P 채널 MOS 트랜지스터(270 및 272)를 통해 접속 상태로 들어간다. 이런 이유로, 출력 신호 라인 X2가 로우 레벨(GND)에서 하이 레벨(Vcc-Vtn)로 변화할 때 출력 신호 라인 X1에 영향을 주지 않는다. 또한, 이러한 P 채널 MOS 트랜지스터(270) 등은, 인접 출력 신호 라인 X 양자 모두가 하이 레벨(Vcc-Vtn)로 되지 않으면 턴온되지 않기 때문에, 이들 양 출력 신호 라인 X가 다른 레벨에 있는 경우 이들은 회로 동작에 아무런 영향도 미치지 않는다.

또한, 본 발명에 따른 반도체 장치(250)에서, 2개의 인접 출력 신호 라인 X가 접속되는 경우뿐만 아니라, 3개 이상의 상호 인접한 출력 신호 라인 X가 하이 레벨(Vcc-Vtn)로 되고, 이 출력 신호 라인 X가 모두 공통 접속되는 경우, 공통 접속된 출력 신호 라인 X의 기생 용량이 매우 크므로, 이들의 전위는 매우 안정하다.

또한, 이러한 반도체 장치(250)를 이용할 때의 이점은 내부 전원 라인 VR(VRR)이 불필요하다는 것이다.

다음으로, 첨부된 도면을 참조하여, 본 발명의 제9 실시예에 따른 반도체 장치(280)가 설명될 것이다.

도 14는 본 발명의 제9 실시예에 따른 반도체 장치(280)를 도시하는 회로도이다. 도 14에 도시되어 있는 바와 같이, 본 발명에 따른 반도체 장치(280)는 저진폭 드라이버 회로(282 및 284)를 구비하며, 저진폭 드라이버 회로(282)는 출력 신호 라인 X1 및 X1B를 구동하고, 저진폭 드라이버 회로(284)는 출력 신호 라인 X2 및 X2B를 구동한다. 출력 신호 라인 X1 및 출력 신호 라인 X1B는 상보적인 신호 라인이다. 즉, 한 신호 라인이 하이 레벨(Vcc-Vtn)에 있으면, 다른 신호 라인은 로우 레벨(GND)에 있다. 마찬가지로, 출력 신호 라인 X2 및 출력 신호 라인 X2B도 상보적인 신호 라인이다.

출력 신호 라인 X1 및 출력 신호 라인 X1B, 출력 신호 라인 X1B 및 출력 신호 라인 X2, 및 출력 신호 라인 X2 및 출력 신호 라인 X2B는 서로 인접하며, 출력 신호 라인 X1과 출력 신호 라인 X1B의 사이 및 출력 신호 라인 X2와 출력 신호 라인 X2B 사이의 커플링 커패시턴스 Cc3, 및 출력 신호 라인 X1B와 출력 신호 라인 X2의 사이의 커플링 커패시턴스 Cc4가 존재한다.

편의상, 도 14에는 2개의 저진폭 드라이버 회로, 즉 참조번호 282와 284만이 도시되어 있지만, 실제적으로 반도체 장치(280)는 다수의 저진폭 드라이버 회로를 구비하며, 이러한 저진폭 드라이버 회로에 의해 구동되는 다수의 출력 신호 라인 X 및 XB 사이에는, 출력 신호 라인 X1과 출력 신호 라인 X1B에서와 같이 상보 관계를 갖는 출력 신호 라인들 사이의 커플링 커패시턴스 Cc4가 및 출력 신호 라인 X2과 출력 신호 라인 X1B에서와 같이 상이한 저진폭 드라이버 회로에 의해 구동되는 출력 신호 라인들 사이의 커플링 커패시턴스 Cc3이 존재한다.

저진폭 드라이버 회로(282)는 인버터(294 및 296)와 N 채널 MOS 트랜지스터(286, 288, 290 및 292)를 포함한다. N 채널 MOS 트랜지스터(286) 및 N 채널 MOS 트랜지스터(288)는 전원 전위(Vcc)와 접지 전위(GND) 사이에 직렬로 접속되고, 그들의 노드점은 출력 신호 라인 X1이다. N 채널 MOS 트랜지스터(290) 및 N 채널 MOS 트랜지스터(292)도 전원 전위(Vcc)와 접지 전위(GND) 사이에 직렬로 접속되며, 그들의 노드점은 출력 신호 라인 X1B이다.

이러한 N 채널 MOS 트랜지스터들 중에서, N 채널 MOS 트랜지스터(286 및 292)의 게이트 전극은 인버터(296)의 출력측에 접속되고, N 채널 MOS 트랜지스터(288 및 290)의 게이트 전극은 인버터(294)의 출력측에 접속된다.

회로도가 도시되어 있지는 않지만, 저진폭 드라이버 회로(284)는 전술한 저진폭 드라이버 회로(282)와 유사한 회로 구성을 갖는다.

또한, 반도체 장치(280)에서, P 채널 MOS 트랜지스터(300 및 302)는 출력 신호 라인 X1B와 출력 신호 라인 X2 사이에 직렬로 접속된다. P 채널 MOS 트랜지스터(300)의 게이트 전극은 저진폭 드라이버 회로(282) 내의 인버터(296)의 출력측에 접속되고, P 채널 MOS 트랜지스터(302)의 게이트 전극은 저진폭 드라이버회로(284) 내에 있는 인버터의 출력측에 접속된다 (이 인버터는 도시되지 않지만, 저진폭 드라이버 회로(282) 내에 있는 인버터(294)에 대응하는 저진폭 드라이버 회로(284) 내의 인버터임).

마찬가지로, 도시되어 있지 않은 상이한 저진폭 드라이버 회로에 의해 구동되는 출력 신호 라인 X 및 출력 신호 라인 XB은, 직렬로 접속되어 있는 2개의 P 채널 MOS 트랜지스터를 통해 접속되며, 이들 P 채널 MOS 트랜지스터 중 하나의 게이트 전극은 한 저진폭 드라이버 회로에 접속되고, 다른 P 채널 MOS 트랜지스터의 게이트 전극은 다른 저진폭 드라이버 회로에 접속된다. 그러나, 도 14에 도시된 것처럼, 출력 신호 라인 X1 및 출력 신호 라인 X1B의 경우에서와 같이, 상보적인 관계를 갖는 출력 신호 라인들 사이의 접속을 위한 수단은 존재하지 않는다.

다음으로, 반도체 장치(280)의 동작이 설명될 것이다.

우선, 출력 신호 라인 X1 및 출력 신호 라인 X1B와 같이 상보적인 관계를 갖는 출력 신호 라인들 사이에는 커플링 커패시턴스 Cc3이 존재하지만, 출력 신호 라인 X1 및 출력 신호 라인 X1B에는 상보적인 신호가 공급되기 때문에, 출력 신호 라인 X1 또는 출력 신호 라인 X1B의 전위가 커플링 커패시턴스 Cc3로 인해 상향 플로팅되지는 않는다. 그러나, 출력 신호 라인 X2는, 출력 신호 라인 X1B가 하이 레벨에 있고 출력 신호 라인 X2가 로우 레벨(GND)에 있던 상태로부터, 하이 레벨(Vcc-Vtn)로 시프트될 수 있다. 마찬가지로, 출력 신호 라인 X1B는, 출력 신호 라인 X2가 하이 레벨에 있고 출력 신호 라인 X1B가 로우 레벨(GND)에 있던 상태로부터, 하이 레벨(Vcc-Vtn)로 시프트될 수 있다.

결과적으로, 출력 신호 라인 X1B 또는 출력 신호 라인 X2의 상향 플로팅은, 출력 신호 라인 X1B와 출력 신호 라인 X2 사이의 커플링 커패시턴스 Cc4에 의해 발생할 수 있다.

그러므로, 이 반도체 장치(280)에서, 출력 신호 라인 X1B 및 출력 신호 라인 X2 양자 모두 하이 레벨(Vcc-Vtn)로 되는 경우, 이 신호 라인들 사이에 제공된 P 채널 MOS 트랜지스터(300 및 302)는 턴 온되며, 양자 모두 접속 상태로 되어, 상향 플로팅을 억제한다.

따라서, 본 발명에 따른 반도체 장치(280)에서, 인접한 저진폭 드라이버 회로(예를 들어 282 및 284) 중 하나(예를 들어, 저진폭 드라이버 회로(284))에 의해 구동되는 출력 신호 라인 X 및 다른 저진폭 드라이버 회로(예를 들어 저진폭 드라이버 회로(282))에 의해 구동되는 반전 출력 신호 라인 XB(예를 들어 출력 신호 라인 X1B) 양자 모두가 하이 레벨(Vcc-Vtn)로 되는 경우, 양자 모두 접속되므로, 상보적인 출력 신호 라인을 구동하는 유형의 저진폭 드라이버 회로에 있어서도, 그들의 전위는 인접 출력 신호 라인의 영향으로 인해 상향 플로팅되지 않는다.

또한, 이들 P 채널 MOS 트랜지스터(300) 등은, 인접한 출력 신호 라인이 하이 레벨(Vcc-Vtn)로 되지 않으면 턴온되지 않기 때문에, 이들 출력 신호 라인들이 다른 레벨에 있는 경우, 이들은 회로 동작에 아무런 영향을 미치지 않는다. 또한, 이 반도체 장치(280)를 이용할 때의 이점은, 내부 전원 라인 VR(VRR)이 불필요하다는 것이다.

상기에서는 본 발명의 실시예들이 설명되었지만, 본 발명은 이들로 한정되지 않으며, 본 발명의 목적을 벗어나지 않고서도 다양한 변형이 이루어질 수 있다. 예를 들어, 도 1에 도시된 반도체 장치(10)에서, 출력 신호 라인 X1은 그 양측에 다른 신호 라인 X0 및 X2를 갖지만, 어떠한 이유에 의해서, 또는 출력 신호 라인 X1에 인접한 출력 신호 라인이 존재하지 않을 때에, 출력선 X1의 전위가 상향 플로팅하는 경우도 충분히 고려할 수 있으므로, 본 발명이 서로 인접한 출력 신호 라인 X을 갖는 저진폭 드라이버 회로로 국한되는 것으로 해석되어서는 안 된다.

또한, 저진폭 드라이버 회로(12-1)에서, 예를 들어 입력 신호 IN1이 인버터(22 및 24)를 통해 N 채널 MOS 트랜지스터(16)의 게이트 전극에 인가되지만, 본 발명은 이에 국한되지 않으며, 예를 들어 N 채널 MOS 트랜지스터(16)의 게이트 전극에 입력 신호 IN1이 직접 인가되는 구성도 가능하다.

또한, 각각의 실시예에서 트랜지스터로서 MOS 트랜지스터를 이용하고 있지만, 본 발명은 이에 국한되지 않으며, 트랜지스터 전부 또는 일부에 바이폴라 트랜지스터를 이용할 수도 있다.

상술한 바와 같이, 본 발명에 따르면, 출력 신호 라인의 전위가 상향 플로팅하는 것을 억제할 수 있고, 고속 동작과 저 소비 전력이 보장되는 저진폭 드라이버 회로를 제공하며, 특히 커플링 커패시턴스 Cc로 인한 출력 신호 라인의 상향 플로팅을 방지하는 수단, 및 그러한 수단을 포함하는 반도체 장치가 제공된다.

Claims (30)

1. 삭제
2. 삭제
3. 삭제
4. 삭제
5. 삭제
6. 삭제
7. 제1 전원 및 제2 전원에 접속되며 입력 신호에 따라 출력 신호 라인을 구동하는 드라이버 회로에 있어서,

   상기 제1 전원에 접속되며, 상기 입력 신호가 제1 논리 레벨에 있을 때 상기 출력 신호 라인을 상기 제1 전원의 전위와 상기 제2 전원의 전위 사이의 지정된 전위로 구동하는 제1 수단;

   상기 제2 전원에 접속되며, 상기 입력 신호가 제2 논리 레벨에 있을 때 상기 출력 신호 라인을 상기 제2 전원의 전위로 구동하는 제2 수단;

   상기 출력 신호 라인의 전위가 상기 지정된 전위로부터 볼 때 상기 제1 전원의 전위 측으로 변동하는 것을 방지하는 제3 수단;

   상기 지정된 전위보다 더 크지 않은 전위로 유지되는 내부 전원 라인 - 상기 제3 수단은 상기 출력 신호 라인과 상기 내부 전원 라인 사이에 접속된 제1 도전형의 트랜지스터를 포함함 - ; 및

   상기 내부 전원 라인의 전위가 상기 지정된 전위로부터 볼 때 상기 제1 전원의 전위 측으로 변동하는 것을 방지하는 보상 회로

   를 포함하고,

   상기 제1 수단은 상기 제1 전원과 상기 출력 신호 라인 사이에 접속된 제2 도전형의 제1 트랜지스터이고,

   상기 제2 수단은 상기 제2 전원과 상기 출력 신호 라인 사이에 접속된 상기 제2 도전형의 제2 트랜지스터이고,

   상기 보상 회로는, 상기 지정된 전위로부터 볼 때, 상기 제1 전원의 전위 측으로 상기 내부 전원 라인의 전위의 변동을 검출하는 검출 수단과, 상기 검출 수단에 의한 검출 결과에 응답하여 상기 내부 전원 라인을 상기 제2 전원에 접속하는 수단을 포함하는 드라이버 회로.
8. 제1 전원 및 제2 전원에 접속되며 입력 신호에 따라 출력 신호 라인을 구동하는 드라이버 회로에 있어서,

   상기 제1 전원에 접속되며, 상기 입력 신호가 제1 논리 레벨에 있을 때 상기 출력 신호 라인을 상기 제1 전원의 전위와 상기 제2 전원의 전위 사이의 지정된 전위로 구동하는 제1 수단;

   상기 제2 전원에 접속되며, 상기 입력 신호가 제2 논리 레벨에 있을 때 상기 출력 신호 라인을 상기 제2 전원의 전위로 구동하는 제2 수단;

   상기 출력 신호 라인의 전위가 상기 지정된 전위로부터 볼 때 상기 제1 전원의 전위 측으로 변동하는 것을 방지하는 제3 수단;

   상기 지정된 전위보다 더 크지 않은 전위로 유지되는 내부 전원 라인 - 상기 제3 수단은 상기 출력 신호 라인과 상기 내부 전원 라인 사이에 접속된 제1 도전형의 트랜지스터를 포함함 - ; 및

   상기 내부 전원 라인의 전위가 상기 지정된 전위로부터 볼 때 상기 제1 전원의 전위 측으로 변동하는 것을 방지하는 보상 회로

   를 포함하고,

   상기 제1 수단은 상기 제1 전원과 상기 출력 신호 라인 사이에 접속된 제2 도전형의 제1 트랜지스터이고,

   상기 제2 수단은 상기 제2 전원과 상기 출력 신호 라인 사이에 접속된 상기 제2 도전형의 제2 트랜지스터이고,

   상기 보상 회로는, 클럭 신호에 응답하여 상기 내부 전원 라인을 상기 제2 전원에 접속하는 수단을 포함하는 드라이버 회로.
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 입력 신호에 따라 출력 신호 라인을 구동하는 저진폭 드라이버 회로에 있어서,

    실질적으로 지정된 전위로 유지되는 내부 전원 라인;

    상기 내부 전원 라인과 상기 출력 신호 라인 사이에 병렬로 접속되며, 각각 제1 도전형 및 역도전형의 제1 및 제2 트랜지스터;

    상기 전원 전위와 상기 출력 신호 라인 사이에 접속된 상기 제1 도전형의 제3 트랜지스터;

    상기 제1 트랜지스터의 제어 전극에 상기 입력 신호를 공급하는 수단; 및

    상기 제2 및 제3 트랜지스터의 제어 전극에 상기 입력 신호의 반전 신호를 공통으로 공급하는 수단

    을 포함하는 저진폭 드라이버 회로.
17. 삭제
18. 상호 인접한 제1 및 제2 출력 신호 라인, 상기 제1 출력 신호 라인을 구동하는 제1 저진폭 드라이버 회로, 및 상기 제2 출력 신호 라인을 구동하는 제2 저진폭 드라이버 회로를 갖는 반도체 장치로서,

    상기 제1 및 제2 저진폭 드라이버 회로는, 대응하는 입력 신호가 하나의 논리 레벨에 있는 경우에는 상기 제1 및 제2 출력 신호 라인을 하나의 전원 전위로 구동하고, 대응하는 입력 신호가 다른 논리 레벨에 있는 경우에는 상기 제1 및 제2 출력 신호 라인을 상기 하나의 전원 전위와 다른 전원 전위 사이의 지정된 전위로 각각 구동하며,

    상기 제1 및 제2 저진폭 드라이버 회로로의 상기 입력 신호들이 상기 다른 논리 레벨에 있는 것에 응답하여, 상기 제1 및 제2 출력 신호 라인을 접속 상태로 하는 접속 수단을 포함하는 반도체 장치.
19. 제18항에 있어서,

    상기 제1 저진폭 드라이버 회로는,

    상기 하나의 전원 전위와 상기 제1 출력 신호 라인 사이에 접속된 제1 도전형의 제1 트랜지스터;

    상기 다른 전원 전위와 상기 제1 출력 신호 라인 사이에 접속된 상기 제1 도전형의 제2 트랜지스터;

    상기 제1 트랜지스터의 제어 전극에, 대응하는 상기 입력 신호의 반전 신호를 공급하는 수단; 및

    상기 제2 트랜지스터의 제어 전극에, 대응하는 상기 입력 신호를 공급하는 수단

    을 포함하고,

    상기 제2 저진폭 드라이버 회로는,

    상기 하나의 전원 전위와 상기 제2 출력 신호 라인 사이에 접속된 상기 제1 도전형의 제3 트랜지스터;

    상기 다른 전원 전위와 상기 제2 출력 신호 라인 사이에 접속된 상기 제1 도전형의 제4 트랜지스터;

    상기 제3 트랜지스터의 제어 전극에, 대응하는 상기 입력 신호의 반전 신호를 공급하는 수단; 및

    상기 제4 트랜지스터의 제어 전극에, 대응하는 상기 입력 신호를 공급하는 수단

    을 포함하며,

    상기 접속 수단은 상기 제1 및 제2 출력 신호 라인 사이에 직렬 접속된 역도전형의 제5 및 제6 트랜지스터를 포함하고,

    상기 제5 트랜지스터의 제어 전극과 상기 제1 트랜지스터의 제어 전극은 공통 접속되며,

    상기 제6 트랜지스터의 제어 전극과 상기 제3 트랜지스터의 제어 전극은 공통 접속되는 반도체 장치.
20. 제1 입력 신호에 기초하여 제1 및 제2 출력 신호 라인을 상호 반전된 레벨로 구동하는 제1 저진폭 드라이버 회로, 및 제2 입력 신호에 기초하여 제3 및 제4 출력 신호 라인을 상호 반전된 레벨로 구동하는 제2 저진폭 드라이버 회로를 포함하는 반도체 장치로서,

    상기 제2 출력 신호 라인과 상기 제3 출력 신호 라인은 서로 인접하여 배치되고,

    상기 제1 저진폭 드라이버 회로는, 상기 제1 입력 신호가 하나의 논리 레벨에 있는 경우에는, 상기 제1 출력 신호 라인을 하나의 전원 전위로 구동하고 상기 제2 출력 신호 라인을 상기 하나의 전원 전위와 다른 전원 전위 사이의 지정된 전위로 구동하며, 상기 제1 입력 신호가 다른 논리 레벨에 있는 경우에는, 상기 제2 출력 신호 라인을 상기 하나의 전원 전위로 구동하고 상기 제1 출력 신호 라인을 상기 하나의 전원 전위와 상기 다른 전원 전위 사이의 상기 지정된 전위로 구동하고,

    상기 제2 저진폭 드라이버 회로는, 상기 제2 입력 신호가 상기 하나의 논리 레벨에 있는 경우에는, 상기 제3 출력 신호 라인을 상기 하나의 전원 전위로 구동하고 상기 제4 출력 신호 라인을 상기 하나의 전원 전위와 상기 다른 전원 전위 사이의 상기 지정된 전위로 구동하며, 상기 제2 입력 신호가 상기 다른 논리 레벨에 있는 경우에는, 상기 제4 출력 신호 라인을 상기 하나의 전원 전위로 구동하고 상기 제3 출력 신호 라인을 상기 하나의 전원 전위와 상기 다른 전원 전위 사이의 상기 지정된 전위로 구동하며,

    상기 제2와 제3 출력 신호 라인의 레벨이 상기 지정된 전위에 있을 때, 이들 출력 신호 라인들을 접속 상태로 하는 접속 수단을 포함하는 반도체 장치.
21. 드라이버 회로에 있어서,

    제1 전원 라인과 출력 신호 라인 사이에 전류 경로를 갖는 제1 도전형의 제1 트랜지스터 - 상기 제1 트랜지스터에는 제1 신호가 공급되며, 상기 출력 신호 라인은 상기 제1 트랜지스터가 턴온될 때 제1 전위로 구동되며, 상기 제1 전위는 상기 제1 트랜지스터의 임계 전압만큼 상기 제1 신호의 전위보다 작은 전위와 실질적으로 동일함 - ;

    상기 출력 신호 라인과 제2 전원 라인 사이에 전류 경로를 갖는 상기 제1 도전형의 제2 트랜지스터 - 상기 제2 트랜지스터에는 상기 제1 신호의 반전된 신호가 공급되며, 상기 출력 신호 라인은 상기 제2 트랜지스터가 턴온될 때 제2 전위로 구동되며, 상기 제2 전위는 상기 제2 전원 라인의 전위와 실질적으로 동일함 - ;

    상기 반전된 신호가 공급되며, 상기 출력 신호 라인과 내부 전원 라인 사이에 전류 경로를 갖는 제2 도전형의 제3 트랜지스터; 및

    상기 제1 전위보다 크지 않은 내부 전위를 상기 내부 전원 라인에 공급하는 내부 전압 공급 회로

    를 포함하는 드라이버 회로.
22. 반도체 회로에 있어서,

    다수의 신호 라인;

    내부 라인; 및

    상기 신호 라인들 중 대응하는 신호 라인을 구동하기 위한 입력 신호들 중 대응하는 입력 신호에 각각 응답하는 다수의 드라이버

    를 포함하며,

    상기 드라이버는 상기 내부 라인에 공통으로 동작적으로 결합되어, 상기 드라이버 각각은 상기 입력 신호들 중 상기 대응하는 입력 신호에 응답하여, 상기 내부 라인과 신호 라인들 중 대응하는 신호 라인 사이에 전류 경로를 형성하는 반도체 회로.
23. 제22항에 있어서,

    상기 내부 라인은 캐패시터에 접속되어 있는 반도체 회로.
24. 제22항에 있어서,

    상기 입력 신호를 제1 진폭으로 증폭하고, 상기 드라이버는 상기 제1 진폭보다 작은 제2 진폭으로 상기 신호 라인을 구동하는 반도체 회로.
25. 제24항에 있어서,

    상기 드라이버는 제1 전원 라인과 제2 전원 라인 사이에 직렬로 결합된 제1 도전형의 제1 및 제2 트랜지스터, 및 상기 내부 라인 및 상기 신호 라인 사이에 결합된 제2 도전형의 제3 트랜지스터를 포함하는 반도체 회로.
26. 제24항에 있어서,

    상기 제3 트랜지스터가 상기 입력 신호의 제2 레벨을 수신할 때, 상기 제1 트랜지스터는 상기 입력 신호의 제1 레벨을 수신하고, 상기 제2 트랜지스터는 상기 입력 신호의 상기 제2 레벨을 수신하는 반도체 회로.
27. 제24항 있어서,

    상기 제2 진폭을 유지하기 위한 보상 회로를 더 포함하는 반도체 회로.
28. 제27항에 있어서,

    상기 보상 회로는 제1 전원 라인과 상기 내부 라인 사이에 결합된 캐패시터와, 상기 내부 라인과 제2 전원 라인 사이에 결합된 트랜지스터를 포함하는 반도체 회로.
29. 제28항에 있어서,

    상기 보상 회로는 상기 내부 라인의 전위와 상기 트랜지스터를 구동하기 위한 정전위를 비교하는 비교기를 포함하는 반도체 회로.
30. 제28항에 있어서,

    상기 보상 회로는 상기 트랜지스터를 구동하기 위한 클럭 신호에 의해 구동되는 논리 회로를 포함하는 반도체 회로.