KR100744861B1 - 전압 레벨 시프터 회로 및 전압 레벨 시프트 방법 - Google Patents

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Abstract

본 발명은 메모리 회로의 응용에서 판독 및 기록 동작 동안, 회로 복잡성을 증가시키지 않고, 레벨 시프트된 전압을 제공할 수 있는 게이트 산화물 보호를 가진 전압 레벨 시프터 회로를 제공한다. 레벨 시프터 회로는 전압 레벨 시프터와 부하를 구동하는 출력 단을 포함한다. 레벨 시프터 회로는 게이트 산화물 전압 한계치보다 더 큰 전압을 구동하고(즉, 메모리 기록 동작 동안 레벨 시프트 업(level shift up), 디지털 공급 레벨보다 작거나 같은 레벨을 구동하고(즉, 표준 메모리 판독 동작 동안 레벨 시프트 다운(level shift down) 또는 어떤 레벨 시프트도 존재하지 않음), 디지털 공급 레벨보다 크지만 게이트 산화물 전압 한계치 보다는 작은 전압을 구동하는데(즉, 디지털 공급 전압이 표준 판독 엑세스에 대해 너무 느릴 때 메모리 내의 "승압된 판독(booted read)" 동작 동안 빠른 레벨 시프트 업) 사용될 수 있다.

Description

전압 레벨 시프터 회로 및 전압 레벨 시프트 방법{FAST HIGH VOLTAGE LEVEL SHIFTER WITH GATE OXIDE PROTECTION}
본 발명은 일반적으로 전자 회로에 관한 것이며, 특히 전압 레벨 시프터(voltage level shifters)에 관한 것이다. 전압 레벨 시프터는 이용가능한 전압보다 높은 전압 레벨이 필요한 많은 애플리케이션에서 사용된다. 가령, 집적 회로는 칩의 내부 로직에 사용되는 로직 1 전압 레벨(the logic one voltage level)보다 높은 로직 1 전압 레벨로 디지털 출력 핀을 구동하도록 요구될 수 있다.
플레시 메모리, EPROM, 및 E2PROM과 같은 비-휘발성 메모리 회로에서의 애플리케이션의 경우, 레벨 시프터는 통상 워드라인(즉, 메모리 셀의 패스 트랜지스터 게이트(pass transistor gates))를 구동한다. 도 1은 그러한 애플리케이션에서 사용될 수 있는 표준 6-트랜지스터 레벨 시프터(10)를 도시한다. 메모리 판독 동작 동안, 필요한 워드라인 구동기 출력은 통상 디지털 공급 출력 Vdd(일반적으로 1.8 내지 5.5 볼트)보다 작거나 동일하다. 메모리 기록 동작 동안, 필요한 출력은 10볼트 또는 그 이상이다. 그러므로, 기록 동작은 워드라인을 구동시키기 위해 도 1의 레벨 시프터와 같은 레벨 시프터를 필요로 한다. 칩 면적을 절감하고 회로 복잡성을 줄이기 위해, 기록 동작 동안 사용되는 레벨 시프터가 판독 동작 동안에도 사용되며, 필요한 로직 1 출력 전압은 통상 Vdd보다 작거나 동일해야 한다. 그러한 경우에, 레벨 시프터(10)에 결합된 출력 레벨 공급 전압 Vpp 은 판독 동작 동안 간단하게 감소한다.
반도체 제조 프로세스가 계속 미세화됨에 따라, MOS 트랜지스터의 절연 박막(즉 게이트 산화물)은 너무 얇아서 몇몇 애플리케이션에서 요구되는 최대 고 전압을 견딜수 없게 된다. 통상적으로, 최대 게이트 산화물 전압 한계치 VgoxMax는 사용된 집적 회로 제조 프로세스에 따라, 7 내지 20 볼트 범위 내에 있다. 그러므로, 도 1에서 도시된 레벨 시프터(10)는 수정될 필요가 있다.
도 2는 도 1의 회로에 기초해 수정된 레벨 시프터(20)를 도시한다. 레벨 시프터(20)에서, 추가 트랜지스터(Q2,Q3,Q10,Q11)가 회로 내의 모든 게이트 산화물에서 나타나는 최대 전압을 제한하기 위해 추가되었다. 이러한 기술은 통상적으로 "캐스코딩(cascoding)"으로 지칭되며 추가된 트랜지스터는 "캐스코드 디바이스(cascode devices)"로 지칭된다. 또한, 용량성 결합 동작(capacitive coupling action)으로 인해 전압 한계치를 초과할 수 있는 노드를 방전하기 위해 두 트랜지스터(Q7,Q8)가 추가되어야 한다. 이렇게 두가지 사항을 수정하면, 수정된 회로의 트랜지스터 수(transistor count)가 배가되고, 출력 스위칭 속도가 매우 크게 저감된다. 즉, 입력 A 상의 로직 상태 전이와 그에 따른 출력 상태 전이 간의 지연이 증가된다.
속도를 회복하기 위해, 몇몇 설계는, 로직 1 출력 전압이 Vdd보다 작거나 동일해야 하는 판독 동작 동안 출력을 구동하도록 제 2 출력 구동 경로를 형성하는데 추가 디바이스를 사용한다. 이들 설계에서, 도 2의 트랜지스터(Q1) 내지 트랜지스터(Q12)에 의해 형성된 회로의 레벨 시프팅 부분은 로직 1 출력 전압이 Vdd를 초과해야하는 오직 기록 동작 동안에서만 사용될 수 있고, 그렇지 않는 경우에는 디스에이블된다. 제 2 출력 구동 경로는 트랜지스터(Q13,Q14,Q15,Q16)로 구성된다. 이 경로에서, 트랜지스터(Q13)는 로직 구동기(logic driver)로 사용되며, 트랜지스터(Q14)는 모드 제어를 위해 사용된다. 트랜지스터(Q15)는 트랜지스터(Q13,Q14)를 보호하는 캐스코드 다바이스이다. 마지막으로, 트랜지스터(Q16)는 기능면에서 트랜지스터(Q7,Q8)과 유사한 방전 디바이스이다. 트랜지스터(Q13,Q14,Q15)가 직렬이기 때문에, 그들의 폭은 입력 A에서 출력으로의 상태 변화 지연을 최소화하기 위해 상대적으로 커야한다. 이 제 2 출력 구동 경로는 보다 많은 트랜지스터를 추가하며, 이 추가된 트랜지스터가 출력 레벨 공급 전압 Vpp이 게이트 산화물 전압 한계치를 초과할 때 보호되어야 하기 때문에 추가 제어 신호 요구도 추가한다.
도 2에서, 레벨 시프터 회로(20) 외부의 추가적인 제어 및 공급 회로는, 캐스코딩을 제어하기 위해(즉, 입력(B,C,D)을 구동하기 위해) 그리고 개별 구동 경로를 제어하기 위해(즉, 공급 전압 Vrr 및 입력(E)를 구동하기 위해) 포함되어야 하며, 이는 총 칩 면적 및 회로 복잡성을 증가시킨다. 회로의 레벨 시프팅 부분은 판독 동작 동안 디스에이블되기 때문에, 도 2의 수정된 회로는 판독 동작 동안 Vdd 이상으로 전압을 구동할 수 없다. 캐시코딩 디바이스로 인해, 레벨 시프팅 부분은 신속한 판독 동작 동안에 사용되기에는 너무 느리다. 이는, 가령 워드라인 전압 승압(boosting) 기술이 낮은 디지털 공급 전압 Vdd에서 신속한 메모리 판독 동작을 가능하게 하는데 필요한 애플리케이션에서, 이러한 회로가 메모리 워드 라인 구동기로 사용되는 것을 억제한다.
그러므로, 메모리 회로의 애플리케이션에서, 회로의 크기 또는 복잡성을 증가시키지 않고, 기록 동작 동안 게이트 산화물이 보호되면서 판독 동작 동안 충분히 신속하게 레벨 시프트된 전압을 구동할 수 있는 개선된 전압 레벨 시프터가 필요하다.
발명의 개요
본 발명은 개선된 전압 레벨 시프터를 제공한다. 회로는 디지털 입력에 응답하여 원하는 레벨 시프트된 전압을 생성하는 출력단과, 상기 출력단에 동작가능하게 접속되어, 로직값을 수신하여 상기 출력단이 상기 원하는 레벨 시프트된 전압을 생성하도록 상기 출력단을 구동시키는 전압 레벨 시프터와, 상기 레벨 시프터에 동작가능하게 접속되어, 상기 디지털 입력을 수신하여 상기 로직 값 및 보호 신호를 상기 레벨 시프터에 제공하는 입력단과, 상기 입력단 및 출력단과 상기 레벨 시프터에 동작 가능하게 접속되어, 상기 원하는 레벨 시프트된 전압이 최대 게이트 산화물 전압 한계치보다 더 클 때 전압 보호를 상기 출력단 및 상기 레벨 시프터에 제공하기 위한 상기 보호 신호를 수신하는 수단을 포함한다.
본 발명의 한 측면에 따르면, 상기 레벨 시프터에 인가된 디지털 공급 전압이 기준 레벨보다 작으며 원하는 레벨 시프트된 전압(가령, 로직 1 전압)이 기준 전압 레벨과 동일한 상승된(elevated) 디지털 레벨 전압일 때, 출력 단은 최대 게이트 산화물 전압 한계치보다 작은 기준 레벨에서 출력단 공급 전압을 수신한다. 상승된 디지털 레벨 전압은 출력 단 공급 전압과 동일하다.
본 발명의 다른 측면에 따르면, 원하는 레벨 시프트된 전압이 최대 게이트 산화물 전압 한계치보다 클때, 출력 단은 최대 게이트 산화물 전압 한계치보다 더 큰 출력 단 공급 전압을 수신하도록 또한 구성된다. 원하는 레벨 시프트된 전압은 출력단 공급 전압과 동일하다.
본 발명의 다른 측면에 따르면, 원하는 레벨 시프된 전압이 레벨 시프터에 인가된 디지털 공급 전압보다 작을 때, 출력단은 디지털 공급 전압보다 작은 출력단 공급 전압을 수신하며, 원하는 레벨 시프트된 전압은 출력단 공급 전압과 동일하다.
본 발명의 다른 측면에 따르면, 원하는 레벨 시프된 전압이 레벨 시프터에 인가된 디지털 공급 전압과 동일할 때, 출력단은 디지털 공급 전압과 동일한 출력단 공급 전압을 수신하며, 원하는 레벨 시프트된 전압은 출력단 공급 전압과 동일하다.
본 발명의 회로는 도 2의 통상의 레벨 시프트보다 대략 절반 정도 작으며, 보다 적은 제어 및 공급 라인을 가지고 있어서, 회로 면적과 제어 복잡성을 감소시킨다. 또한, 단지 하나의 조정된 캐스코드 전압 입력만이 필요하기 때문에, 구현 복잡성도 감소시킨다.
본 발명의 회로에서는, 회로의 레벨 시프팅 부분이 부하를 구동하기 위해 사용되는 출력단으로부터 분리되기 때문에 과도 스위칭 전류(transient switching current)가 감소된다. 또한, 회로의 레벨 시프팅 부분의 직렬 캐스코드 디바이스가 제거되기 때문에(즉, 도 2의 트랜지스터(Q2,Q3,Q10,Q11)은 더 이상 필요하지 않음) 디지털 입력으로부터 레벨 시프트된 출력으로의 전파 지연(propagation delay)도 감소된다.
본 발명을 완전하게 이해하는 것과 본 발명의 다른 목적 및 그 달성은 첨부 도면과 함께 이하의 상세한 설명 및 청구범위를 참조함으로써 자명하게 이해될 것이다.
도 1은 통상적인 전압 레벨 시프터를 도시한 도면,
도 2는 수정된 통상적인 전압 레벨 시프터를 도시한 도면,
도 3은 본 발명의 실시예에 따른 전압 레벨 시프터 회로를 도시한 도면,
도 4는 도 3의 전압 레벨 시프터의 캐스코드 전압 입력을 구동하는 예시적인 회로를 도시한 도면.
도 3은 본 발명의 실시예에 따른 전압 레벨 시프터 회로(30)를 도시한다. 회로(30)는 인버터의 형태로 출력단(34) 및 입력단(35)에 동작가능하게 접속된 전압 레벨 시프터(32)를 포함한다. 이 실시예에서, 도 2의 다양한 캐스코드 전압 입력(B,C,D)은 캐스코딩 전압 및 로직 신호 뿐만 아니라 로직 제로 공급으로도 기능하는 신호로 대체되어, 회로 복잡성 및 트랜지스터 수를 감소시킨다. 도 2의 별개의 판독 경로(즉, 제 2 출력 구동 경로)는 로직/캐스코드 신호가 판독 동작 동안 충분히 신속하게 레벨 시프터 회로(30)를 스위칭할 수 있기 때문에 더 이상 필요하지 않게 된다.
다음은 전압 레벨 시프터 회로(30)에 대한 기능적인 설명이다. 어느 상황에서, 게이트 산화물 전압 한계치 VgoxMax 보다 작은 출력 전압 레벨을 얻기 위해, 메모리 판독 동작에서처럼, 공급 전압 Vpp이 VgoxMax과 동일하거나 보다 작도록 설정된다. 또한, 어떤 과-전압 보호도 필요하지 않기 때문에 캐스코드 입력 전압 B는 입력 라인(37)을 통해 Vss(로직 0)로 구동된다. 입력 B가 Vss로 구동되기 때문에, 트랜지스터(T1,T2)가 표준 로직 인버터를 형성한다. 마찬가지로, 트랜지스터(T3,T4)도 표준 로직 인버터(35)를 형성한다. 트랜지스터(T3) 내지 트랜지스터(T8)는 도 3에서 참조 부호(32)로 도시된 바와 같은 표준 레벨 시프터와 동일한 기능을 한다. 레벨 시프터(32)는 레벨 시프팅 부분(36)을 포함한다. 레벨 시프터(32)에서, 노드(N1)는 디지털 입력이며 노드(N4)는 트랜지스터(T6,T8)에 의해 구동된 레벨 시프트된 출력이다.
입력 B를 Vss로 구동함으로써, 트랜지스터(T11)의 게이트 또한 Vss로 존재한다. 그러므로, 트랜지스터(T11)는 온(on)이 되고 출력(Vo)과 트랜지스터(T9) 간의 쇼트로서 간주될 수 있다. 트랜지스터(T12)는 입력 A의 버퍼된 버전(a buffered version)에 의해 제어되어 트랜지스터(T10)가 온 또는 오프될 때마다 온이 되거나 오프가 된다. 그러므로, 트랜지스터(T10,T12)는 Vo 및 Vss 간에 접속된 하나의 트랜지스터로 간주될 수 있으며 그의 게이트가 N2에 의해 구동된다. 트랜지스터(T10,T12)는 트랜지스터(T6)와 병렬로 되며, 트랜지스터(T9,T11)는 트랜지스터(T8)와 병렬로 된다. 그러므로, 출력 Vo 및 N4는 함께 천이된다. 즉, Vo가 표준 레벨 시프터의 레벨 시프된 출력 N4과 동일하다.
그러므로, 가령 메모리 판독 동작 동안과 같은 이러한 동작 모드에서, 전압 레벨 시프터(30)는 입력에 접속된 인버터를 가진 표준 레벨 시프터처럼 동작한다. 디지털 레벨 입력 A이 디지털 공급 Vdd(로직 1)로 세트될 때, 출력 Vo은 Vss(로직 0)로 구동된다. 입력 A가 Vss(로직 0)로 세트될 때, 출력 Vo은 레벨 시프트된 로직 1, Vpp와 동일한 전압으로 구동된다. 이 동작 모드는 로직 1를 나타내는 필요한 출력 전압이 게이트 산화물 전압 한계치보다 작거나 같을 때(즉, Vpp≤VgoxMax)마다 사용될 수 있다.
입력 A가 전압 레벨을 Vss에서 Vdd로 변화시킬 때, 출력 Vo은 Vpp에서 Vss로 스위칭된다. 이를 성취하기 위해, A가 Vdd와 같을 때, 노드(N1)는 트랜지스터(T5)를 오프가 되게 하여 노드(N3)가 하이(high)로 높여지며, 노드(N2)는 트랜지스터(T6)를 온이 되게 하여 노드(N4)가 로우(low)로 낮아진다. 그러나, T8은 N3가 Vpp에서 PMOS 임계값을 뺀 값까지 상승할 때까지 온으로 유지된다. N3는 T6이 N4를 Vpp에서 PMOS 임계값을 뺀 값 아래로 내릴 때까지 상승하기 시작할 수 없다. 이 실시예에서, T6이 N4를 로우로 내릴수 있도록, T6은 T8이 전달할 수 있는 전류보다 더 많은 전류를 싱크(sink)할 수 있도록 충분히 크게 설계된다.
도 1에서 도시된 바와 같은 표준 레벨 시프터에서, Te 및 Tf(각기 도 3의 T8 및 T6에 대응함)는 레벨 시프터의 출력을 구동하기 때문에, 양 디바이스는 출력 부하 캐패시턴스를 구동하도록 충분히 커야 한다. 결과적으로, Te 및 Tf를 통한 전류는 표준 레벨 시프터에서의 하이에서 로우로의 출력 천이 동안 매우 커질 수 있다.
본 발명의 이러한 실시예에서 한가지 신규한 것은 T5,T6,T7,T8에 의해 형성된 레벨 시프팅 부분(36)이 출력 부하를 구동하는 디바이스, 즉 트랜지스터(T9,T10,T11,T12)로부터 분리된다는 것이다. 이러한 설계 개선은, T6,T8이 부하를 구동하도록 충분하게 커야 할 필요가 없으나, 단지 출력단(34)에서의 T9의 게이트를 구동하기에 충분하기만 하면 되므로, 상당한 속도 향상을 가져온다. 또한 이는 T8,T6를 통한 과도 스위칭 전류를 크게 감소시킨다.
또 다른 상황에서, 가령 메모리 기록 동작에서 요구되는 바와 같이 게이트 산화물 전압 한계치 VgoxMax 보다 더 큰 전압이 출력 Vo 상에서 요구될 때, 전압 레벨 시프터 회로(30)는 소스와 게이트 간의 전압, 드레인과 게이트 간의 전압, 게이트과 채널 간의 전압은 모두가 다 VgoxMax 보다 작은 값으로 제한되는 방식으로 동작해야 한다. 동작의 이러한 모드에서는 실례로서 다음의 시퀀스가 적용될 수 있다. 입력 A는 소정의 로직 레벨, 로직 0 또는 로직 1 중 어느 하나로 취해진다. 캐스코드(B)는 디지털 공급 전압 Vdd에서 NMOS 임계값을 뺀 값보다 작거나 같 은 전압 레벨까지 상승한다. 다음에, 공급 입력 Vpp가 바람직한 로직 1 출력 전압 레벨 VppHV(여기서 VppHV>VgoxMax)까지 상승한다. 입력 A가 로직 0이 된다면, 출력 Vo는 Vpp에 따라 상승한다. 입력 A가 로직 1이 된다면, 출력 Vo는 Vss, 로직 0에서 유지된다. 모든 입력은 Vpp가 VgoxMax 보다 작은 전압으로 감소될 때까지 안정하다. Vpp가 VgoxMax 아래로 감소하게 될 때, 입력 B는 Vss로 구동되며 입력 A 상에서의 디지털 입력 값은 로직 레벨을 변경시킬 수 있게 된다.
캐스코딩 입력 B가 상술한 예에서 증가할 때, 노드(N1,N2)는 입력 A에서의 로직 레벨에 따라 입력 B 상에서의 캐스코딩 전압 또는 Vdd 중 어느 하나와 동일하게 된다. Vdd가 VgoxMax보다 작거나 같다면, Vpp에서 입력 B 상에서의 캐스코딩 전압을 뺀 값은 VgoxMax에서 NMOS 임계 전압값을 뺀 값보다 작거나 같고, 모든 게이트 산화물은 VgoxMax 보다 작거나 같은 전압에 놓이게 된다.
본 발명의 이러한 실시예에서 제 2의 신규한 것은 레벨 시프팅 부분(36)에서의 풀다운(pulldowns) 트랜지스터(T5,T6)의 소스 접속부가 Vss 대신 캐스코드 입력 B에 접속되고, T5,T6의 게이트는 T1/T2, T3/T4에 의해 형성된 인버터 때문에 Vdd 또는 입력 B 상의 전압 중 어느 하나에 의해 구동된다는 점이다. 이는 전압 레벨 시프터(30)의 레벨 시프팅 부분(36)으로부터 (도 2의 Q2,Q3,Q10,Q11과 같은) 직렬 캐스코딩 트랜지스터를 제거할 수 있게 한다.
다음은 상기 제 2의 신규한 사항을 설명한다. 전압 레벨 시프터(30)에서, T5,T6은 각기 노드(N1,N2)에서의 그들의 게이트 전압이 입력 B 상에서의 전압(로직 0을 나타냄)과 동일할 때 오프가 되며, N1,N2에서의 전압은 오직 Vdd 와 입력 B 상에서의 전압 간에서만 움직일 필요가 있다. 입력 B가 Vpp에서 VgoxMax를 뺀 값 보다 크기 때문에, N1,N2에서의 전압은 Vpp에서 VgoxMax를 뺀 값 아래로 떨어질 수 없다. 그러므로, T5,T6은 N4,N5가 VgoxMax 위로 상승할 때 게이트와 드레인 간의 전압 보호를 위한 캐스코드 디바이스를 필요로 하지 않는다. 또한, 입력 B가 Vpp에서 VgoxMax를 뺀 값 보다 크기 때문에, N3,N4는 Vpp에서 VgoxMax를 뺀 값 아래로 떨어질 수 없다. 그러므로, T7,T8는 전압 보호를 위한 캐스코드 디바이스를 필요로 하지 않으며 T7,T8 상의 게이트와 소스 간의 전압 및 게이트와 드레인 간의 전압은 VgoxMax를 초과하지 않는다. 또한, Vdd가 VgoxMax보다 작기 때문에, N1,N2에서의 전압은 VgoxMax 위로 상승할 수 없다. 그러므로, T5,T6은 VgoxMax보다 큰 게이트와 소스간의 전압에 놓이지 않게 된다. 이러한 식으로, N1,N2에서의 전압은 전압 보호 제어 신호 및 로직 신호로서 기능하며, 여기서 로직 0 값은 입력 B 상에서의 전압과 동일한 전압을 의미한다. 입력 A에서 레벨 시프트된 출력 Vo 로의 전파 지연, 회로 면적, 회로 복잡성, 다수의 필요한 입력 신호 및 공급 전압 모두는 이 제 2의 신규한 사항의 결과로 감소된다.
특정 실시예에서, 입력이 5 볼트, Vdd가 5볼트, 입력 B가 4 볼트, Vpp가 11 볼트, VgoxMax가 9볼트, Vss가 0볼트라고 가정해 보자. 입력 A 상의 전압이 5 볼트이기 때문에, T2는 온이 되며, T1은 오프가 되며, N1는 입력 B 상에서 4 볼트 레벨로 된다. N1에서의 전압이 4볼트와 같기 때문에, T3는 온이 되며, N2에서의 전압은 5볼트가 된다. T1,T2,T3,T4 모두는 그들의 노드가 Vdd 보다 작거나 같으며, 이로써 게이트 산화물 전압 제한과 관련하여 문제가 되지 않는다. T5는 그의 게이트와 소스 간의 전압이 제로이기 때문에 N1에서의 전압에 의해 오프가 된다. T6은 N2에서의 전압(Vgs는 1볼트)에 의해 온이 되어, 이로써 N4에서의 전압이 4 볼트 아래로 떨어진다. T7는 온이 되며(Vgs=4V-11V=-7V), N3에서의 전압은 Vpp가 증가함에 따라 Vpp로 된다. N3에서의 전압이 T8을 오프로 유지한다. 이로써, T5에 대해, Vgd=4-11=-7V, Vgs=0V, Vgb=4-0=4V 이다. T6에 대해, Vgs=5-4=1V, Vgd=5-4=1V, Vgb=5V 이다. T7에 대해, Vgs=4-11=-7V, Vgd=-7V, Vgb=-7V 이다. T8에 대해, Vgs=0V, Vgd=11-4=7V, Vgb=0V 이다.
출력 단에서, T9는 오프이다. 그러므로, T9에 대해, Vgs=0V, Vgb=0V 이다. N5에서의 전압은 T11에 의해 4 볼트에 PMOS 임계값을 더한 값 또는 대략 5볼트로 풀다운된다. 그러므로, T9 상에서의 Vgd는 많아야 6 볼트 정도이다. T11에 대해, Vgd=4-0=4V, Vgs= 약 -1V, Vgb=4-11=-7V 이다. T13에 대해, Vgs=0V, Vgd=4-5=-1V, Vgb=4V 이다. T12에 대해, Vgs=5V, Vgd=5V, Vgb=5V 이다. T10에 대해, Vgs=5V, Vgd=5V, Vgb=5V 이다. 그러므로, 어떤 게이트 산화물도 그의 양단의 전압은 7볼트 이상이 되지 않는다.
유사한 분석은 Vpp가 11볼트로 램프(ramp)되고 디지털 입력 A 상에 0볼트가 존재 할 때 어떤 게이트 산화물도 7볼트 이상을 가지지 않는다는 것을 보여준다.
Vdd 및 입력 B 상에서의 전압은 게이트 산화물에 나타나는 최대 전압을 결정한다는 것을 주목하라. 게이트 산화물 전압 한계치를 위반하지 않고 이러한 전압 레벨 시프터에 의해 허용될 수 있는 최대 Vpp는,
Vdd가 VgoxMax와 같고,
입력 B는 VgoxMax에서 Vtnbb를 뺀 값이고(여기서 Vtnbb는 음의 VgoxMax 기판 바이어스를 가진 NMOS 트랜지스터의 임계 전압값으로 규정됨),
Vpp=(2*VgoxMax) - Vtnbb 일 때 성취될 수 있다.
T12의 게이트는 기능성 또는 산화물 보호에 어떤 손실도 주지 않고 노드(N2) 대신 디지털 공급, Vdd에 결합될 수 있지만, 그것은 입력 A 상의 상태 변경과 그에 따른 출력 상의 전이 간의 지연을 증가시킬 수 있다.
Vpp가 VgoxMax보다 크고 입력 B가 0 볼트보다 클 때에 입력 A가 천이하면 레벨 시프터는 올바르게 기능할 것이나, 회로 속도는 감소될 것이다. 레벨 시프터가 이러한 모드에서 동작되면, 입력 A 상의 천이에서 그에 따른 출력 상의 상태 변경으로의 지연은 입력 B를 Vpp에서 VgoxMax를 뺀 값과 동일한 전압으로 구동함으로써 최소화될 수 있다. 입력 B를 그러한 전압으로 세팅하는 것은 Vdd에서 입력 B상의 전압을 뺀 값을 최소화하며, 이로써 T1,T2에 의해 형성된 인버터 및 T3,T4에 의해 형성된 인버터 및 풀다운 트랜지스터(pull-down transistor)(T5, T6) 의 전류 구동 능력을 향상시킨다. 이는 입력 A에서 레벨 시프트된 출력으로의 전파 지연을 최소화한다.
입력 B에 대한 예시적인 회로(40)가 도 4에서 도시된다. 본 기술의 당업자는 입력 B를 구동시키는데 사용될 수 있는 다른 회로가 존재한다는 것을 이해할 것이다.
본 발명은 특정 실시예와 함께 기술되었지만, 전술한 기술 내용의 견지에서다른 대체, 변형, 변경이 존재할 수 있다는 것은 본 기술의 당업자는 이해할 것이 다. 따라서, 그것은 첨부된 청구 범위의 정신 및 범주 내의 모든 그러한 대체, 변형, 수정을 포함한다.

Claims (24)

  1. 디지털 입력에 응답하여, 원하는 레벨 시프트된 전압을 생성하는 출력 단(34)과,
    상기 출력 단에 동작가능하게 접속되어, 로직 값을 수신하여, 상기 출력 단이 상기 원하는 레벨 시프트된 전압을 생성하도록 상기 출력 단을 구동하도록 구성된 전압 레벨 시프터(32)와,
    상기 레벨 시프터에 동작가능하게 접속되어, 상기 디지털 입력을 수신하여, 상기 로직 값 및 보호 신호를 상기 레벨 시프터에 제공하는 입력 단(35)과,
    상기 입력단 및 출력단과 상기 레벨 시프터에 동작가능하게 접속되어, 상기 보호 신호를 수신하여 상기 원하는 레벨 시프트된 전압이 최대 게이트 산화물 전압 한계치보다 더 클 때 전압 보호를 상기 출력 단 및 상기 레벨 시프터에 제공하는 수단을 포함하는 회로.
  2. 제 1 항에 있어서,
    상기 레벨 시프터에 인가된 디지털 공급 전압이 기준 레벨보다 작고 상기 원하는 레벨 시프트된 전압이 상기 기준 레벨과 동일한 상승된 디지털 레벨 전압(an elevated digital level voltage)일 때, 상기 출력 단은 상기 최대 게이트 산화물 전압 한계치보다 작은 상기 기준 레벨에서의 출력 단 공급 전압을 수신하며,
    상기 상승된 디지털 레벨 전압이 상기 출력 단 공급 전압과 동일한 회로.
  3. 제 1 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 최대 게이트 산화물 전압 한계치보다 클 때, 상기 출력 단은 상기 최대 게이트 산화물 전압 한계치보다 큰 출력 단 공급 전압을 수신하며,
    상기 원하는 레벨 시프트된 전압은 상기 출력 단 공급 전압과 동일한 회로.
  4. 제 1 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 레벨 시프터에 인가된 디지털 공급 전압보다 작을 때, 상기 출력 단은 상기 디지털 공급 전압 보다 작은 출력 단 공급 전압을 수신하며,
    상기 원하는 레벨 시프트된 전압은 상기 출력 단 공급 전압과 동일한 회로.
  5. 제 1 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 레벨 시프터에 인가된 디지털 공급 전압과 동일할 때, 상기 출력 단은 상기 디지털 공급 전압과 동일한 출력 단 공급 전압을 수신하며,
    상기 원하는 레벨 시프트된 전압은 상기 출력 단 공급 전압과 동일한 회로.
  6. 제 1 항에 있어서,
    상기 입력 단은 상기 디지털 입력을 수신하며 반전된 디지털 입력을 상기 로직 값으로서 상기 레벨 시프터에 제공하는 인버터(35)를 포함하는 회로.
  7. 제 6 항에 있어서,
    상기 입력 단은 보호 전압을 상기 출력 단에 제공하는 보호 신호를 수신하는 수단(37)를 포함하는 회로.
  8. 제 6 항에 있어서,
    스위칭 속도를 증가시키고 회로 면적을 줄이기 위해, 상기 입력 단은 상기 레벨 시프터에 보호 전압 및 상기 로직 값 모두를 단일 신호를 통해 전송하도록 구성되는 회로.
  9. 제 1 항에 있어서,
    상기 레벨 시프터는 부하를 구동하기 위한 상기 출력 단을 구동하는 레벨 시프팅 부분(36)을 더 포함하는 회로.
  10. 제 9 항에 있어서,
    상기 레벨 시프팅 부분은 상기 보호 신호를 수신하여 과전압 상태로부터 자기 보호(self-protection)을 가능하게 하는 수단(37)을 포함하는 회로.
  11. 제 1 항에 있어서,
    상기 레벨 시프터는 상기 출력 단에 보호 전압을 제공하는 상기 보호 신호를 수신하는 수단(37)을 포함하는 회로.
  12. 제 1 항에 있어서,
    스위칭 속도를 증가시키고 스위칭 전류를 줄이기 위해, 상기 레벨 시프터는 상기 출력 단에 보호 전압 및 상기 로직 값 모두를 전송하도록 구성되는 회로.
  13. 디지털 입력에 응답하여 원하는 레벨 시프트된 전압을 생성하는 출력 단(34)과,
    상기 출력 단에 동작가능하게 접속되어, 로직 값을 수신하여, 상기 출력 단이 상기 원하는 레벨 시프트된 전압을 생성하도록 상기 출력 단을 구동하는 전압 레벨 시프터(32)와,
    상기 레벨 시프터에 동작가능하게 접속되어, 상기 디지털 입력을 수신하여, 상기 로직 값 및 보호 신호를 상기 레벨 시프터에 제공하는 입력 단(35)과,
    상기 입력 및 출력 단과 상기 레벨 시프터에 동작가능하게 접속되어, 상기 원하는 레벨 시프트된 전압이 최대 게이트 산화물 전압 한계치보다 클 때 전압 보호를 상기 출력 단 및 상기 레벨 시프터에 제공하는 상기 보호 신호를 수신하는 수단을 포함하되,
    상기 레벨 시프터에 인가된 디지털 공급 전압이 기준 레벨보다 작고 상기 원하는 레벨 시프트된 전압이 상기 기준 레벨과 동일한 상승된 디지털 레벨 전압(an elevated digital level voltage)일 때, 상기 출력 단은 상기 최대 게이트 산화물 전압 한계치보다 작은 상기 기준 레벨에서의 출력 단 공급 전압을 수신하며,
    상기 원하는 레벨 시프트된 전압이 상기 최대 게이트 산화물 전압 한계치보다 클 때, 상기 출력 단은 상기 최대 게이트 산화물 전압 한계치보다 큰 출력 단 공급 전압을 수신하며,
    상기 원하는 레벨 시프트된 전압은 상기 출력 단 공급 전압과 동일한 회로.
  14. 제 13 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 레벨 시프터에 인가된 상기 디지털 공급 전압보다 작을 때, 상기 출력 단은 상기 디지털 공급 전압보다 작은 출력 단 공급 전압을 수신하는 회로.
  15. 제 13 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 레벨 시프터에 인가된 디지털 공급 전압과 같을 때, 상기 출력 단은 상기 디지털 공급 전압과 동일한 출력 단 공급 전압을 수신하는 회로.
  16. 제 13 항에 있어서,
    스위칭 속도를 증가시키고 회로 면적을 감소시키기 위해, 상기 입력 단은 보호 전압 및 로직 값 모두를 상기 레벨 시프터에 전송하도록 구성되는 회로.
  17. 제 13 항에 있어서,
    스위칭 속도를 증가시키고 스위칭 전류를 감소시키기 위해, 상기 레벨 시프터는 보호 전압 및 로직 값을 모두를 상기 출련 단에 전송하도록 구성되는 회로.
  18. 출력 단(34)을 사용하여, 디지털 입력에 응답하여 원하는 레벨 시프트된 전압을 생성하는 단계와,
    전압 레벨 시프터(32)를 사용하여, 상기 출력 단이 상기 원하는 레벨 시프트된 전압을 생성하도록 상기 출력 단을 구동하는 단계와,
    입력 단(35)을 사용하여, 로직 값 및 보호 신호를 상기 레벨 시프터에 제공하는 단계와,
    상기 원하는 레벨 시프트된 전압이 최대 게이트 산화물 전압 한계치보다 클 때 전압 보호를 상기 입력 및 출력 단과 상기 레벨 시프터에 제공하는 단계를 포함하는 방법.
  19. 제 18 항에 있어서,
    상기 레벨 시프터에 인가된 디지털 공급 전압이 기준 레벨보다 작고 상기 원하는 레벨 시프트된 전압이 상기 기준 레벨과 동일한 상승된 디지털 레벨 전압 일 때, 상기 출력 단에 의해, 상기 최대 게이트 산화물 전압 한계치보다 작은 상기 기준 레벨에서의 출력 단 공급 전압을 수신하는 단계를 더 포함하되,
    상기 상승된 디지털 레벨 전압은 상기 출력 단 공급 전압과 동일한 방법.
  20. 제 18 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 최대 게이트 산화물 전압 한계치보다 클 때, 상기 출력 단에 의해, 상기 최대 게이트 산화물 전압 한계치보다 큰 출력 단 공급 전압을 수신하는 단계를 더 포함하되,
    상기 원하는 레벨 시프트된 전압은 상기 출력 단 공급 전압과 동일한 방법.
  21. 제 18 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 레벨 시프터에 인가된 디지털 공급 전압보다 작을 때, 상기 출력 단에 의해, 상기 디지털 공급 전압보다 작은 출력 단 공급 전압을 수신하는 단계를 더 포함하되,
    상기 원하는 레벨 시프트된 전압은 상기 출력 단 공급 전압과 동일한 방법.
  22. 제 18 항에 있어서,
    상기 원하는 레벨 시프트된 전압이 상기 레벨 시프터에 인가된 디지털 공급 전압과 동일할 때, 상기 출력 단에 의해, 상기 디지털 공급 전압과 동일한 출력 단 공급 전압을 수신하는 단계를 더 포함하되,
    상기 원하는 레벨 시프트된 전압은 상기 출력 단 공급 전압과 동일한 방법.
  23. 제 18 항에 있어서,
    스위칭 속도를 증가시키고 스위칭 전류를 감소시키기 위해, 상기 레벨 시프터로부터, 보호 전압 및 로직 값 모두를 상기 출력 단에 전송하는 단계를 더 포함하는 방법.
  24. 제 18 항에 있어서,
    스위칭 속도를 증가시키고 회로 면적을 감소시키기 위해, 상기 입력 단으로부터, 보호 전압 및 로직 값을 상기 레벨 시프터에 전송하는 단계를 더 포함하는 방법.
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