JP5225454B2

JP5225454B2 - 半導体装置

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Publication number: JP5225454B2
Application number: JP2011273333A
Authority: JP
Inventors: 浩二新居; 茂樹大林; 康正塚本; 誠藪内
Original assignee: Renesas Electronics Corp
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Filing date: 2011-12-14
Publication date: 2013-07-03
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Description

この発明は、半導体記憶装置に関し、特に、低電圧動作条件下においても安定にデータの書込および読出を行なうことのできるスタティック型半導体記憶装置の構成に関する。

微細化技術の進展に伴ってトランジスタ素子が微細化されると、素子の信頼性および消費電力の観点から、微細化に応じた電圧スケーリングが必要となる。しかしながら、この微細化に伴って、製造パラメータの変動の影響が大きくなり、メモリセルを構成するトランジスタ（絶縁ゲート型電界効果トランジスタ：ＭＯＳトランジスタ）のしきい値電圧のばらつきが大きくなり、その動作マージンが低下する。この結果、半導体記憶装置において低電源電圧下においても安定にデータの書込および読出を行なうのが困難となる。

このような低電源電圧下においても、データの書込／読出を安定に行なうことを目的とするさまざまな構成が提案されている。

非特許文献１（K. Zhang et al., “A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-based Dynamic Power Supply,”ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.474-475.）においては、、データの読出および書込時にメモリセル電源電圧のレベルを切換えることにより、スタティックノイズマージンＳＮＭおよび書込マージンを改善する構成が示されている。

この非特許文献１においては、メモリセル列単位でメモリセル電源電圧を制御し、データ書込時、選択列のメモリセル電源電圧を低い電圧ＶＣＣ−ＬＯに設定し、非選択列のセル電源電圧を、読出時と同様の僅かに高い電圧ＶＣＣ−ＨＩに設定することにより、読出時のスタティックノイズマージンを向上させ、かつ書込マージンを確保する。

非特許文献２（M. Yamaoka et al., “Low-Power Embedded SRAM Modules with Expanded Margins for Writing,”ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.480-481.）は、データ書込時、選択列のメモリセル電源線をフローティング状態に設定し、残りの非選択列に対して読出時と同様メモリセル電源線を所定の電圧レベルに維持する構成を示す。この非特許文献２においては、また、ダミービット線を用いて、このダミービット線電位に従って、ワード線非活性化タイミング信号ＷＯＦＦを生成し、ワード線ドライバを非活性状態として、選択ワード線を非選択状態へ駆動する。

この非特許文献２に示される構成においては、また、各ワード線に接地電圧レベルに設定する放電用トランジスタがワード線ドライバと別に設けられる。この放電用のトランジスタは、スタンバイ状態時には、オフ状態に維持され、選択ワード線を非活性状態に駆動するときに、その大きな電流駆動力で、ワード線を高速で非選択状態へ駆動する。ワード線を非選択状態へ駆動した後には、このワード線ドライバへの電源が遮断され、応じて、放電用トランジスタのゲート電位が、ドライバ電源電圧に応じてＬレベルとなり、放電用トランジスタがオフ状態となる。

また、特許文献１（特開２００５−３８５５７号公報）は、ワード線ドライバに、レベル変換回路を用い、選択ワード線を、メモリセル電源電圧と異なる振幅で駆動する構成を示す。選択ワード線の電位を変更することにより、メモリセルトランジスタのしきい値電圧のばらつき時においても、書込および読出マージンを改善することを図る。

特開２００５−３８５５７号公報

K. Zhang et al., "A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-based Dynamic Power Supply," ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.474-475. M. Yamaoka et al., "Low-Power Embedded SRAM Modules with Expanded Margins for Writing,"ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.480-481.

非特許文献１に示される構成においては、メモリセル列単位でメモリセル電源電圧のレベルを切替制御している。したがって、メモリセル電源電圧として、２種類の電圧が必要となり、２電源構成を実現するために電源回路が複雑となるという問題が生じる。

また、メモリセル電源電圧は切り替えられるものの、その切替電圧レベルは内部電源回路から生成される固定電位である。従って、メモリセルトランジスタのしきい値電圧が、プロセスパラメータの変動によりばらついた場合においても、その電圧レベルは連動して変化せず、しきい値電圧の変化を保証するのが困難であり、しきい値電圧等のメモリセルトランジスタの電気的特性変化時において書込／読出のマージンを確実に確保するのは困難である。

また、非特許文献２に示される構成においては、データ書込時、選択列のメモリセル電源線をフローティング状態とし、書込列のメモリセルの電源電圧を低下させて、書込マージンを確保することを図る。しかしながら、この非特許文献２においては、書込マージンを改善すること、および消費電力を低減することは示されているものの、メモリセルトランジスタのしきい値電圧がばらついた場合における読出マージンを改善する方法については何ら考慮していない。

特許文献１に示される構成においては、メモリセルトランジスタが、薄膜トランジスタ（ＴＦＴ）で構成され、そのしきい値電圧がばらつく場合においても、レベル変換回路により、選択ワード線の電位振幅を変更することにより、書込および読出マージンを改善することを図る。具体的に、この特許文献１においては、データ書込時においては、選択ワード線をメモリセル電源電位よりも高い電位レベルに駆動し、メモリセルのアクセストランジスタの電流駆動力を大きくして、高速で書込を行ない、書込マージンを確保することを図る。また、データ読出時においては、選択ワード線を、メモリセルのハイ側電源電圧よりも低い電圧レベルに駆動することにより、メモリセルのアクセストランジスタのゲート電位を低くし、その電流駆動能力を低下させて、スタティックノイズマージンを確保してデータ読出時のデータ破壊を防止することを図る。

しかしながら、この特許文献１に示される構成においては、レベル変換回路の動作電源電圧は、メモリセル電源電圧と別系統から供給されており、そのレベルシフトされた電圧レベルはメモリセルのしきい値電圧の影響を受けない固定された電圧レベルである。特許文献１においても、メモリセル電源と別系統でレベルシフト用の電源を設ける必要があり、その電源系統の構成が複雑となる。また、その選択ワード線の電位は、固定されており、メモリセルトランジスタのしきい値電圧のばらつきに柔軟に対応することはできない。

また、データ書込時、メモリセル電源よりも高電位のレベルに選択ワード線を駆動しており、データ書込時において選択行に接続される非選択メモリセルのデータの安定性についてはまた何ら考慮していない。

それゆえ、この発明の目的は、簡易な回路構成で、低電源電圧下においても、安定にデータの書込および読出を行なうことのできる半導体装置を提供することである。

この発明の他の目的は、メモリセルトランジスタのしきい値電圧のばらつきに柔軟に追随して選択ワード線電位を調整して、低電源電圧下においても書込および読出マージンを確保することのできる半導体記憶装置を提供することである。

この発明に係る半導体装置は、行列状に配列される複数のスタティック型メモリセルと、各メモリセル行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線と、各ワード線に対応して配置され、ワード線選択信号に従って対応のワード線を選択状態へ駆動する複数のワード線ドライバと、複数のワード線ドライバに電源を供給する共通のドライバ電源線と、該ドライバ電源線に接続され、電源電圧を供給するドライバ電源線プリチャージ回路と、該ドライバ電源線に接続され、該ドライバ電源線プリチャージ回路の供給する電源電圧をそれより低い電圧レベルにシフトし、その低い電圧レベルをドライバ電源線に生成するレベルシフト回路を備える。
複数のワード線ドライバの各々は、ドライバ電源線に供給された当該低い電圧レベルをその対応する行のワード線に与えて当該ワード線を非選択状態から選択状態に遷移させる。
複数のスタティック型メモリセルの各々は、第１のストレージノードと、第２のストレージノードと、第１のストレージノードに接続されるゲートを有し、ハイ側電源ノードと第２のストレージノードとの間に接続された第１のＰチャネル型トランジスタと、第１のストレージノードに接続されるゲートを有し、ロー側電源ノードと第２のストレージノードとの間に接続された第１のＮチャネル型トランジスタと、第２のストレージノードに接続されるゲートを有し、ハイ側電源ノードと第１のストレージノードとの間に接続された第２のＰチャネル型トランジスタと、第２のストレージノードに接続されるゲートを有し、ロー側電源ノードと前記第１のストレージノードとの間に接続された第２のＮチャネル型トランジスタと、対応する行のワード線に接続されるゲートを有し、対応する列の第１のビット線と第１のストレージノードとの間に接続された第３のＮチャネル型トランジスタと、該対応する行のワード線に接続されるゲートを有し、対応する列の第２のビット線と第２のストレージノードとの間に接続された第４のＮチャネル型トランジスタとを備える。
別の観点の実施の形態においては、複数のワード線各々において選択状態が開始してから終了するまでは、ドライバ電源線は複数のワード線ドライバに前記低い電圧レベルを供給し続ける。

この発明に係る半導体装置においては、各ワード線ドライバ電源線にプルダウン用のレベルシフト回路が接続されており、選択ワード線の電位を、ワード線ドライバの電源電圧よりも低くすることができる。したがって、読出時のメモリセルのスタティックノイズマージンを改善することができる。

また、レベルシフト回路を利用しているだけであり、選択ワード線の電圧変換用の電源は不要であり、電源構成が簡略化される。

また、単に各ワード線ドライバ電源線にプルダウン用のレベルシフト回路が接続されているだけであり、選択ワード線の電圧レベルを変換するためのレベル変換回路は不要であり、ワード線ドライバのレイアウト面積の増大は抑制される。

この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１に示すメモリセルの電気的等価回路を示す図である。図１に示すワード線ドライバの構成を概略的に示す図である。図３に示すワード線ドライバの動作およびメモリセルのスタティックノイズマージンを示す図である。メモリセルトランジスタのしきい値電圧の絶対値が小さくなった場合の選択ワード線の電圧およびメモリセルのスタティックノイズマージンの変化を示す図である。この発明の実施の形態１に従うワード線ドライバの変更例を示す図である。この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。図７に示すワード線ドライバおよびプルダウン素子の構成の一例を示す図である。この発明の実施の形態２におけるワード線選択時の電気的等価回路を示す図である。この発明の実施の形態２におけるメモリセルトランジスタのしきい値電圧の絶対値の大きい場合の選択ワード線電圧レベルおよびスタティックノイズマージンの変化を模式的に示す図である。この発明の実施の形態２におけるメモリセルトランジスタのしきい値電圧の絶対値が小さい場合の選択ワード線電圧およびスタティックノイズマージンの改善を模式的に示す図である。この発明の実施の形態２における半導体記憶装置の主要ノードの電圧変化を示す信号波形図である。この発明の実施の形態２の変更例のレベルシフト素子の構成を示す図である。この発明の実施の形態２におけるプルダウン素子の配置位置の効果を示す図である。この発明の実施の形態２におけるプルダウン素子の変更例を概略的に示す図である。この発明の実施の形態２におけるプルダウン素子およびメモリセルの平面レイアウトを概略的に示す図である。この発明の実施の形態３に従うワード線ドライバおよびプルダウン素子の構成を概略的に示す図である。図１７に示すワード線ドライバおよびプルダウン素子の動作を示す信号波形図である。この発明の実施の形態４に従うメモリセルアレイ部の構成を概略的に示す図である。図１９に示すワード線ドライバおよびプルダウン素子の構成の一例を示す図である。図２０に示すサブワード線ドライバおよびプルダウン素子の動作を示す信号波形図である。この発明の実施の形態５のプルダウン素子の変更例を示す図である。図２２に示すプルダウン素子のしきい値電圧変化に依存する選択ワード線の電圧レベルの変化を示す図である。この発明の実施の形態５の変更例のプルダウン素子の構成を示す図である。図２４に示すプルダウン素子の平面レイアウトを概略的に示す図である。この発明の実施の形態５の変更例２のプルダウン素子の平面レイアウトを概略的に示す図である。図２６に示すプルダウン素子の電気的等価回路を示す図である。この発明の実施の形態６に従う半導体記憶装置のアレイ部およびワード線選択部の構成を概略的に示す図である。図２８に示すレベルシフタの構成の一例を示す図である。図２８に示す構成のワード線選択時の動作を示す信号波形図である。この発明の実施の形態６の変更例のアレイ部の構成を概略的に示す図である。この発明の実施の形態６の変更例２のアレイ部およびワード線駆動部の構成を概略的に示す図である。図３２に示すワード線電圧調整回路の構成を示す図である。図３２に示すワード線ドライバの構成を概略的に示す図である。図３３に示すワード線電圧調整回路の平面レイアウトを示す図である。図３５に示す平面レイアウトの上層の配線レイアウトを示す図である。図３６に示す配線レイアウトの上層の配線レイアウトを示す図である。この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。（Ａ）および（Ｂ）は、図３８に示す半導体記憶装置のプルダウン素子の具体的構成を示す図である。図３８に示す半導体記憶装置の要部の構成を示す図である。図３８に示す半導体記憶装置の動作を示す信号波形図である。図４１に示す領域Ｉの信号波形を拡大して示す図である。図４０に示す制御信号を発生する部分の構成の一例を示す図である。この発明の実施の形態７に従うメモリセルの活性領域および第１金属配線の平面レイアウトを示す図である。図４０に示す配線レイアウトの上層の第２金属配線のレイアウトを示す図である。図４５に示す平面レイアウトの上層の第３金属配線のレイアウトを示す図である。図４６に示す配線レイアウトの上層の第４金属配線のレイアウトを示す図である。図４４から図４７に示す配線レイアウトのメモリセルの電気的等価回路を示す図である。この発明の実施の形態７に従うプルダウン素子の活性領域から第１金属配線の平面レイアウトを示す図である。図４９に示す配線レイアウトの上層の第２金属配線の平面レイアウトを示す図である。図５０に示す平面レイアウトの上層の第３金属配線の平面レイアウトを示す図である。図５１に示す平面レイアウトの上層の第４金属配線の平面レイアウトを示す図である。図４９から図５２に示す配線レイアウトのプルダウン素子の電気的等価回路を示す図である。この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。（Ａ）および（Ｂ）は、図５４に示すレベルシフタの具体的構成をそれぞれ示す図である。図５４に示す半導体記憶装置のデータ読出時のワード線ドライバ電源部の電気的等価回路を示す図である。

［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。メモリセルアレイ１においては、メモリセルＭＣが（ｎ＋１）行（ｍ＋１）列に配列される。

メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｎが配設され、メモリセルＭＣが、それぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが配設される。メモリセルＭＣは、後に詳細に説明するように、スタティック型メモリセルであり、相補ビット線対ＢＬｉ，／ＢＬｉ（ｉ＝０−ｍ）に相補データが伝達される。

ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍの対各々に対応してビット線負荷（ＢＬ負荷）ＢＱが設けられる。このビット線負荷ＢＱは、データ読出時に、対応のビット線の電位をプルアップし、また、メモリセルデータ読出時のカラム電流を供給する。

メモリセルアレイ１においてアドレス指定されたワード線を選択状態へ駆動するために、行アドレス信号ＲＡに従って行選択信号を生成する行デコーダ２と、行デコーダ２からの行選択信号に従って、選択されたワード線を選択状態へ駆動するワード線ドライブ回路３が設けられる。行デコーダ２は、電源電圧ＶＤＤを動作電源電圧として受けて動作し、内部行アドレス信号ＲＡをデコードして行選択信号を生成する。

ワード線ドライブ回路３は、ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられ、行デコーダ２からの行選択信号に従って対応のワード線を選択状態へ駆動するワード線ドライバＷＤＲ０−ＷＤＲｎを含む。ワード線ドライバＷＤＲ０−ＷＤＲｎは、各々、電源電圧ＶＤＤを動作電源電圧として受け、対応のワード線選択時、電源電圧ＶＤＤのレベルシフト（電圧降下）を行なって、対応のワード線上にレベルシフト後の電圧を伝達する。このワード線選択電圧のレベル降下の作用効果については後に詳細に説明する。

半導体記憶装置は、さらに、内部列アドレス信号ＣＡに従って選択列に対応するビット線対を選択する列選択回路４と、データ書込時、列選択回路４により選択された列に対応するビット線対へ書込データを伝達する書込回路５と、データ読出時、列選択回路４により選択された列に対応するビット線対からのデータを検知し増幅して読出データを生成する読出回路６と、外部からのアドレス信号ＡＤと書込指示信号ＷＥとチップイネーブル信号ＣＥとに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび各動作に必要な制御信号を生成する主制御回路７を含む。主制御回路７は、ワード線活性化タイミング信号、列選択タイミング信号を生成して、行デコーダ２および列選択回路４の動作タイミングおよび動作シーケンスを規定する。

書込回路５は、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩに従って内部書込データを生成する。読出回路６は、センスアンプ回路および出力バッファを含み、データ読出時、センスアンプ回路により検知、増幅された内部データを出力バッファによりさらにバッファ処理して外部読出データＤＯを生成する。

書込回路５および読出回路６は、複数ビット幅のデータの書込および読出をそれぞれ行なってもよく、また、メモリセルアレイ１が、１ビットの入出力データに対応し、書込回路５および読出回路６は、それぞれ１ビットのデータの入力および出力を行なう構成であってもよい。複数ビットデータの書込／読出時には、図１に示すメモリセルアレイ１、書込回路５および読出回路６が、各データビットに対応して配置される。

また、アレイ電源回路８からのアレイ電源電圧が、セル電源線ＰＶＬを介してメモリセルＭＣのハイ側電源ノードへ供給される。このセル電源線ＰＶＬは、図１においては、メモリセル列ごとに分割して配設されるように示すものの、アレイ電源回路８から、これらのセル電源線ＰＶＬに共通に、アレイ電源電圧が供給されてもよく、すなわち、セル電源線ＰＶＬは、行方向および列方向に相互接続されるメッシュ状に配列される構成を有していてもよい。

アレイ電源回路８からのアレイ電源電圧は、本実施の形態および以下の実施の形態においてはワード線ドライバＷＤＲへ供給される電源電圧ＶＤＤと同一電圧レベルに設定される。しかしながら、アレイ電源電圧とワード線ドライブ回路へ供給される電源電圧とは、異なる電圧レベルであっても、本発明は適用可能である。また、アレイ電源回路８とワード線ドライブ回路３などの周辺回路へ電源電圧を供給する回路は別々に配置されていても良い。

図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。図２において、メモリセルＭＣは、フルＣＭＯＳシングルポートＳＲＡＭセルの構成を有する。図２において、メモリセルＭＣは、ハイ側電源ノードＶＨとストレージノードＮＤ１との間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）ＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬの間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬとの間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２と、ワード線ＷＬ上の電圧に従ってストレージノードＮＤ１およびＮＤ２を、それぞれ、ビット線ＢＬおよび／ＢＬに結合するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。

ワード線ＷＬは、図１に示すワード線ＷＬ０−ＷＬｎのいずれかであり、ビット線ＢＬおよび／ＢＬは、図１に示すビット線ＢＬ０および／ＢＬ０−ＢＬｍおよび／ＢＬｍのいずれかである。

この図２に示すメモリセルＭＣの構成においては、ＭＯＳトランジスタＰＱ１およびＮＱ１がＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＱ２およびＮＱ２が、ＣＭＯＳインバータを構成し、これらのインバータの入力および出力が交差結合されて、インバータラッチ（フリップフロップ）を構成する。ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。このインバータラッチのデータ保持力に応じて、データ書込／読出時のマージンが決定される。

図３は、図１に示すワード線ドライバＷＤＲ０−ＷＤＲｎの構成の一例を示す図である。ワード線ドライバＷＤＲ０−ＷＤＲｎは、同一の構成を有するため、図３においては、これらのワード線ドライバを、ワード線ドライバＷＤＲで代表的に示す。

図３において、ワード線ドライバＷＤＲは、行デコーダ２からのワード線選択信号（デコード信号）ＷＳを受けるインバータ１０と、インバータ１０の出力信号に従ってワード線ＷＬを選択状態へ駆動するワード線ドライブ段１２を含む。インバータ１０は、電源電圧ＶＤＤを動作電源電圧として受けて、ワード線選択信号ＷＳを反転する。

ワード線ドライブ段１２は、電源電圧ＶＤＤを受けるノードに一方導通ノード（ソースノード）が接続されるＰチャネルＭＯＳトランジスタＰＱ１０と、ＭＯＳトランジスタＰＱ１０とワード線ＷＬの間に接続されかつそのゲートにインバータ１０の出力信号を受けるＰチャネルＭＯＳトランジスタＰＱ１１と、ワード線ＷＬと基準電位ノード（接地電位レベル；以下、接地ノードと称す）との間に接続されかつそのゲートにインバータ１０の出力信号を受けるＮチャネルＭＯＳトランジスタＮＱ１０を含む。

ＭＯＳトランジスタＰＱ１０は、そのゲートおよびドレインが相互接続され、ダイオードモードで動作し、電源電圧ＶＤＤを、そのしきい値電圧の絶対値Ｖｔｈｐ分低下させる。一段のＭＯＳトランジスタのしきい値電圧の電圧降下により、電源電圧ＶＤＤが、例えば１、２Ｖと低い場合においても、ワード線ドライブ段１２を動作させて確実に選択ワード線電圧を低下させ、また、必要以上に選択ワード線電圧レベルが低下するのを防止し、メモリセルのアクセストランジスタを導通状態に維持してデータの読出および書込を確実に実行する。

ＭＯＳトランジスタＰＱ１０のしきい値電圧は、メモリセルのＰチャネル負荷ＭＯＳトランジスタ（ＰＱ１およびＰＱ２）と同様のしきい値電圧特性を有し、メモリセルＭＣの負荷トランジスタ（ＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２）のしきい値電圧変動に連動して、そのしきい値電圧が変化する。ワード線ＷＬは、選択時、電圧ＶＤＤ−Ｖｔｈｐレベルに駆動され、その実際の電圧レベルが、メモリセルの負荷トランジスタのしきい値電圧の変動に連動して変化する。

図４（Ａ）は、メモリセルの負荷トランジスタ（ＰチャネルＭＯＳトランジスタＰＱ１，ＰＱ２）のしきい値電圧の絶対値Ｖｔｈｐが大きい場合の選択ワード線ＷＬの電圧レベルを示す図である。図４（Ａ）においては、電源電圧ＶＤＤが１．２Ｖの場合のワード線ＷＬの信号波形を示す。

図４（Ｂ）は、メモリセルの負荷トランジスタのしきい値電圧の絶対値Ｖｔｈｐが大きいＶｔｈｐ１の場合のメモリセルの伝達特性を示す。この伝達特性は、メモリセルを構成する２つのＣＭＯＳインバータの入出力伝達特性である。図４（Ｂ）においては、実線で示される曲線ＮＤ１およびＮＤ２が、それぞれ、選択ワード線ＷＬの電圧レベルが、電源電圧ＶＤＤレベルの場合のストレージノードＮＤ１およびＮＤ２の伝達特性を示す。スタティックノイズマージンＳＮＭは、曲線ＮＤ１およびＮＤ２の間の実線の正方形の対角線で示される。

すなわち、メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）のしきい値電圧の絶対値Ｖｔｈｐ１が大きくなると、メモリセルのインバータの入力論理しきい値が高い方にシフトし、また、負荷トランジスタの電流駆動力が小さくなり、アクセストランジスタ（ＮＱ３，ＮＱ４）の電流駆動力により、１つのインバータの出力ノードの放電がより強く行なわれ、保持データが破壊される可能性が高くなる。このため、データ保持特性が悪化し、この実線で示す伝達曲線ＮＤ１およびＮＤ２の幅、すなわちスタティックノイズマージンＳＮＭが小さくなる。

この場合、ワード線ドライバＷＤＲにおいて、レベルシフト用のＰチャネルＭＯＳトランジスタＰＱ１０のしきい値電圧の絶対値も、メモリセル負荷トランジスタのしきい値電圧の絶対値Ｖｔｈｐ１に応じて大きくなり、選択ワード線ＷＬの電圧レベルも低くなる（図４（Ａ）においては、電圧ＶＤＤ−Ｖｔｈｐ１で示す）。したがって、この場合、アクセストランジスタのコンダクタンスが小さくなり、メモリセルのストレージノードのＬレベル電圧の上昇が抑制され、また、図４（Ｂ）において破線の曲線ＮＤ２ＡおよびＮＤ１Ａで示すように、実線の曲線ＮＤ１およびＮＤ２よりも、伝達特性曲線が左下側領域に広がるようになる。応じて、破線の正方形の対角線で示されるように、スタティックノイズマージンＳＮＭが大きくなり、読出マージンが改善される。

データの書込特性については、メモリセルの負荷トランジスタのしきい値電圧の絶対値Ｖｔｈｐが大きいＶｔｈｐ１の場合には、メモリセルのデータ保持特性の安定性が小さく、書込特性は改善されている。従って、書込時において、選択ワード線ＷＬの電圧レベルを電圧ＶＤＤよりも低い電圧レベルに設定しても、書込マージンは大きいため、書込特性に対する影響は抑制され、高速の書込を実現することができる。

図５（Ａ）は、メモリセルの負荷トランジスタのしきい値電圧の絶対値が小さい場合の選択ワード線の電位変化を示し、図５（Ｂ）は、このメモリセルの負荷トランジスタのしきい値電圧の絶対値が小さい場合の入出力伝達特性を示す図である。

図５（Ａ）において、メモリセルの負荷トランジスタのしきい値電圧の絶対値がＶｔｈｐ２であり、先のしきい値電圧の絶対値Ｖｔｈｐ１よりも小さい状態を考える。この場合、ワード線ドライバにおいても、ダイオード接続されたレベル降下用のＭＯＳトランジスタＰＱ１０のしきい値電圧Ｖｔｈｐも、同様、電圧Ｖｔｈｐ２に対応する値となり、ワード線ＷＬの選択状態の電圧レベルは、電圧ＶＤＤ−Ｖｔｈｐ２に対応する電圧レベルとなる。

図５（Ｂ）に示すように、メモリセルの負荷トランジスタのしきい値電圧の絶対値が低い場合、その実線の曲線ＮＤ１およびＮＤ２で示されるように、ワード線ＷＬが、電圧ＶＤＤレベルに駆動される場合においても、十分に、スタティックノイズマージンＳＮＭは大きく、読出マージンは確保される。負荷トランジスタの電流供給能力が改善され、アクセストランジスタを介してのＬレベルのストレージノードのＨレベルへの充電が抑制され、また、メモリセルにおいて、ストレージノードの電位の浮き上がりによるドライブトランジスタ（ＮＱ１、ＮＱ２）による放電が負荷トランジスタにより補償され、メモリセルのインバータラッチにおいて安定にデータが保持されるためである。

この状態において、選択ワード線ＷＬの電圧レベルが、電圧ＶＤＤ−Ｖｔｈｐ２に低下させた場合、アクセストランジスタのコンダクタンスが少し低下し、図５（Ｂ）の破線の曲線ＮＤ２ＢおよびＮＤ１Ｂに示すように、実線曲線ＮＤ１およびＮＤ２の左側下側領域に特性曲線が広がり、少し、スタティックノイズマージンＳＮＭが改善される。

したがって、ワード線ドライバにおいて、このダイオード接続されるＰチャネルＭＯＳトランジスタＰＱ１０のしきい値電圧を、メモリセルの負荷トランジスタのしきい値電圧に連動して変動させるように構成すると、メモリセルの負荷トランジスタのしきい値電圧の絶対値Ｖｔｈｐが高い方向にずれた場合には、選択ワード線の電圧レベルは、低い方向にシフトし、逆に、このメモリセルの負荷トランジスタのしきい値電圧の絶対値が低い方向にずれると、選択ワード線の電圧レベルは高い方向にシフトする。したがって、メモリセルの負荷トランジスタのしきい値電圧の絶対値が高くなる方向にずれてスタティックノイズマージンＳＮＭが小さくなる場合には、選択ワード線の電圧レベルが応じて低下し、その低下幅が大きくなり、スタティックノイズマージンＳＮＭが改善される。また、メモリセルの負荷トランジスタのしきい値電圧の絶対値Ｖｔｈｐが低い方向にずれた場合には、スタティックノイズマージンＳＮＭが十分大きくなり、必要以上のスタティックノイズマージンの改善は不要である。この場合には、選択ワード線の電圧レベルの降下量は小さく（電圧Ｖｔｈｐ２）、選択ワード線ＷＬの電圧レベルは、電源電圧ＶＤＤよりも、少し低下する程度にとどまる。

メモリセルの負荷トランジスタのしきい値電圧の絶対値Ｖｔｈｐが低い場合は、メモリセルのデータ保持特性は大きくなっており、データの書込が困難となる傾向がある。しかし、この場合には、選択ワード線の電圧レベルは、高い電圧レベルに設定されるため、アクセストランジスタの電流駆動力が大きくなり、書込マージンが改善される。

したがって、選択ワード線の電圧レベルが、メモリセルの負荷トランジスタのしきい値電圧変動に応じて自動的に調整することが可能となる。すなわち読出マージンが小さい場合には、選択ワード線の電圧レベルが低くされて、スタティックノイズマージンＳＮＭが改善される。一方、読出マージンが大きい場合には、必要以上に、選択ワード線の電圧レベルを低下させないようにしており、書込マージンを大きくする方向に選択ワード線電圧レベルを設定することができる。これにより、メモリセルの負荷トランジスタのしきい値電圧のばらつきに対して、自動的に、選択ワード線電圧レベルの補正がかかり、より安定に動作することのできるスタティック型半導体記憶装置を実現することができる。

メモリセルの負荷トランジスタＰＱ１およびＰＱ２とワード線ドライバのレベルシフト用のＭＯＳトランジスタは、しきい値電圧特性が互いに連動性を有していればよく、全く同一であることは特に要求されない。

図６は、ワード線ドライバに含まれるワード線ドライブ段１２のレベルシフト用トランジスタＰＱ１０の構成の一例を示す図である。図６において、レベルシフト用ＭＯＳトランジスタＰＱ１０は、互いに並列に接続されかつそれぞれが、ダイオード接続される複数の単位ＰチャネルＭＯＳトランジスタＰＵ０−ＰＵｋを含む。これらの単位ＭＯＳトランジスタＰＵ０−ＰＵｋは、それぞれ、メモリセルＭＣに含まれる負荷トランジスタＰＱ１およびＰＱ２と同じまたは同様のしきい値電圧（Ｖｔｈ）特性を有する。すなわち、サイズ（チャネル幅とチャネル長の比Ｗ／Ｌ）は、単位トランジスタＰＵ０−ＰＵｋは、負荷トランジスタＰＱ１およびＰＱ２各々の０．５倍から５倍程度である。好ましくは、０．８倍から２倍のサイズ比を有するように設定される。理想的には同一サイズ（ゲート幅が同じ；ゲート長が同一の場合）とするのが最も好ましい。サイズが１桁異なると、負荷トランジスタとレベルシフト用の単位トランジスタの電気的特性の連動性（しきい値電圧の変動の連動性）がずれ、正確に負荷トランジスタのしきい値電圧の変動の影響を選択ワード線の電圧に反映することができなくなると考えられる。しかしながら、０．５倍から５倍のサイズ比のトランジスタ間であれば、ＭＯＳトランジスタの電気的特性をほぼ連動させることができ、メモリセルＭＣの負荷トランジスタのしきい値電圧変動を単位ＰチャネルＭＯＳトランジスタにおいて正確に反映させることができ、応じて、レベルシフト用ＭＯＳトランジスタＰＱ１０のしきい値電圧に、メモリセル負荷トランジスタのしきい値電圧変動を反映させることができる。

単位トランジスタの負荷トランジスタに対するサイズ比が０．８から２倍の範囲が好ましいのは、以下の理由による。通常、製造工程においては、製造パラメータおよびマスク位置合わせとの等のバラツキを考慮して、最大１割程度のバラツキが許容される。従ってサイズ比（ゲート長が同じときのゲート幅））としては、０．９倍となる場合があると考えられ、さらにマージンを１割見込んで下限値として０．８倍に設定する。また、ゲート幅が広い場合に比べてゲート幅が狭い場合にしきい値電圧の変動が大きい傾向にあり、負荷トランジスタのゲート幅にもよるが、ゲート幅（サイズ）が２倍を越えると負荷トランジスタのしきい値電圧の変動に対する連動性が小さくなると考えられるため、サイズは２倍以下とするのが好ましい。

ワード線の駆動速度に応じて、ワード線ドライブ段１２の駆動電流量が設定されるため、レベルシフト素子ＰＱ１０を構成する単位ＰチャネルＭＯＳトランジスタの数は、要求されるワード線駆動電流量に応じて適切な値に定められる。

また、単位トランジスタＰＵ０−ＰＵｋは、負荷トランジスタＰＱ１およびＰＱ２とパターンレイアウトを同じとし、また不純物注入条件も同じとする。これにより、レベルシフト用ＭＯＳトランジスタＰＱ１０のしきい値電圧特性とメモリセルの負荷トランジスタＰＱ１およびＰＱ２のしきい値電圧特性の連動性をより改善することができ、レベルシフト用ＭＯＳトランジスタＰＱ１０による選択ワード線電圧レベルを、負荷トランジスタＰＱ１およびＰＱ２のしきい値電圧変動に応じて正確に調整することができ、選択ワード線電圧レベルを正確に、負荷トランジスタしきい値電圧変動に応じて補正することができる。これにより、電源電圧、温度条件およびプロセスばらつきに対して広い範囲にわたって動作マージンを向上することができる。

このレベルシフトトランジスタＰＱ１０として、複数の単位ＰチャネルＭＯＳトランジスタＰＵ０−ＰＵｋを利用することにより、個々の素子において不純物濃度のゆらぎまたはレイアウトのエッジ形状のばらつきなどのランダムなばらつきの影響を受ける可能性があるものの、複数個並列に接続してレベルシフトトランジスタを形成することにより、このランダムばらつきを平均化することができ、応じてランダムばらつきをキャンセルでき、メモリセルＭＣの負荷トランジスタＰＱ１およびＰＱ２と同程度のサイズ（好ましくはサイズが同じ（０．８倍）から２倍程度（０．５倍から５倍の範囲のサイズでも良い）で同じ電気的特性を実現できる）のトランジスタを利用することにより、サイズの小さなトランジスタを用いても、単位ＰチャネルＭＯＳトランジスタＰＵ０−ＰＵｋの特性ばらつきを平均化して、より正確に、メモリセルＭＣの負荷トランジスタＰＱ１およびＰＱ２のしきい値電圧ばらつきに応じてワード線ＷＬの選択電圧レベルを正確に補正することができる。

以上のように、この発明の実施の形態１に従えば、選択ワード線の電圧レベルを、レベルシフト素子を用いて降下させており、メモリセルの負荷トランジスタのしきい値電圧ばらつきに対して、読出特性および書込特性を安定に維持することができる。特に、このレベルシフト素子として、メモリセルの負荷トランジスタと同じしきい値電圧特性を有するトランジスタを利用することにより、正確に、メモリセルの負荷トランジスタのばらつきを反映して、選択ワード線電圧レベルを自動的に補正することができる。

また、単にレベルシフト素子を用いてドライバ電源電圧をレベルシフトして、選択ワード線へ伝達しており、電源系統は従来と同じであり、電源回路の構成が複雑となるのを防止することができる。

なお、図３に示す構成においては、ワード線ドライバＷＤＲそれぞれに、レベルシフト用のダイオード接続されるＰチャネルＭＯＳトランジスタＰＱ１０が設けられている。しかしながら、このレベルシフト用のＰチャネルＭＯＳトランジスタＰＱ１０は、ワード線ドライバＷＤＲ０−ＷＤＲｎに共通に設けられてもよい。

［実施の形態２］
図７は、この発明の実施の形態２に従う半導体記憶装置の全体の構成を概略的に示す図である。この図７に示す半導体記憶装置は、以下の点において、図１に示す半導体記憶装置とその構成が異なる。

すなわち、ワード線ドライブ回路３において、ワード線ＷＬ０−ＷＬｎそれぞれに対応して、ワード線ドライバＷＤＶが設けられる。このワード線ドライバＷＤＶはレベルシフト機能は有していない。電源電圧ＶＤＤを動作電源電圧として受けて、行デコーダ２からのワード線選択信号に従ってワード線ＷＬ０−ＷＬｎを、選択時、電源電圧ＶＤＤレベルに駆動する。

ワード線ＷＬ０−ＷＬｎに対して、それぞれ、プルダウン素子ＰＤが設けられる。このプルダウン素子ＰＤは、後に図８を参照して説明するワード線ドライバＷＤＶに含まれる充電用のＰチャネルＭＯＳトランジスタ（ＰＱ１５）と抵抗分圧回路を構成し、選択ワード線の電圧レベルを、抵抗分割により、電源電圧ＶＤＤレベルと接地電圧レベルの間の電圧レベルに設定する。

この図７に示す半導体記憶装置の他の構成は、図１に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

この発明の実施の形態２においても、選択ワード線の電圧レベルは、電源電圧ＶＤＤが抵抗分圧され、分圧レベルであり、その電圧レベルが電源電圧ＶＤＤよりも低くされた電圧レベルとなり、実施の形態１と同様、読出マージンおよび書込マージンを、メモリセルのトランジスタのしきい値電圧変動にかかわらず維持することができる。

図８は、図７に示すワード線ドライバＷＤＶおよびプルダウン素子ＰＤの構成の一例を示す図である。図８において、ワード線ドライバＷＤＶは、行デコーダ２からのワード線選択信号ＷＳを受けるインバータ１０と、インバータ１０の出力信号を反転してワード線ＷＬを駆動するＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＱ１５およびＮＱ１５を含む。

ワード線ＷＬの選択時、ワード線選択信号ＷＳがＨレベルであり、応じて、インバータ１０の出力信号がＬレベルとなり、ＰチャネルＭＯＳトランジスタＰＱ１５が導通し、ワード線ＷＬへ、電源ノードからの電源電圧ＶＤＤを伝達する。

プルダウン素子ＰＤは、抵抗モードで動作するＮチャネルＭＯＳトランジスタＮＱ２０を含む。すなわち、ＭＯＳトランジスタＮＱ２０は、ゲートおよびドレインがワード線ＷＬに接続され、そのソースが、たとえば接地ノードに結合される。

したがって、ワード線ＷＬの選択時、ＭＯＳトランジスタＰＱ１５のオン抵抗と、ＭＯＳトランジスタＮＱ２０のオン抵抗により抵抗分圧回路が構成され、ワード線ＷＬが、その分圧比に応じた電圧レベルに設定される。

プルダウントランジスタＮＱ２０は、メモリセルアレイ内に配置されており、メモリセルのドライブトランジスタＮＱ１、ＮＱ２と同様のしきい値電圧特性を有し、メモリセルドライブトランジスタＮＱ１、ＮＱ２のしきい値電圧が低下すると、プルダウントランジスタＮＱ２０のしきい値電圧も同様に低下し、その駆動電流量が増大し、等価的にオン抵抗が低下する。この場合、選択ワード線の電圧レベルが応じて低下する。

図９は、ワード線ＷＬ選択時の、ワード線ドライバＷＤＶおよびプルダウン素子ＰＤの電気的等価回路を示す図である。ワード線ＷＬの選択時、ＭＯＳトランジスタＰＱ１５によるオン抵抗Ｒｐが、電源ノードとワード線ＷＬの間に接続され、ワード線ＷＬと接地ノードの間に、ＭＯＳトランジスタＮＱ２０のオン抵抗Ｒｎが接続される。したがって、ワード線ＷＬの電圧レベルは、ＶＤＤ・Ｒｎ／（Ｒｐ＋Ｒｎ）で表わされる。

図１０（Ａ）は、メモリセルのドライブトランジスタ（ＮＱ１、ＮＱ２）のしきい値電圧Ｖｔｈｎが低い場合の選択ワード線の電圧変化を示す図であり、（Ｂ）は、メモリセルドライブトランジスタＮＱ１、ＮＱ２のしきい値電圧が低い場合の入出力伝達特性を示す図である。メモリセルドライブトランジスタＮＱ１、ＮＱ２のしきい値電圧Ｖｔｈｎが低くなった場合、プルダウン素子ＰＤのＮチャネルＭＯＳトランジスタＮＱ２０のしきい値電圧も同様低くなり、その電流駆動力が大きくなり、コンダクタンスが等価的に大きくなる。すなわち、オン抵抗Ｒｎが低くなる。したがって、選択ワード線の電圧ＶＷＬは、次式で表わされる。

ＶＷＬ＝ＶＤＤ／（１＋（Ｒｐ／Ｒｎ））
したがって、ＭＯＳトランジスタＮＱ２０のオン抵抗Ｒｎが小さくなった場合、ＭＯＳトランジスタＰＱ１５のオン抵抗Ｒｐは一定とすると（ワード線ドライバのトランジスタのしきい値電圧とメモリセルトランジスタのしきい値電圧の変動の連動性は小さく、メモリセルトランジスタのしきい値電圧の変動に比べて、ワード線ドライバトランジスタのしきい値電圧の変動は充分小さいとする）、分圧比が小さくなり、選択ワード線電圧ＶＷＬの電圧レベルが低くなる（降下電圧量が大きくなる）。

メモリセルのドライブトランジスタＮＱ１、ＮＱ２のしきい値電圧が低い場合、メモリセル内部においてハイ側のストレージノードの電位が放電されやすくなり、図１０（Ｂ）の実線の曲線ＮＤ１およびＮＤ２に示すように、ノードＮＤ１およびＮＤ２の電圧伝達特性の幅が狭くなり、スタティックノイズマージンＳＮＭが小さくなる。この場合、ワード線ＷＬの電圧レベルを大きく低下させ、アクセストランジスタのコンダクタンスを小さくする。これにより、メモリセル内部のストレージノードＮＤ１およびＮＤ２とビット線との間の抵抗が大きくなり、内部のストレージノードＮＤ１およびＮＤ２の電位の浮き上がりが抑制される（ワード線選択時のアクセストランジスタによるストレージノードのプルアップが弱くなる）。

従って、曲線ＮＤ２ＣおよびＮＤ１Ｃで示すように、ストレージノード電圧ベルの小さな変化に応じて早く放電が始まることなり、電圧伝達特性曲線は曲線ＮＤ１およびＮＤ２の左側下側領域において広がり、その入出力伝達特性の幅が広くなり、スタティックノイズマージンＳＮＭが大きくなる。従って、メモリセルのドライブトランジスタのしきい値電圧が大きく低下した場合においても、応じて、ワード線の電位の降下量が大きくなり、アクセストランジスタのコンダクタンスが低下し、読出マージンを大きくして安定なデータの読出を行なうことができる。

図１１（Ａ）は、メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎが高い場合の選択ワード線ＷＬの電圧変化を示し、図１１（Ｂ）は、メモリセルのドライブトランジスタのしきい値電圧が低い場合の入出力伝達特性を示す図である。

メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎが大きい場合には、電流駆動能力が小さく、そのオン抵抗が大きくなる。したがって、上述の式から、プルダウン素子ＰＤのＮチャネルＭＯＳトランジスタＮＱ２０のオン抵抗も大きくなり、選択ワード線ＷＬの電圧レベルは、電源電圧からの降下量が小さい、高い電圧レベルとなる。

図１１（Ｂ）に示すように、メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎが高い場合、その内部ノードのＬレベルのストレージノードの電位が浮き上がってもＨレベルの保持電位レベルは変化せず、元々スタティックノイズマージンＳＮＷは大きい。選択ワード線ＷＬの電圧レベルが電源電圧ＶＤＤよりも低い場合は、その低下量に応じてアクセストランジスタのコンダクタンスが小さくなり、スタティックノイズマージンが少し改善される。メモリセルのドライブトランジスタのしきい値電圧Ｖｔｈｎが高い方向にずれた場合、スタティックノイズマージンＳＮＭが十分大きくなり、必要以上の改善は不要である。この場合には、選択ワード線の電圧の降下量は小さく、選択ワード線の電圧レベルは、電源電圧ＶＤＤから僅かに低下するレベルである。

メモリセルのドライブトランジスタのしきい値電圧Ｖｔｈｎが低い場合には、ワード線の選択電圧が低い電圧レベルに設定されても、この状態では元々、書込マージンは、大きいため問題はない。また、このメモリセルのドライブトランジスタＶｔｈｎが高い方向にシフトした場合、選択ワード線の電圧レベルは高い方向にシフトするため、書込マージンを改善する方向にシフトする。

図１２は、この発明の実施の形態２におけるデータ書込および読出時におけるビット線およびストレージノードの電圧変化を示す図である。

すなわち、データ読出時において、ワード線ＷＬが選択状態へ駆動される場合、プルダウン素子ＰＤによってその電圧レベルは、電源電圧ＶＤＤよりも低い電圧レベルである。ワード線ＷＬの選択状態への駆動に従って、ビット線ＢＬおよび／ＢＬが、選択メモリセルのストレージノードＮＤ１およびＮＤ２に結合され、その電圧レベルが、選択メモリセルの記憶データに応じて変化する。メモリセルにおいてもストレージノードＮＤ１およびＮＤ２のうちのＬレベルデータを保持するストレージノードの電圧レベルは、ビット線を流れるカラム電流により上昇する。しかしながら、この場合においても、ドライブトランジスタ（ＮＱ１、ＮＱ２）のしきい値電圧に応じて、選択ワード線ＷＬの電圧レベルがプルダウン素子ＰＤにより設定されており、アクセストランジスタのコンダクタンスを調整して、メモリセルのスタティックノイズマージンＳＮＭは十分に確保され、安定にデータの読出を行なうことができ、データの破壊は生じない。

データ書込時においても、同様、ワード線ＷＬの電圧レベルは、プルダウン素子ＰＤにより、その電圧レベルは低下する。この場合、ビット線ＢＬおよび／ＢＬの一方は、書込データに応じて、Ｌレベルにまで駆動される。この場合、メモリセルのドライブトランジスタのしきい値電圧Ｖｔｈｎに応じて選択ワード線の電圧レベルが設定され、書込マージンは十分確保され、正常にかつ高速なデータの書込を行なうことができる。

なお、この図１２に示す動作波形は、実施の形態１に対しても適用することができる。この場合には、プルダウン素子ＰＤによるワード線電圧の降下に代えて、負荷トランジスタのしきい値電圧に応じて、ワード線ドライバのレベルシフトトランジスタ（ＰＱ１０）によりワード線電圧のレベル調整が行なわれる。

以上のようにして、このプルダウン素子により、選択ワード線の電圧レベルをメモリセルのドライブトランジスタのしきい値電圧の変動に応じて調整することが、可能となる。すなわち、読出マージンが小さい場合（メモリセルのドライブトランジスタのしきい値電圧が低い場合）には、選択ワード線の電圧レベルを低くして、スタティックノイズマージンＳＮＭを改善し、一方、読出マージンが大きい場合（メモリセルのドライブトランジスタのしきい値電圧が高い場合）、選択ワード線の電圧レベルを必要以上に下げないように
させることにより、高速書込が可能となる。これにより、メモリセルのドライブトランジスタのしきい値電圧のばらつきに対して、選択ワード線の電圧レベルが自動的に補正され、応じて、メモリセルの書込および読出マージンが補正され、より安定したデータの書込／読出動作を高速で行なうことができる。このワード線電圧調整動作により、書込マージンについても自動的に、メモリセルドライブトランジスタのしきい値電圧のプロセス変動によるばらつき（書込マージンのばらつき）に対して補正がかかるように設定することができる。

［変更例１］
図１３は、この発明の実施の形態２に従うプルダウン素子の変更例を示す図である。この図１３に示す構成において、プルダウン素子ＰＤは、そのゲートに電源電圧ＶＤＤを受けるＮチャネルＭＯＳトランジスタＮＱ２１で構成される。このＭＯＳトランジスタＮＱ２１は、そのドレインがワード線ＷＬに接続され、ソースが、接地ノードに結合される。ワード線ＷＬは、ワード線ドライバＷＤＶにより駆動される。このワード線ドライバＷＤＶは、図８に示す構成と同様の構成を有する。

この図１３に示すプルダウン素子ＰＤの場合、ＭＯＳトランジスタＮＱ２１は、そのゲートに電源電圧ＶＤＤを受けており、常時、導通状態に維持され、そのチャネル抵抗によりワード線ＷＬの電位をプルダウンする。したがって、ワード線の選択状態への駆動時において、ワード線ＷＬの電位が、プルダウントランジスタＮＱ２１のしきい値電圧Ｖｔｈｎ以上に上昇する前からＭＯＳトランジスタＮＱ２１が、導通状態となっており、プルダウン動作を早い時点から機能させることができる。

このＭＯＳトランジスタＮＱ２１においても、そのオン抵抗は、メモリセルのドライブトランジスタのしきい値電圧と連動しており、メモリセルドライブトランジスタのしきい値電圧が高くなると、このプルダウンのＭＯＳトランジスタＮＱ２１のオン抵抗も大きくなる（電流駆動力が小さくなる）。したがって、この図１３に示す構成を利用しても、先の図８に示す構成と同様、メモリセルドライブトランジスタ（ＮＱ１，ＮＱ２）のしきい値電圧の変動に応じて、選択ワード線ＷＬの電圧レベルを調整することができる。

［変更例２］
図１４は、この発明の実施の形態２に従う半導体記憶装置の変更例２の構成を概略的に示す図である。図１４においては、ワード線ＷＬにおいて、ワード線ドライバＷＤＶに近接してプルダウン素子ＰＤａが配設される場合と、ワード線ＷＬの、ワード線ドライバＷＤＶから離れた遠方端に配設されるプルダウン素子ＰＤｂを示す。プルダウン素子ＰＤａおよびＰＤｂのいずれか一方が用いられる。

ワード線ドライバＷＤＶに近接してプルダウン素子ＰＤａを配設した場合、ワード線ＷＬの電圧レベルは、ワード線の配線抵抗Ｒｗｌの影響を受けることなく、ＶＤＤ・Ｒｎ／（Ｒｐ＋Ｒｎ）の電圧レベルに設定される。したがって、プルダウン素子ＰＤａのオン抵抗Ｒｎの値に応じて、ワード線ＷＬの電位を設定することができる。

一方、プルダウン素子ＰＤｂが用いられる場合、同様、そのオン抵抗がＲｎであるとすると、ワード線ドライバＷＤＶに近い端部においては、ワード線ＷＬの電圧ＶＷＬ１は、次式で表わされる。

ＶＷＬ１＝ＶＤＤ・（Ｒｗｌ＋Ｒｎ）／（Ｒｐ＋Ｒｗｌ＋Ｒｎ）
一方、ワード線ＷＬの遠方端におけるワード線ＷＬの電圧ＶＷＬ２は、次式で表わされる。

ＶＷＬ２＝ＶＤＤ・Ｒｎ／（Ｒｐ＋Ｒｗｌ＋Ｒｎ）
したがって、このワード線ＷＬの電位に対してワード線抵抗Ｒｗｌの影響が寄与し、正確にワード線ＷＬの選択電圧レベルを、プルダウン素子ＰＤｂのオン抵抗Ｒｎに応じて調整することが困難となり、このメモリセルのドライブトランジスタのしきい値電圧変動に応じて、ワード線ＷＬの電圧レベルを調整するのは困難となる。したがって、正確に、ワード線ＷＬの選択電圧レベルを、メモリセルのドライブトランジスタのしきい値電圧の変動に応じて補正する場合には、このプルダウン素子ＰＤは、図１４に示すプルダウン素子ＰＤａようにワード線ドライバＷＤＶにできるだけ近接して、すなわち、ワード線ドライバとメモリセルとの間に配置することが好ましい。

なお、ワード線抵抗Ｒｗｌが小さく、プルダウン素子ＰＤによる抵抗分割比に対する影響が小さい場合には、ワード線遠端のプルダウン素子ＰＤｂが用いられても良い。また、これらのプルダウン素子ＰＤａおよびＰＤｂ両者が用いられても良い。

なお、プルダウン素子ＰＤａの構成としては、図８に示されるＭＯＳトランジスタＮＱ２０または、図１３に示すように、そのゲートに電源電圧ＶＤＤが常時与えられるＭＯＳトランジスタＮＱ２１のいずれが用いられてもよい。

［変更例３］
図１５は、この発明の実施の形態２の変更例３の構成を示す図である。図１５において、プルダウン素子ＰＤとメモリセルＭＣを示す。プルダウン素子ＰＤは、複数の並列に接続される単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋを含む。これらのＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋのゲートは、ワード線ＷＬに接続されるかまたは、電源電圧ＶＤＤを共通に受ける。これらの単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋは、メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２と同じしきい値電圧条件を有する。すなわち、チャネル領域における不純物注入条件、レイアウトまたはサイズ（チャネル幅Ｗとチャネル長Ｌの比，Ｗ／Ｌ）を、これらの単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋとメモリセルのドライブトランジスタＮＱ１−ＮＱ２とできるだけ同じに設定する。したがって、同一の製造工程で、これらのドライブトランジスタＮＱ１およびＮＱ２と単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋを形成する。これにより、メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２の特性ばらつきの連動性を高くすることにより、ワード線ＷＬの選択電圧レベルを、メモリセルドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧のばらつきに応じて補正することができ、電源電圧、動作温度条件およびプロセスばらつきなどに対して、幅広い範囲にわたって動作マージンを改善することができる。

プルダウン素子ＰＤの抵抗値Ｒｎは、通常、ワード線ＷＬの選択電圧レベルが、１００ｍＶないし２００ｍＶ程度低下するように、そのワード線ドライバＷＤＶの充電用ＰチャネルＭＯＳトランジスタのオン抵抗（Ｒｐ）とプルダウン素子ＰＤ（オン抵抗）の抵抗分割比を設定する。

このプルダウン素子ＰＤとして、複数の単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋを利用することにより、個々の素子において不純物濃度のゆらぎまたはレイアウトのエッジ形状のばらつきなどのランダムなばらつきの影響を受ける可能性があるものの、複数個並列に接続してプルダウン素子ＰＤを接続することにより、このランダムばらつきを平均化することができ、応じてランダムばらつきをキャンセルできる。メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２と同程度のサイズ（サイズが同じから２倍程度で同じ電気的特性を実現できる）のトランジスタを単位トランジスタとして利用することにより、サイズの小さなトランジスタを用いても、単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋの特性ばらつきを平均化して、より正確に、メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧のばらつきに応じてワード線ＷＬの選択電圧レベルを正確に補正することができる。

単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋの個数は、ワード線ドライバＷＤＶの充電用ＰチャネルＭＯＳトランジスタのオン抵抗Ｒｐの抵抗値に応じて最適な抵抗分割比が設定されるように、その個数が最適化される。

なお、プルダウン素子ＰＤにおいて、ＮチャネルＭＯＳトランジスタを並列に複数個接続した場合、オン抵抗は、その並列接続による合成抵抗は小さくなるように思われる。しかしながら、ワード線ドライバＷＤＶに含まれる充電用トランジスタの電流駆動力とこのプルダウン素子ＰＤに含まれる単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋの合成の電流駆動力とにより、ワード線ＷＬの電圧レベルが設定される。したがって、このプルダウン素子ＰＤに含まれる単位ＮチャネルＭＯＳトランジスタＮＵ０−ＮＵｋの数を調整することにより、ワード線ＷＬの選択電圧レベルを調整することができ、応じてメモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧の変動に応じて選択電圧レベルを調整／補正することができる。

［変更例４］
図１６は、この発明の実施の形態２の変更例４の構成を示す図である。図１６においては、プルダウン素子ＰＤおよびメモリセルＭＣの平面レイアウトを示す。図１６において、メモリセルＭＣは、Ｎウェル領域に形成される活性領域ＡＣ４およびＡＣ５と、このＮウェルの両側のＰウェル領域それぞれに形成される活性領域ＡＣ３およびＡＣ６を含む。活性領域ＡＣ４およびＡＣ５それぞれに負荷トランジスタ（ＰＱ１、ＰＱ２）が形成される。活性領域ＡＣ３およびＡＣ６各々において、ドライブトランジスタ（ＮＱ１、ＮＱ２）およびアクセストランジスタ（ＮＱ３、ＮＱ４）が形成される。

活性領域ＡＣ３は、Ｘ方向の長さがＷ２の領域（狭幅領域）と、Ｘ方向の長さが長さＷ２より長いＷ３の領域（広幅領域）とを有する。活性領域ＡＣ３の狭幅領域をＸ方向に横切るようにポリシリコン配線ＴＧ２が配設され、また、広幅領域をＸ方向に横切るようにポリシリコン配線ＴＧ３が配設される。活性領域ＡＣ３の狭幅領域のＸ方向の端部においてビット線ＢＬと電気的に接続するためのコンタクトＣＣ３が形成され、広幅領域のＸ方向の端部において接地電圧ＶＳＳを受けるためのコンタクトＣＣ６が配設される。これらのポリシリコン配線ＴＧ２およびＴＧ３の間において、活性領域ＡＣ３において、第１金属配線ＦＭ１と電気的に接続するコンタクトＣＶ３が形成される。第１金属配線ＦＭ１は、Ｘ方向に沿って活性領域ＡＣ４にまで延在する様に配置される。

活性領域ＡＣ４においては、Ｘ方向の端部において電源電圧ＶＤＤを受けるためのコンタクトＣＣ７が形成され、その他方端にシェアードコンタクトＳＣＴ１が配設される。このシェアードコンタクトＳＣＴ１は、一端が活性領域ＡＣ４に結合され、他方端がＸ方向に活性領域ＡＣ５およびＡＣ６を横切るように配設されるポリシリコン配線ＴＧ４に接続される。このシェアードコンタクトＳＣＴ１は、従って、コンタクトおよび中間の接続配線の両機能を備える。このシェアードコンタクトＳＣＴ１は、上層の金属配線ＦＭ１にまた、電気的に接続される。この金属配線ＦＭ１により、負荷トランジスタ、ドライブトランジスタ（ＮＱ１）およびアクセストランジスタ（ＮＱ３）の各々の不純物領域（ドレイン）が、ストレージノードに接続される。

活性領域ＡＣ５においては、Ｘ方向の一端において、シェアードコンタクトＳＣＴ２が形成され、このシェアードコンタクトＳＣＴ２に、ポリシリコン配線ＴＧ３が接続される。このシェアードコンタクトＳＣＴ２は、また、活性領域ＡＣ５に電気的に接続されかつＸ方向に延在する金属配線ＦＭ２に接続される。活性領域ＡＣ５の他方端部において電源
電圧ＶＤＤを受けるためのコンタクトＣＣ４が形成される。活性領域ＡＣ５をＸ方向に沿って横切るように配設されるポリシリコン配線ＴＧ４により、負荷トランジスタのゲートが形成される。

活性領域ＡＣ６においては、広幅領域のＸ方向の端部において接地電圧に結合されるコンタクトＣＣ５が形成され、ポリシリコン配線ＴＧ４がＸ方向に横切るように配設される。このポリシリコン配線ＴＧ４は、ドライブトランジスタＮＱ２のゲートを構成する。また、その幅広領域の他方端部において、コンタクトＣＶ４を介して金属配線ＦＭ２に接続される。

活性領域ＡＣ６の狭幅領域をＸ方向に横切るようにポリシリコン配線ＴＧ５が形成され、この狭幅領域の端部において補のビット線／ＢＬに電気的に接続するためのコンタクトＣＣ８が形成される。

メモリセルＭＣをＸ方向に横切るように、金属配線ＦＭ１およびＦＭ２と並行にかつそれらの上層に金属配線ＳＭ１が形成される。この金属配線ＳＭ１は、ワード線ＷＬを構成し、Ｘ方向に連続的に延在し、ワード線ドライバに結合され、かつプルダウン素子ＰＤに結合される。金属配線ＳＭ１は、そのＹ方向の突出部においてバイア／コンタクトＶＶ３を介してポリシリコン配線ＴＧ５に結合され、また、−Ｙ方向の突出部においてバイア／コンタクトＶＶ２を介してポリシリコン配線ＴＧ２に結合される。

このワード線を構成する金属配線ＳＭ１による接続により、アクセストランジスタのゲートがそれぞれワード線に接続される。活性領域ＡＣ３およびＡＣ６各々において、広幅領域および狭幅領域が形成され、それぞれに、メモリセルドライブトランジスタおよびアクセストランジスタが形成される。活性領域ＡＣ３およびＡＣ６のＸ方向の幅は、トランジスタのゲート幅Ｗに対応する。従って、長さＷ１がアクセストランジスタのゲート幅に対応し、長さＷ３がドライブトランジスタのゲート幅に対応する。通常、メモリセルのスタティックノイズマージンの確保の観点から、ドライブトランジスタのゲート幅Ｗ３は、アクセストランジスタのゲート幅Ｗ１の０．５倍から５倍の値、好ましくは、０．８倍から２．０倍に設定される。

プルダウン素子ＰＤにおいては、Ｙ方向に長い矩形形状の活性領域ＡＣ１およびＡＣ２が間をおいて形成される。これらの活性領域ＡＣ１およびＡＣ２は、Ｐウェル領域内に形成される。図１６においては、メモリセルＭＣのＰウェルがプルダウン素子ＰＤの形成領域にまで延在し、メモリセルＭＣおよびプルダウン素子ＰＤにおいてＰウェルが共通に利用するように示される（メモリセルＭＣがプルダウン素子ＰＤと隣接しているため）。しかしながら、メモリセルＭＣおよびプルダウン素子ＰＤとに対して、Ｐウェルは別々に設けられても良い。

活性領域ＡＣ１およびＡＣ２それぞれのＹ方向の下側端部において接地電圧ＶＳＳを受けるためのコンタクトＣＣ１およびＣＣ２が形成され、他方端にバイア／コンタクトＣＶ１およびＣＶ２が形成される。これらのバイア／コンタクトＣＶ１およびＣＶ２は、金属配線ＦＭ３に結合される。これらの活性領域ＡＣ１およびＡＣ２をＸ方向に横切るようにワード線ＷＬを構成する金属配線ＳＭ１が配設されており、バイア／コンタクトＶＶＡが、金属配線ＳＭ１にそのＹ方向の突出部において接続される。一方、ポリシリコン配線ＴＧ１に対してはバイアＶＶ１が形成され、このバイアＶＶ１を介してポリシリコン配線ＴＧ１が金属配線ＳＭ１に接続される。これにより活性領域ＡＣ１およびＡＣ２それぞれにおいて、プルダウン素子ＰＤのトランジスタのゲートおよびドレインがワード線に接続される構成が実現される。

活性領域ＡＣ１およびＡＣ２のＸ方向の幅Ｗ０は、メモリセルトランジスタの幅Ｗ１およびＷ３の間に設定される。また、メモリセルＭＣのトランジスタのゲートは、プルダウン素子ＰＤのトランジスタのゲートと同一方向（Ｘ方向）に延在している。これらのトランジスタのゲートを平行に配置することにより、写真製版時のエッジ効果などを同一とすることができ、トランジスタ形状のばらつきを抑制することができ、また、不純物注入時のゲートの形状による不純物注入の差が生じるのを抑制することができ、トランジスタ特性が異なるのを抑制することができる。これにより、プルダウン素子ＰＤのトランジスタ特性をメモリセルのトランジスタ特性と同様に設定することができ（トランジスタ特性の変動を連動させることができる）、正確にメモリセルのトランジスタのしきい値電圧の変動に応じて選択ワード線の電圧レベルを設定することができる。

なお、上述の説明においては、メモリセルのドライブトランジスタの特性変動に連動するトランジスタを用いて選択ワード線の電圧レベルを調整している。しかしながら、メモリセルのアクセストランジスタのしきい値電圧の変動に連動するトランジスタを用いてプルダウン素子を形成してもよい。

すなわち、メモリセルのアクセストランジスタのしきい値電圧が低下すると、アクセストランジスタの電流駆動力が大きくなり、メモリセルのスタティックノイズマージンが低下する。この場合、選択ワード線の電圧が応じて低下し、アクセストランジスタのコンダクタンスを低下させ、その電流駆動力を低下させ、応じてスタティックノイズマージンの低下が抑制され、読出マージンが改善される。データ書込については、アクセストランジス他のしきい値電圧が低い場合には、書込マージンは確保されており、ワード線電圧が低下しても、充分に書込マージンは確保される。

また、アクセストランジスタのしきい値電圧が上昇すると、アクセストランジスタの電流駆動力が低下し、スタティックノイズマージンは、ほぼ確保される。この場合は、プルダウン素子のしきい値電圧も上昇しており、選択ワード線の電圧低下量は抑制され、必要以上に選択ワード線電圧が低下するのを抑制する。書込時においては、書込マージンがアクセストランジスタの電流駆動量低下に応じて低下するものの、選択ワード線の電圧降下量が小さくされており、書込マージンの劣化は抑制され、高速の書込が実現される。

また、このプルダウン素子を構成するトランジスタを、メモリセルのドライブトランジスタ（ＮＱ１、ＮＱ２）と同じ電気的特性を有するように、その不純物注入条件、レイアウト、サイズ等を同じとすることにより、このメモリセルのドライブトランジスタのしきい値電圧変動に正確に連動して、プルダウン素子のオン抵抗（等価的オン抵抗）を調整でき、選択ワード線ＷＬの電圧レベルの自動補正を正確に行なうことができる。

具体的に、この図１６に示す単位ＮチャネルＭＯＳトランジスタのサイズ（チャネル長とチャネル幅の比、または、チャネル長が同一としてチャネル幅）は、メモリセルドライブトランジスタＮＱ１およびＮＱ２またはアクセストランジスタＮＱ３およびＮＱ４のサイズの０．５倍から５倍、好ましくは０．８倍程度から２倍程度の範囲のサイズを有していてもよい。単位ＮチャネルＭＯＳトランジスタのサイズをアクセストランジスタおよび／またはドライブトランジスタのサイズ（ゲート幅とゲート長の比）を近い値にすることにより、これらのトランジスタのしきい値電圧変動などの電気的特性の挙動を同様とすることができると考えられるためである。サイズが１桁異なると、単位トランジスタとアクセストランジスタおよび／またはドライブトランジスタの電気的特性の連動性が小さくなり、および／またはドライブトランジスタの電気的特性の変動を単位トランジスタを介してプルダウン素子に反映させるのが困難となると考えられる。

理想的にはサイズ（ゲート幅）は同一とするのが最も好ましいが、通常、トランジスタの形状パラメータのばらつきは、１０パーセント程度のバラツキの範囲内に収まるように製造工程が調整される。従って、製造時において正常時においても、プルダウン単位トランジスタのサイズとしてはメモリセルトランジスタの０．９倍の場合が存在し、マージンを考慮すると０、８倍のサイズにサイズの下限値を設定する。この場合においても、メモリセルのトランジスタとプルダウントランジスタとのしきい値電圧の変動の連動性を確保することができ、メモリセルトランジスタのしきい値電圧の変動に応じて正確にその変動を抑制するように選択ワード線電圧を設定することができる。

また、ゲート幅が広い場合に比べて、ゲート幅が狭い場合にしきい値電圧の変動の度合いが大きい傾向にあり、アクセストランジスタおよびドライブトランジスタのゲート幅にもよるが、プルダウン単位トランジスタのゲート幅（サイズ）がメモリセルのアクセストランジスタおよび／またはドライブトランジスタのゲート幅（サイズ）の２倍を越えるとメモリセルトランジスタのしきい値電圧の変動の影響が単位トランジスタに対して反映される度合いが小さくなると考えられ、サイズ比の上限としては２倍が好ましい。

また、ゲート長がメモリセルアクセストランジスタおよびドライブトランジスタで互いに等しい場合、プルダウン素子の単位トランジスタは、ゲート幅がアクセストランジスタおよびドライブトランジスタゲート幅の間に設定されても良い。また、スタティックノイズマージンの観点から、アクセストランジスタ（ＮＱ３、ＮＱ４）のゲート幅に比べてドライブトランジスタ（ＮＱ１、ＮＱ２）のゲート幅は大きく設定される事が多く（ゲート長が同じ場合）、プルダウン単位トランジスタのゲート幅（サイズ）は、これらのアクセストランジスタとドライブトランジスタのゲート幅の間に設定するのも良い。この場合、プルダウントランジスタのサイズ（ゲート幅）は、アクセストランジスタおよびドライブトランジスタの両者のサイズ（ゲート幅）に近い値であり、アクセストランジスタおよびドライブトランジスタのしきい値電圧の変動を反映して選択ワード線の電圧を設定することができる。

以上のように、この発明の実施の形態２に従えば、ワード線に対し、プルダウン素子を接続しており、ワード線電圧レベルが上昇するのを抑制でき、低電源電圧下においても、しきい値電圧のばらつきの影響を受けることなく、安定に読出マージンを確保することができる。

［実施の形態３］
図１７は、この発明の実施の形態３に従うプルダウン素子ＰＤの構成を示す図である。図１７において、プルダウン素子ＰＤは、ワード線と接地ノードとの間に接続されかつゲートに補の書込指示信号／ＷＥを受けるＮチャネルＭＯＳトランジスタＮＱ２５を含む。ワード線ドライバＷＤＶは、図８に示すワード線ドライバＷＤＶの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

補の書込指示信号／ＷＥは、図７に示す主制御回路７から生成され、この発明の実施の形態３における半導体記憶装置の全体の構成は、図７に示す構成と同様である。

補の書込指示信号／ＷＥは、書込指示信号ＷＥから生成され、データ読出モード時においてはＨレベルとなり、データ書込時においてはＬレベルとなる。

図１８は、図１７に示すプルダウン素子ＰＤを用いた際のデータの読出および書込時の主要ノードの信号波形を示す図である。データ読出時においては、補の書込指示信号／ＷＥはＨレベルに設定され、プルダウン素子ＰＤにおいてＮチャネルＭＯＳトランジスタＮＱ２５が導通状態となる。したがって、ワード線ドライバＷＤＶにおけるドライブ段のＰチャネルＭＯＳトランジスタＰＱ１５のオン抵抗とこのプルダウン用のＮチャネルＭＯＳトランジスタＮＱ２５のオン抵抗の比により決定される電圧レベルに、選択ワード線ＷＬが駆動される。ワード線ＷＬの電圧が低い場合、図７に示すビット線ＢＬおよび／ＢＬにメモリセルの記憶データに応じて電位変化が生じて、内部のストレージノードＮＤ１またはＮＤ２の電圧レベルがカラム電流（ビット線電流）により上昇しても、読出マージン（スタティックノイズマージンＳＮＭ）は十分に確保されており、安定にデータを保持することができ、データ破壊を生じることなくデータの読出を行なうことができる。この読出時のマージン確保は、実施の形態１および２の場合と同様である。

一方、データ書込時においては、補の書込指示信号／ＷＥがＬレベルに設定され、プルダウン用のＮチャネルＭＯＳトランジスタＮＱ２５が非導通状態となる。したがって、この場合には、ワード線ＷＬは、選択時、ワード線ドライバＷＤＶの充電用のＰチャネルＭＯＳトランジスタＰＱ１５により、電源電圧ＶＤＤレベルまで駆動される。したがって、データ書込時ワード線ＷＬの電圧レベルが高くされ、書込マージンが高くなり、高速で、データの書込を行なうことができる。

したがって、データ書込時においては、プルダウン素子ＰＤのプルダウン動作を停止させることにより、データ書込時のワード線電圧レベルを、電源電圧レベルにまで設定することができ、書込時のマージンが劣化し、データの書込不良が生じるのを防止することができる。これにより、データ読出および書込いずれにおいても、十分にマージンを確保して安定に、メモリセルのしきい値電圧ばらつきに影響を受けることなくデータの書込／読出を行なうことができる。

なお、この図１７に示すプルダウンＰＤにおいても、ＭＯＳトランジスタＮＱ２５は、メモリセルのドライブトランジスタ（ＮＱ１、ＮＱ２）とその電気的抵抗特性は同じとされ、先の実施の形態２のプルダウン用のＭＯＳトランジスタＮＱ２０またはＮＱ２１と同じ条件を満たすように形成される。

以上のように、この発明の実施の形態３に従えば、プルダウン素子において、このプルダウン機能を、データ書込モード時には停止させるように構成しており、データ書込時の選択ワード線の電圧レベルの低下を抑制でき、また、データ読出時においては、選択ワード線の電圧レベルを低下させることができ、データの読出および書込のマージンを十分に確保して、安定にデータの書込／読出を行なうことができる。

なお、プルダウン素子としては、先の実施の形態２において示したプルダウン素子の構成を利用することができる。プルダウン素子トランジスタのゲートに制御信号伝達線をワード線または電源電圧に代えて結合する。

［実施の形態４］
図１９は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。図１９において、メモリセルアレイ１は、複数の列ブロックＣＢＫ０−ＣＢＫｋに分割される。列ブロックＣＢＫ０−ＣＢＫｋそれぞれにおいてメモリセルＭＣが行列状に配列され、かつメモリ行に対応して、サブワード線が配設される。図１９において、列ブロックＣＢＫ０において、メモリセル行それぞれに対応して、サブワード線ＳＷＬ００、ＳＷＬ１０、…ＳＷＬｊ０が配設され、列ブロックＣＢＫ１において、メモリセル行それぞれに対応して、ＳＷＬ０１、ＳＷＬ１１、ＳＷＬｊ１が配設される。列ブロックＣＢＫｋにおいては、メモリセル行に対応して、サブワード線ＳＷＬ０ｋ、ＳＷＬ１ｋ、…、ＳＷＬｊｋが配設される。

これらの列ブロックＣＢＫ０−ＣＢＫｋのメモリセル行に共通に、メインワード線ＭＷＬ０、ＭＷＬ１、…ＭＷＬｊが配設される。メインワード線ＭＷＬ０−ＭＷＬｊは、行デコード回路２０（図１の行デコーダに対応）からの行選択信号に従って選択状態へ駆動される。

サブワード線ＳＷＬ００−ＳＷＬｊｋそれぞれに対応して、サブワード線ドライバＳＤ００−ＳＤｊｋが設けられる。サブワード線ドライバＳＤｉｈ（ｉ＝０〜ｊ、ｈ＝０〜ｋ）は、対応のメインワード線ＭＷＬｉ上の信号電位とブロック選択信号ＢＳｈとに従って対応のサブワード線ＳＷＬｉｈを選択状態へ駆動する。

ブロック選択信号ＢＳ０−ＢＳｋは、ブロックデコード回路２２（図１に示す列選択回路４に含まれる）から、列アドレス信号ＣＡに従って生成され、選択列を含む列ブロックを指定するブロック選択信号が選択状態（Ｈレベル）へ駆動される。

また、サブワード線ＳＷＬ００−ＳＷＬｊｋそれぞれに対応して、プルダウン素子ＰＤ００−ＰＤｊｋが設けられる。これらのプルダウン素子ＰＤ００−ＰＤｊｋは、ＮチャネルＭＯＳトランジスタ（ＮＱ２５）で構成される。このプルダウン素子ＰＤ００−ＰＤｊｋは、列ブロック選択信号ＢＳ０−ＢＳｋと書込指示信号ＷＥとに従って、選択列ブロックのプルダウン素子が、データ書込時、非導通状態に設定される。すなわち、列ブロックＣＢＫ０−ＣＢＫｋそれぞれに対応して、プルダウン制御ゲートＧ０−Ｇｋが設けられる。プルダウン制御ゲートＧ０−Ｇｋは、第１の入力にブロック選択信号ＢＳ０−ＢＳｋを受けかつ第２の入力に書込指示信号ＷＥを受け、対応のブロック選択信号ＢＳｉが選択状態のＨレベルでありかつ書込指示信号ＷＥが書込モードを示すＨレベルのときに、Ｌレベルの信号を出力する。

プルダウン制御ゲートＧ０の出力信号は列ブロックＣＢＫ０のプルダウン素子ＰＤ００、ＰＤ０１、…、ＰＤ０ｊの制御ゲートへ共通に与えられ、プルダウン制御ゲートＧ１の出力信号は、列ブロックＣＢＫ１のプルダウン素子ＰＤ０１、ＰＤ１１、…、ＰＤｊ１の制御ゲートへ共通に与えられる。プルダウン制御ゲートＧｋの出力信号は、列ブロックＣＢＫｋのプルダウン素子ＰＤ０ｋ−ＰＤｊｋの制御ゲートへ共通に与えられる。

データ読出時においては、書込指示信号ＷＥはＬレベルであり、プルダウン制御ゲートＧ０−Ｇｋの出力信号はＨレベルであり、プルダウン素子ＰＤ００−ＰＤｊｋは、ブロック選択信号ＢＳ０−ＢＳｋの状態にかかわらず、導通状態である。一方、書込指示信号ＷＥがＨレベルのときには、プルダウン制御ゲートＧ０−Ｇｋがインバータとして動作し、選択列ブロック対応のプルダウン制御ゲートＧｉの出力信号がＬレベルとなり、選択列ブロックのプルダウン素子が非導通状態となる。残りの非選択列ブロックにおいては、ブロック選択信号がＬレベルの非選択状態であり、対応のプルダウン制御ゲートの出力信号が、Ｈレベルであり、プルダウン素子は、導通状態を維持し、対応のサブワード線が接地電圧レベルに維持される（非選択ブロックにおいては、サブワード線が非選択状態）。

図２０は、図１９に示すサブワード線ドライバおよびプルダウン素子の構成を示す図である。図２０においては、１つのサブワード線ＳＷＬに対応して配置されるサブワード線ドライバＳＤおよびプルダウン素子ＰＤを代表的に示す。

図２０において、サブワード線ドライバＳＤは、対応のメインワード線ＭＷＬ上の信号と列ブロック選択信号ＢＳ（ＢＳ０−ＢＳｋのいずれか）とを受けるＮＡＮＤ回路２５と、このＮＡＮＤ回路２５の出力信号を反転するＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＱ１５およびＮチャネルＭＯＳトランジスタＮＱ１５を含む。

プルダウン素子ＰＤは、そのゲートに、対応のプルダウン制御ゲートからの信号／（ＢＳ・ＷＥ）を受けるＮチャネルＭＯＳトランジスタＮＱ２５で構成される。

この図２０に示すように、サブワード線ドライバＳＤにより、対応のサブワード線ＳＷＬがＨレベルへ駆動される場合、ＭＯＳトランジスタＰＱ１５およびＮＱ２５がともに導通状態となり、サブワード線ＳＷＬの電圧レベルは、これらのＭＯＳトランジスタＰＱ１５およびＮＱ２５のオン抵抗の比により決定される電圧レベルに維持される。

図２１は、この発明の実施の形態４に従う半導体記憶装置のデータ書込時の主要ノードの信号波形を示す図である。以下、図２１に示す信号波形図を参照して、図１９および図２０に示す構成のデータ書込時の動作について説明する。

データ書込時においては、書込指示信号ＷＥがＨレベルに設定される。外部からの列アドレス信号（ＣＡ）に従って、選択列を含む列ブロックに対するブロック選択信号ＢＳが選択状態へ駆動され、非選択ブロックに対してはブロック選択信号ＢＳはＬレベルの非選択状態を維持する。

この非選択ブロックにおいては、図１９に示すように、対応のメインワード線ＭＷＬが選択状態へ駆動されても、サブワード線ドライバＳＤの出力信号はＬレベルであり、サブワード線ＳＷＬは、接地電圧レベルを維持する。したがってメモリセルにおいては、アクセストランジスタは非導通状態を維持し、ビット線ＢＬ，／ＢＬ（図１９には図示せず）の電圧レベルはプリチャージ電圧レベルを維持する。また、非選択列ブロックのメモリセルの内部ノードのストレージノードＮＤ１、ＮＤ２も、その記憶データに応じた電位レベルに維持され、それらの電圧レベルは変化しない。

一方、選択列ブロックにおいては、列ブロック選択信号ＢＳが“１（Ｈレベル）”であり、サブワード線ドライバＳＤは、対応のメインワード線ＭＷＬ（ＭＷＬ０−ＭＷＬｊのいずれか）の電位に従って、対応のサブワード線ＳＷＬを選択状態へ駆動する。この選択列ブロックにおいては、プルダウン制御ゲート（ＧｉＧ０−Ｇｋのいずれか）の出力信号がＬレベルとなり、プルダウン素子ＰＤが非導通状態となる。したがって、選択サブワード線ＳＷＬは、電源電圧ＶＤＤレベルにまで、サブワード線ドライバＳＤに含まれる充電用のＰチャネルＭＯＳトランジスタＰＱ１５により充電される。したがって、データ書込時、書込マージンを十分に確保して、ビット線ＢＬおよび／ＢＬに現われた書込電位に従ってメモリセル内部のストレージノードＮＤ１およびＮＤ２の電圧レベルを高速で設定することができ、高速のデータ書込を実現することができる。

非選択メモリセルは、対応のサブワード線の電圧レベルが非選択状態であり、書込マージンが増大されても、非選択メモリセルにおいて読出が劣化するのは防止され、安定なデータ書込を実現することができる。１つのサブワード線に接続されるメモリセルの数を、できるだけ少なくして、１つのサブワード線に接続されるメモリセルに対して並行してデータアクセス（書込／読出）を行なうことにより、データ書込時において非選択メモリセルのスタティックノイズマージンの劣化の問題が生じるのを防止することができる。安定にデータの書込および読出を行なうことができる。

データ読出時においては、書込指示信号ＷＥがＬレベルであり、プルダウン制御ゲートＧ０−ＧＩｉの出力信号は、列ブロック選択信号ＢＳに係らず、Ｈレベルである。従って、プルダウン素子ＰＤ（ＰＤ００−ＰＤｊｋ）は、すべて、導通状態であり、実施の形態２および３と同様、ＭＯＳトランジスタＰＱ１５およびＮＱ２５のオン抵抗の比に応じた電圧レベルに選択サブワード線の電圧レベルが設定される。すなわち、メモリセルのドライブトランジスタのしきい値電圧特性に応じて、選択サブワード線の電圧レベルが調整される。メモリセルのドライブトランジスタのしきい値電圧が高い場合には、サブワード線の電圧レベルはプルダウン素子のオン抵抗が高くなる。この状態においては、スタティックノイズマージンＳＮＭは、十分に確保されているため、サブワード線の電圧レベルは高くされる。一方、メモリセルドライブトランジスタのしきい値電圧が低い場合には、そのドレイン電流Ｉｄｓの駆動力が大きくなり、スタティックノイズマージンＳＮＭが低下する。この場合には、選択サブワード線の電圧レベルが低くされ（プルダウン素子のオン抵抗が小さくなる）、スタティックノイズマージンが改善される（アクセストランジスタの駆動電流量を調整することにより）。

なお、プルダウン制御ゲートとしては、実施の形態２において利用したプルダウン素子を利用することができる。

以上のように、この発明の実施の形態４に従えば、メモリセルアレイを複数の列ブロックに分割し、選択列ブロックにおいてデータの書込／読出を行ない、非選択列ブロックにおいては、サブワード線を非活性状態（非選択状態）に維持しており、非選択列のメモリセルのスタティックノイズマージンの劣化によるデータ破壊が生じるのを防止することができる。これにより、列の数が多い場合においても、メモリセルのしきい値電圧のばらつきに対して、安定にマージンのある読出および書込を行なうことができる。

［実施の形態５］
図２２は、この発明の実施の形態５に従う半導体記憶装置の要部の構成を示す図である。図２２においては、１つのワード線ＷＬに関連する部分の構成を示す。ワード線ＷＬは、ワード線ドライバＷＤＶにより、選択状態／非選択状態へ駆動される。このワード線ドライバＷＤＶが、そのドライブ段において、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＱ１５およびＮチャネルＭＯＳトランジスタＮＱ１５を含む。

ワード線ＷＬには、メモリセルＭＣと、ダミーセルＤＭＣが共通に接続される。メモリセルＭＣは、フリップフロップを構成するＰチャネルＭＯＳトランジスタＰＱ１、ＰＱ２およびＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２と、ワード線ＷＬの電位に従って記憶ノードＮＤ１およびＮＤ２をビット線ＢＬおよび／ＢＬに結合するアクセストランジスタＮＱ３およびＮＱ４を含む。

ダミーセルＤＭＣは、メモリセルＭＣのＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２にそれぞれ対応するＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２と、メモリセルＭＣのＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２に対応するＮチャネルＭＯＳトランジスタＮＴ１およびＮＴ２と、メモリセルＭＣのアクセストランジスタＮＱ３およびＮＱ４にそれぞれ対応するＮチャネルＭＯＳトランジスタＤＴ１およびＤＴ２を含む。

メモリセルＭＣおよびダミーセルＤＭＣは、配線接続が異なるものの、その内部のトランジスタのレイアウトは同じである。すなわち、ダミーセルＤＭＣにおいて、ＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２は、メモリセルＭＣのＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２と同じレイアウトを有し、また同じ態様で接続される。

すなわち、ダミーセルＤＭＣにおいて、メモリセルＭＣのアクセストランジスタＮＱ３およびＮＱ４に対応するＮチャネルＭＯＳトランジスタＤＴ１およびＤＴ２は、そのゲートおよび第１のノード（ドレインノード）がワード線ＷＬにそれぞれ結合され、第２のノード（ソースノード）が、接地ノードに結合される。したがって、ダミーセルＤＭＣにおいては、ＮチャネルＭＯＳトランジスタＤＴ１およびＤＴ２は、メモリセルＭＣの記憶ノードＮＤ１およびＮＤ２に対応するノードＤＮ１およびＤＮ２から分離される。ダミーセルＤＭＣのＭＯＳトランジスタＤＴ１およびＤＴ２のトランジスタのレイアウトは、メモリセルＭＣのアクセストランジスタＮＱ３およびＮＱ４のレイアウトと同じであり、配線の接続の態様が異なるだけである。したがって、このダミーセルＤＭＣのＭＯＳトランジスタＤＴ１およびＤＴ２の電気的特性は、メモリセルＭＣのアクセストランジスタＮＱ３およびＮＱ４の電気的特性とほぼ同じである。

この図２２に示す構成においては、ダミーセルＤＭＣのＭＯＳトランジスタＤＴ１およびＤＴ２を、プルダウン素子として機能させる。ダミーセルＤＭＣのＭＯＳトランジスタＤＴ１およびＤＴ２は、メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２と、近接して配置されており、製造パラメータのばらつきは、メモリセルおよびダミーセル両者において同様に生じ、メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２の電気的特性（しきい値電圧特性）のばらつきとダミーセルのプルダウン用のＭＯＳトランジスタＤＴ１およびＤＴ２の電気的特性（しきい値電圧特性）のばらつきは同様とすることができ、メモリセルのトランジスタパラメータの変動をダミーセルＤＭＣのプルダウントランジスタＤＴ１およびＤＴ２のしきい値電圧に反映させることができ、応じて、選択ワード線の電圧レベルをメモリセルのしきい値電圧の変動に応じて補正する電圧レベルに設定することができる。

このワード線ドライバＷＤＶにおけるＰチャネルＭＯＳトランジスタＰＱ１５のオン抵抗Ｒｐと、ダミーセルＤＭＣのＮチャネルＭＯＳトランジスタＤＴ１およびＤＴ２の合成オン抵抗Ｒｎの比が、たとえば１：２３とする。この場合、電源電圧ＶＤＤが、１．２Ｖであれば、ワード線ＷＬの選択状態時における電圧ＶＷＬは、次式で表わされる。

１．２・２３／２４＝１．１５Ｖ
したがって、約５０ｍＶの電圧降下を、選択ワード線ＷＬにおいて生じさせることができる。これらのオン抵抗Ｒｐおよび合成オン抵抗Ｒｎは、ＭＯＳトランジスタＰＱ１５およびＭＯＳトランジスタＤＴ１およびＤＴ２の電流駆動力に対応し、チャネル幅Ｗを適当な値に設定することにより、所望の分圧比を実現するように設定することができる。たとえば、ＭＯＳトランジスタＰＱ１５のオン抵抗Ｒｐが、１．１ＫΩであれば、ＮチャネルＭＯＳトランジスタＤＴ１およびＤＴ２の合成オン抵抗Ｒｎは、２５ＫΩとなる。この抵抗値の場合、ワード線ＷＬを介してワード線ドライバＷＤＶの電源ノードからプルダウン用のＭＯＳトランジスタＤＴ１およびＤＴ２を介して接地ノードへ流れる貫通電流量は、１．２／（２６．１×１０＾３）であり、約４４μＡである。この貫通電流は、選択行のワード線においてワード線選択期間のみ流れ、消費電流の増大は十分に抑制される。

図２３は、この図２２に示すプルダウン素子としてダミーセルＤＭＣのトランジスタＤＴ１およびＤＴ２を利用する場合のワード線ＷＬの電位を概略的に示す図である。メモリセルＭＣのドライブＭＯＳトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈが高くなった場合、応じてダミーセルＤＭＣにおいても、ＭＯＳトランジスタＤＴ１およびＤＴ２のしきい値電圧が上昇してオン抵抗（コンダクタンス）が上昇し、それらのドレイン電流Ｉｄｓが低下する。メモリセルＭＣにおいては、スタティックノイズマージンＳＮＭが向上するものの、書込特性は劣化する。この場合、ダミーセルＤＭＣにおいて、ＭＯＳトランジスタＤＴ１およびＤＴ２のオン抵抗が増大し、選択ワード線ＷＬの電圧レベルが高くなり、メモリセルＭＣの書込マージンが確保される。

メモリセルＭＣのドライブ用ＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈが低下した場合、メモリセルの書込特性は向上するものの、スタティックノイズマージンＳＮＭが低下する。ダミーセルＤＭＣにおいて、ＭＯＳトランジスタＤＴ１およびＤＴ２のしきい値電圧も低下し、応じてそのドレイン電流が上昇し、オン抵抗が低下する。この場合、この場合、選択ワード線ＷＬの電圧レベルがこのＭＯＳトランジスタＤＴ１およびＤＴ２のオン抵抗に応じて低下し、メモリセルＭＣのスタティックノイズマージンＳＮＭの劣化が抑制される。

したがって、このダミーセルＤＭＣのアクセストランジスタ相当のトランジスタＤＴ１およびＤＴ２をプルダウン素子として利用することにより、メモリセルＭＣのドライブトランジスタのしきい値電圧の変動に従って選択ワード線ＷＬの電圧レベルをこのしきい値電圧変動に連動して自動的に調整することができ、安定にデータの書込／読出を行なうことができる。

このダミーセルＤＭＣにおいては、メモリセルＭＣのアクセストランジスタに対応するトランジスタをプルダウントランジスタとして利用している。従って、メモリセルのアクセストランジスタのしきい値変動の影響がドライブトランジスタのしきい値電圧の変動の影響よりも大きい場合においては、このアクセストランジスタのしきい値電圧の変動に連動して選択ワード線電圧を調整して読出マージンおよび書込マージンを確保することができる。

なお、ダミーセルＤＭＣとメモリセルＭＣとは同一のレイアウトを有し、プルダウントランジスタとメモリセルの対応のアクセストランジスタとは、同一のサイズ（ゲート幅とゲート長の比）でレイアウトされる。しかしながら、このワード線ＷＬの電圧降下量に応じて、このダミーセルのサイズは、実施の形態２と同様に０．８から２倍のサイズ比で合っても良い。

また、ダミーセルＤＭＣは、各メモリセル行あたり１つであり、プルダウントランジスタが２個配置される。しかしながら、このダミーセルの数は、ワード線の電圧降下量に応じて適宜選択される。

［変更例１］
図２４は、この発明の実施の形態５の変更例のダミーセルＤＭＣの構成を示す図である。図２４に示すダミーセルＤＭＣは、構成要素は、図２２に示すメモリセルＭＣと同じである。メモリセルＭＣおよびダミーセルＤＭＣにおいて、トランジスタのレイアウトは同じであり、配線接続が異なる。すなわち、メモリセルＭＣのアクセストランジスタＮＱ３およびＮＱ４に対応するＮチャネルＭＯＳトランジスタＤＴ３およびＤＴ４が、各々の第１のノードが、それぞれワード線ＷＬに接続され、かつ各々のゲートがワード線ＷＬに接続される。これらのＮチャネルＭＯＳトランジスタＤＴ３およびＤＴ４の第２のノードが、それぞれ内部ノードＤＮ１およびＤＮ２に接続されかつ接地ノードに接続される。

図２２に示すメモリセルＭＣのフリップフロップを構成するＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２に、それぞれＭＯＳトランジスタＰＴ１およびＰＴ２、ＮＴ１およびＮＴ２がそれぞれ対応する。

この図２４に示すダミーセルＤＭＣにおいては、その内部ノードＤＮ１およびＤＮ２が、それぞれＭＯＳトランジスタＤＴ３およびＤＴ４の第２のノードに結合される。一方、ＭＯＳトランジスタＰＴ１およびＰＴ２のハイ側電源ノードは、フローティング状態に維持される。

この図２４に示すダミーセルＤＭＣの構成においても、ＭＯＳトランジスタＤＴ３およびＤＴ４が、プルダウン素子として機能する。ノードＤＮ１およびＤＮ２は、接地電圧レベルであり、ＭＯＳトランジスタＰＴ１およびＰＴ２のハイ側電源ノードに相当するソースノードは、ＭＯＳトランジスタＰＴ１およびＰＴ２により、電圧Ｖｔｈｐのレベルにクランプされる（ＭＯＳトランジスタＰＴ１およびＰＴ２のしきい値電圧の絶対値がＶｔｈｐとする）。

この図２４に示すダミーセルＤＭＣの接続構成においても、メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧のばらつきの影響は、その近接に配置されるアクセス用のＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４においても同様に現われる。応じて、ダミーセルＤＭＣにおいても、プルダウン用のＭＯＳトランジスタＤＴ３およびＤＴ４が、メモリセルＭＣのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧のばらつきと同じばらつきを示しており、ワード線ＷＬの電圧レベルを、メモリセルＭＣのしきい値電圧のばらつきに応じた電圧レベルに設定することができる。

また、アクセストランジスタに対応するトランジスタをプルダウントランジスタとして利用しており、メモリセルアクセストランジスタのしきい値電圧の変動を反映して選択ワード線電圧を調整することができる。また、メモリセルアクセストランジスタおよびドライブトランジスタが、サイズ（ゲート幅とゲート長の比）が同じ構成の場合、ダミーセルのプルダウントランジスタによりアクセストランジスタおよびドライブトランジスタ両者のしきい値電圧の変動を反映する電圧レベルに、選択ワード線電圧を設定することができる。

図２５は、図２４に示すダミーセルＤＭＣの平面レイアウトを概略的に示す図である。図２５においては、メモリセルＭＣの平面レイアウトを併せて示す。

図２５において、ダミーセルＤＭＣは、Ｎウェル内に形成されるＰ型の活性領域ＡＲ２およびＡＲ３と、このＮウェルの両側のＰウェル領域にそれぞれ形成される活性領域ＡＲ１およびＡＲ４をトランジスタ素子形成領域として含む。活性領域ＡＲ１−ＡＲ４は、それぞれＹ方向に長辺を有する矩形形状に形成される。

活性領域ＡＲ１の両端部それぞれに、コンタクトＣＴ１およびコンタクト／バイアＶＣ１が形成され、活性領域ＡＲ１の中心領域に、コンタクトＣＴ２が形成される。

活性領域ＡＲ１およびＡＲ２を横切るようにＸ方向に延在して第１ポリシリコン配線ＰＳが形成され、また、コンタクト／バイアＶＣ１に近接して、活性領域ＡＲ１を横切るように第１ポリシリコン配線ＰＳ１が形成される。また、活性領域ＡＲ３およびＡＲ４を横切るようにＸ方向にメモリセル領域内に延在する第１ポリシリコン配線ＰＳ３が形成され、また、バイア／コンタクトＶＣ２に近接して、Ｘ方向に延在して活性領域ＡＲ４を横切るように第１ポリシリコン配線ＰＳ４が形成される。第１ポリシリコン配線ＰＳ２は、シェアードコンタクトＳＣ２を介して活性領域ＡＲ３に結合され、活性領域ＡＲ２は、またシェアードコンタクトＳＣ１を介してポリシリコン配線ＰＳ３に結合される。これらのシェアードコンタクトＳＣ１およびＳＣ２は、活性領域を接続するコンタクト部と、ポリシリコン配線ＰＳ２およびＰＳ３それぞれにまで連続的に延在する配線部とで形成され、１層の配線により、コンタクトおよび配線の機能を備える。

活性領域ＡＲ１において、コンタクトＣＴ１およびＣＴ２が、第１金属配線ＭＭ１により相互接続される。第１金属配線ＭＭ１は、ポリシリコン配線ＰＳ２よりも上層の配線である。コンタクトＣＴ１は、接地電圧ＶＳＳを供給する接地線に結合される。

このダミーセルＤＭＣを横切るようにＸ方向に延在してワード線ＷＬを構成する第３金属配線ＭＭ３が配設される。ワード線ＷＬを構成する第３金属配線ＭＭ３は、バイアＶＡ１を介してポリシリコン配線ＰＳ１に結合され、かつ活性領域ＡＲ１に、バイア／コンタクトＶＣ１を介して結合される。またこの第３金属配線ＭＭ３は、バイアＶＡ２を介して第１ポリシリコン配線ＰＳ４に結合され、かつ活性領域ＡＲ４に、バイア／コンタクトＶＣ２を介して結合される。

活性領域ＡＲ４において、コンタクトＣＴ５およびＣＴ６が、第１金属配線ＭＭ２により相互接続され、コンタクトＣＴ６が接地ノードに結合される。

活性領域ＡＲ１およびＲ４各々において、メモリセルのドライブトランジスタの対応するトランジスタが、ソースおよびドレインがともに接地ノードに結合され、メモリセルのアクセストランジスタに対応するトランジスタ（ＤＴ３、ＤＴ４）が、ゲートおよびドレインがワード線に接続され、そのソースがまた接地ノードに結合される。

ワード線ＷＬ３として第３金属配線ＭＭ３が用いられているのは、メモリセル内部において電源電圧ＶＤＤを伝達する配線が、第２金属配線を用いて配置されるためである。

活性領域ＡＲ２およびＡＲ３のコンタクトＣＴ３およびＣＴ４は、それぞれ電源電圧ＶＤＤを伝達する電源線に結合されず、フローティング状態とされる。

メモリセルＭＣにおいても、このダミーセルＤＭＣと同様、Ｎウェル領域内に活性領域ＡＲ１２およびＡＲ１３が、Ｙ方向に長い矩形形状に形成され、またその両側のＰウェル領域内に、Ｙ方向に長い矩形形状の活性領域ＡＲ１１およびＡＲ１４が形成される。この活性領域ＡＲ１１を横切るように、ポリシリコン配線ＰＳ１１が形成され、このポリシリコン配線ＰＳ１１はバイアＶＡ１１を介してワード線ＷＬを形成する第３金属配線ＭＭ３に結合される。

活性領域ＡＲ１１の中央部において、コンタクトＣＴ１８が第１金属配線ＭＭ１１に結合され、この第１金属配線ＭＭ１１は活性領域ＡＲ１２にシェアードコンタクトＣＳ１１を介して結合される。コンタクトＣＴ１８は、第１金属配線ＭＭ１１と活性領域ＡＲ１１とを電気的に接続し、これによりメモリセル内のストレージノードに対するトランジスタの接続が形成される。のこのシェアードコンタクトＳＣ１１は、活性領域ＡＲ１３およびＡＲ１４を横切るようにＸ方向にメモリセルＭＣ領域内に延在するポリシリコン配線ＰＳ１３に接続される。

活性領域ＡＲ１２において、シェアードコンタクトＳＣ１１と対向する端部に電源ノードに対するコンタクトＣＴ１３が形成され、活性領域ＡＲ１３において、コンタクトＣＴ１３と鏡映対称な位置に電源電圧を受けるコンタクトＣＴ１４が形成される。活性領域ＡＲ１３においてはまた、コンタクトＣＴ１４と対向する端部領域において、シェアードコンタクトＳＣ１２が形成される。活性領域ＡＲ１２およびＡＲ１１を横切るようにＸ方向に延在するポリシリコン配線ＰＳ１２に、シェアードコンタクトＳＣ１２が接続される。

このシェアードコンタクトＳＣ１２は、活性領域ＡＲ１４の中央領域に形成されるコンタクトＣＴ１９に接続される。コンタクトＣＴ１９は、活性領域ＡＲ１４の領域に電気的に接続され、第１金属配線ＭＭ１２により、メモリセル内の他方のストレージノードのトランジスタの接続が配置される。

活性領域ＡＲ１４の上側のコンタクトＣＴ１５がビット線／ＢＬに結合され、また、コンタクトＣＴ１５と対抗する位置に形成されるコンタクトＣＴ１６が、接地電圧ＶＳＳを伝達する接地線に結合される。

活性領域ＡＲ１４に対して、この活性領域ＡＲ１４を横切るようにＸ方向に延在するポリシリコン配線ＰＳ１４が形成され、このポリシリコン配線ＰＳ１４は、バイアＶａ１２を介してワード線を構成する第３金属配線ＭＭ３に接続される。

この図２５に示すレイアウトにおいて、ダミーセルＤＭＣにおいて、ＭＯＳトランジスタＤＴ１は活性領域ＡＲ１内に形成され、そのゲートが、ポリシリコン配線ＰＳ１により形成され、その不純物領域がＷＬ（第３金属配線ＭＭ３）に接続され、ソースが、コンタクトＣＴ２およびＣＴ１を介して接地電圧ＶＳＳを受けるノードに結合される。

ＭＯＳトランジスタＤＴ４は、活性領域ＡＲ４に形成され、そのゲートは、ポリシリコン配線ＰＳ４に与えられ、この一方の導通ノードが、バイア／コンタクトＶＣ２を介してワード線ＷＬを形成する第３金属配線に電気的に接続される。またこのＭＯＳトランジスタＤＴ４のソースノードが、コンタクトＣＴ５およびＣＴ６を介して接地ノードに結合される。

メモリセルＭＣの形成領域において活性領域ＡＲ１１において、アクセストランジスタＮＱ３およびドライブトランジスタＮＱ１が形成され、活性領域ＡＲ１４に、アクセストランジスタＮＱ４およびドライブトランジスタＮＱ２が形成される。シェアードコンタクトＳＣ１１およびＳＣ１２が、それぞれストレージノードＮＤ１およびＮＤ２にそれぞれ対応する。

したがって、この図２５に示すように、ダミーセルＤＭＣおよびメモリセルＭＣは、同じレイアウトを有し、かつＸ方向に沿って整列して配置される。第１金属配線ＭＭ１およびＭＭ２がダミーセルＤＭＣにおいては、活性領域内においてＹ方向に延在してコンタクトＣＴ１およびＣＴ２を相互接続しかつコンタクトＣＴ５およびＣＴ６を相互接続する。一方、ダミーメモリセルＭＣにおいてこの第１金属配線ＭＭ１１およびＭＭ１が、シェアードコンタクトＳＣ１１と、活性領域ＡＲ１１のコンタクトＣＴ１８と結合し、シェアードコンタクトＳＣ１２と活性領域ＡＲ１４のコンタクトＣＴ１９を相互接続する。

第１金属配線ＭＭ１、ＭＭ２、ＭＭ１１およびＭＭ１２のアクセス方向が異なるだけであり、同一製造工程で、これらの第１金属配線ＭＭ１、ＭＭ２とメモリセルＭＣの第１金属配線ＭＭ１１およびＭＭ１２は同一工程で形成される。

単にダミーセルＤＭＣにおいて、さらに、ワード線ＷＬを形成する第３金属配線ＭＭ３が、メモリセルＭＣのビット線ＢＬおよび／ＢＬに接続するコンタクトに対応するバイア／コンタクトＶＣ１およびＶＣ２に接続される。したがって、ダミーセルＤＭＣおよびメモリセルＭＣは、同一レイアウトで同一製造工程で形成することができ、またそのメモリセルＭＣとダミーセルＤＭＣはトランジスタの配置方向が同じであり、同一セルパターンを繰り返し配置することにより、ダミーセルＤＭＣのアクセストランジスタＤＴ３およびＤＴ４を用いて、メモリセルトランジスタの同一の電気的特性を有するトランジスタを選択ワード線電圧プルダウン素子として配置することができる。

また、ダミーセルＤＭＣはメモリセルＭＣと同じレイアウトであり、メモリセルＭＣと同一配線工程で、ダミーセル内においてワード線電圧プルダウントランジスタをワード線に接続配線することができる。

なお、ダミーセルＤＭＣにおいては、インバータを構成するＰおよびＮチャネルＭＯＳトランジスタのゲートは相互接続されるものの、ドレインノードは分離される。コンタクトＣＴ２とシェアードコンタクトＳＣ１を第１金属配線で相互接続し、かつコンタクトＣＴ５とシェアードコンタクトＳＣ２を第１金属配線で相互接続することにより、ストレージノードに対応するノードＤＮ１およびＤＮ２にＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのドレインノードを接続することができる。

［変更例２］
図２６は、この発明の実施の形態５の変更例２のダミーセルＤＭＣのレイアウトを概略的に示す図である。この図２６に示すダミーセルＤＭＣに対応するメモリセルＭＣのレイアウトは、図２５に示すメモリセルＭＣのレイアウトと同じであり、ワード線ＷＬを構成する第３金属配線ＭＭ３が、行方向に整列して配置されるメモリセルＭＣに共通に配設される。このため、図２６においてはメモリセルのレイアウトは示していない。ダミーセルＤＭＣがメモリセルと整列して配置される。

この図２６に示すダミーセルＤＭＣにおいては、活性領域ＡＲ１−ＡＲ４の配置、すなわちトランジスタの配置は、図２５に示す活性領域ＡＲ１−ＡＲ４の配置およびトランジスタの配置と同じである。この図２６に示すダミーセルＤＭＣの配線レイアウトは、以下の点で、図２５に示すダミーセルＤＭＣの配線レイアウトとその配置配線が以下の点で異なる。

すなわち、活性領域ＡＲ１において、ポリシリコン配線ＰＳ１およびＰＳ２の間に配置されるコンタクト／バイアＶＣ２１が、活性領域ＡＲ１ではなくワード線ＷＬを構成する第３金属配線ＭＭ３に結合される。この第３金属配線ＭＭ３は、バイアＶＡ１を介してポリシリコン配線ＰＳ１に結合される。活性領域ＡＲ１のビット線コンタクトＣＴ２１には、ワード線ではなく、接地電圧ＶＳＳを供給するノードが結合される。

一方、この活性領域ＡＲ１の他方端のコンタクトＣＴ１はフローティング状態に維持される。このコンタクト／バイアＶＣ２１は、ワード線を構成する第３金属配線ＭＭ３に結合されるだけであり、シェアードコンタクトＳＣ１とコンタクト／バイアＶＣ２１は分離される。

他方のＰウェル内の活性領域ＡＲ４においても、ポリシリコン配線ＰＳ４およびＰＳ３の間の領域において配置されるコンタクト／バイアＶＣ２２が、第３金属配線ＭＭ３に結合され、活性領域ＡＲ４の中央の不純物領域がコンタクト／バイアＶＣ２２を介してワード線ＷＬに接続される。この第３金属配線ＭＭ３は、また、バイアＶＡ２を介してポリシリコン配線ＰＳ４に結合される。コンタクトＣＴ５は、第３金属配線ＭＭ３と分離され、ビット線ではなく接地電圧ＶＳＳを供給するノードに結合される。また、この活性領域ＡＲ４において、他方端に配置されるコンタクトＣＴ６は、接地電圧供給ノードから分離され、フローティング状態に維持される。

活性領域ＡＲ２およびＡＲ３それぞれに形成されるシェアードコンタクトＳＣ１およびＳＣ２は、それぞれポリシリコン配線ＰＳ３およびＰＳ２に結合される。ポリシリコン配線ＰＳ２上層の第１金属配線ＭＭ３１を介して電源コンタクトＣＴ３が、シェアードコンタクトＳＣ１に電気的に接続され、また、シェアードコンタクトＳＣ２が、第１金属配線ＭＭ３２を介して電源コンタクトＣＴ４に電気的に結合される。

この図２６に示すダミーセルＤＭＣの他の配置は、図２５に示す配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２７は、図２６に示すダミーセルＤＭＣの電気的等価回路を示す図である。図２６および図２７において、活性領域ＡＲ１において、ＮチャネルＭＯＳトランジスタＤＴ５およびＮＴ３が形成される。コンタクト／バイアＶＣ２１は、ＭＯＳトランジスタＤＴ５およびＮＴ３の接続ノード（共通不純物領域）に対応し、ワード線ＷＬに電気的に結合される。ＭＯＳトランジスタＤＴ５のゲートが、ワード線ＷＬに（バイアＶＡ１を介して）結合される。このＭＯＳトランジスタＤＴ５の他方導通ノードが、コンタクトＣＴ２１を介して接地電圧ＶＳＳを受ける。

この活性領域ＡＲ２において、ＰチャネルＭＯＳトランジスタＰＴ３が形成され、活性領域ＡＲ３に、ＰチャネルＭＯＳトランジスタＰＴ４が形成される。ＭＯＳトランジスタＰＴ３およびＮＴ３のゲートが、ポリシリコン配線ＰＳ２により形成され、シェアードコンタクトＳＣ２に結合される。ＭＯＳトランジスタＰＴ４およびＮＴ４のゲートはポリシリコン配線ＰＳ１により形成され、シェアードコンタクトＳＣ１に結合される。したがって、ＭＯＳトランジスタＰＴ３およびＮＴ３のドレインノードは分離されており、同様、ＭＯＳトランジスタＰＴ４およびＮＴ４のドレインノードは分離される。ＭＯＳトランジスタＰＴ３およびＰＴ４のソースノードは、コンタクトＣＴ３およびＣＴ４を介して電源電圧ＶＤＤを受ける。

活性領域ＡＲ４に、ＮチャネルＭＯＳトランジスタＮＴ４およびＤＴ６が形成される。ＭＯＳトランジスタＮＴ４およびＤＴ６の接続ノードが、コンタクト／バイアＶＣ２２を介してワード線ＷＬに接続され、またＭＯＳトランジスタＤＴ６のゲートがワード線ＷＬに接続される。ＭＯＳトランジスタＤＴ６のソースノードが、コンタクトＣＴ６を介して接地電圧ＶＳＳを受ける。ＭＯＳトランジスタＮＴ４は、そのソースノードが、コンタクトＣＴ５によりフローティング状態に維持される。

この図２７に示すダミーセルＤＭＣの配置においても、メモリセルのアクセストランジスタに近接して配置されるドライブトランジスタと同一トランジスタレイアウトを有するＭＯＳトランジスタＤＴ５およびＤＴ６により、ワード線ＷＬの電圧レベルをプルダウンすることができる。ＭＯＳトランジスタＮＴ３およびＮＴ４は、各々のゲートが電源電圧ＶＤＤレベルに維持され常時導通状態であるものの、ソースノードが、フローティング状態であるため、ＭＯＳトランジスタＤＴ５およびＤＴ６による放電動作に対しては影響は及ぼさない。

ＭＯＳトランジスタＰＴ３およびＰＴ４は、ゲート、ソースおよびドレインノードが電源ノードに接続され常時非導通状態に維持される。ダミーセルＤＭＣ内においてフローティング状態のノードは存在しない（トランジスタＮＴ３およびＮＴ４のソースノードは、ワード線電位に維持される）。

なお、ダミーセルＤＭＣにおいて、電源電圧ＶＤＤに代えて接地電圧ＶＳＳが与えられても良い。この場合、ＭＯＳトランジスタＮＴ３およびＮＴ４を常時非導通状態に維持することができ、ワード線の寄生容量を低減することができ、ワード線の選択状態への駆動速度に対する影響を低減することができる。

この図２７に示すダミーセルＤＭＣのトランジスタを、ワード線プルダウン素子として利用しても、ダミーセルＤＭＣおよびメモリセルＭＣのＮチャネルＭＯＳトランジスタの製造工程時でのパラメータの変動は同じであり、ＭＯＳトランジスタＤＴ５およびＤＴ６を用いてメモリセルのドライブ用ＮチャネルＭＯＳトランジスタ（ＮＱ１，ＮＱ２）のしきい値電圧の変動を反映した電圧レベルにワード線ＷＬを設定することができる。

なお、これらの変更例１から３においても、メモリセルのトランジスタ（アクセストランジスタおよびドライブトランジスタは、同一の矩形領域内に形成されており、ゲート幅が同じ）とダミーセルのプルダウントランジスタとのサイズ比は、実施の形態２と同様、０．５から５倍のサイズ比、好ましくは０．８倍から２倍に設定されても良い。

以上のように、この発明の実施の形態５に従えば、ワード線のプルダウン素子として、アクセストランジスタ対応のダミーセルのトランジスタを利用しており、メモリセルと整列して同一トランジスタレイアウトで配置されるダミーセルにおいて、メモリセルのしきい値電圧の変動を反映させることができ、正確にメモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧のばらつきを反映した電圧レベルに選択ワード線を設定することができ、高精度で選択ワード線電圧を自動的に補正してメモリセルのデータの読出および書込を行なうことができる。

［実施の形態６］
図２８は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。図２８においては、ワード線ＷＬ０−ＷＬｋをそれぞれが含む複数のワード線群ＷＧ０−ＷＧｉに、ワード線が分割される。ワード線ＷＬ０−ＷＬｋには、それぞれメモリセルＭＣが接続されるが、図２８においては、各ワード線に対して、１つのメモリセルＭＣが接続されるように示す。また、図２８においては、メモリセル列に対応してビット線ＢＬ，／ＢＬが配設されるが、図２８においては、図面を簡略化するために示していない。

ワード線群ＷＧ０−ＷＧｉ各々において、ワード線ＷＬ０−ＷＬｋそれぞれに対応してワード線デコード／ドライバＷＤＫ０−ＷＤＫｋが設けられる。ワード線群ＷＧ０−ＷＧｉ各々において、ワード線デコード／ドライバＷＤＫ０−ＷＤＫｋは、それぞれロウアドレスプリデコード信号ＸＨ、ＸＭおよびＸＬをデコードし、そのデコード結果に従って、対応のワード線の選択時、対応のワード線を選択状態へ駆動する。プリデコード信号ＸＨ、ＸＭおよびＸＬは、各ワード線デコード／ドライバに対し、異なる組合せが与えられ、全ワード線から１つのワード線が指定される。

ワード線デコード／ドライバＷＤＫ０は、プリデコード信号ＸＨ、ＸＭおよびＸＬをデコードするＮＡＮＤゲートＮＧ０と、ＮＡＮＤゲートＮＧ０の出力信号に従って対応のワード線を選択状態へ駆動するインバータ回路ＩＶＧ０を含む。このインバータ回路ＩＶＧ０は、ＰチャネルＭＯＳトランジスタＰＱ３０と、ＮチャネルＭＯＳトランジスタＮＱ３０を含む。他のワード線デコード／ドライバＷＤＫは、ワード線デコード／ドライバＷＤＫ０と同一構成を有する（与えられるプリデコード信号ＸＨ、ＸＭ、及びＸＬの組合せが異なる）ため、これらのワード線デコード／ドライバの内部構成は示していない。

ワード線群ＷＧ０−ＷＧｉ各々において、ワード線デコード／ドライバＷＤ０−ＷＤＫｋは、共通に、ドライバ電源線ＤＰＬ（ＤＰＬ０−ＤＰＬｉ）を介して動作電源電圧を受ける。ドライバ電源線ＤＰＬ０−ＤＰＬｉは、それぞれ、ドライバ電源線プリチャージ回路ＤＰＧ０−ＤＰＧｉにより、電源電圧ＶＤＤレベルにプリチャージされる。ドライバ電源線プリチャージ回路ＤＰＧ０は、プリデコード信号ＸＨおよびＸＭをデコードするＮＡＮＤゲートＮＧ１と、ＮＡＮＤゲートＮＧ１の出力信号を反転するインバータ回路ＩＶＧ１と、インバータ回路ＩＶＧ１の出力信号がＬレベルのとき、対応のドライバ電源線ＤＰＬ０−ＤＰＬｋへ電源電圧ＶＤＤを伝達するＰチャネルＭＯＳトランジスタＰＱ３２を含む。ドライバ電源線プリチャージ回路ＤＰＧ０−ＤＰＧｉは、同一構成を有するため、その構成要素に対する参照符号は、ドライバ電源線プリチャージ回路ＤＰＧ０に対してのみ付す。

プリデコード信号ＸＨおよびＸＭの組合せにより、ワード線群ＷＧ０−ＷＧｉのうちの１つのワード線群が指定される。したがって、選択ワード線群において、ドライバ電源線プリチャージ回路ＤＰＧ（ＤＰＧ０−ＤＰＧｋのいずれか）が非活性状態（非導通状態）となり、対応のドライバ電源線ＤＰＬ（ＤＰＬ０−ＤＰＬｉのいずれか）の電源電圧ＶＤＤレベルへのプリチャージが停止される。

ドライバ電源線プリチャージ回路ＤＰＧ０−ＤＰＧｉは、連続アクセスを行なう場合または長期にわたってワード線を選択状態に維持するロングサイクル時において、ドライバ電源線ＤＰＬ０−ＤＰＬｋの電圧レベルが低下し過ぎるのを防止するために設けられる。

ドライバ電源線ＤＰＬ０−ＤＰＬｉそれぞれに対して、レベルシフタＬＳＦ０−ＬＳＦｌが設けられる。レベルシフタＬＳＦ０−ＬＳＦｌは、それぞれ、対応のドライバ電源線ＤＰＬ０−ＤＰＬｉの下限電圧レベルを電圧ＶＤＤ−Ｖｔｈｐレベルにクランプする。

図２９は、レベルシフタＬＳＦ０−ＬＳＦｌの構成の一例を示す図である。レベルシフタＬＳＦ０−ＬＳＦｌは、同一構成を有するため、図２９においては、符号ＬＳＦで、これらのレベルシフタＬＳＦ０−ＬＳＦｌを、代表的に示す。

レベルシフタＬＳＦは、電源ノードとノードＮＤ５の間に別に接続されかつそのゲートがノードＮＤ５に接続されるＰチャネルＭＯＳトランジスタＤＰＱ１およびＤＰＱ２と、互いに直列に接続されるＮチャネルＭＯＳトランジスタＤＮＱ３およびＤＮＱ１と、互いに直列に接続されるＮチャネルＭＯＳトランジスタＤＮＱ４およびＤＮＱ２を含む。ノードＮＤ７およびＮＤ９は、フローティング状態に維持され、ＭＯＳトランジスタＤＮＱ１およびＤＮＱ２のゲートは、ともに、ノードＮＤ５に接続される。

ＭＯＳトランジスタＤＰＱ１およびＤＰＱ２は、しきい値電圧の絶対値がＶｔｈｐであり、ノードＮＤ５の電圧レベルは、これらのダイオード接続されたＭＯＳトランジスタＤＰＱ１およびＤＰＱ２により、ＶＤＤ−Ｖｔｈｐの電圧レベルに維持され、ＭＯＳトランジスタＤＮＱ１およびＤＮＱ２が導通する。ＭＯＳトランジスタＤＮＱ３およびＤＮＱ１の接続ノードが、ノードＮＤ５から分離されており、また、ＭＯＳトランジスタＤＮＱ２およびＤＮＱ４の接続ノードも、ノードＮＤ５から分離される。フローティング状態のノードＮＤ７およびＮＤ９は、従って、ＭＯＳトランジスタＤＮＱ１およびＤＮＱ２により接地電圧レベルに維持される。

このレベルシフタＬＳＦは、メモリセルＭＣの構成要素と同じトランジスタのレイアウトを有し、その配線の接続態様が異なる。ＭＯＳトランジスタＤＰＱ１およびＤＰＱ２は、メモリセルの負荷トランジスタのしきい値電圧の変動と同様の変動を示す。したがって、ドライバ電源線ＤＰＬの電圧ＶＤＤ−Ｖｔｈｐは、メモリセルＭＣに含まれる負荷ＰチャネルＭＯＳトランジスタのしきい値電圧の変動を反映する電圧レベルに維持される。

図３０は、この図２８および図２９に示す半導体記憶装置の動作を示す信号波形図である。以下、図３０を参照して、図２８および図２９に示す半導体記憶装置の動作について説明する。

図３０においては、この半導体記憶装置は、クロック信号ＣＬＫに同期して動作し、外部からのアドレス信号がクロック信号ＣＬＫに同期して与えられる動作態様を示す。クロック信号ＣＬＫは、半導体記憶装置外部のプロセッサの動作サイクルを規定するクロック信号であってもよく（プロセッサがクロック信号に同期してアドレス信号を半導体記憶装置へ供給する）、また、外部のプロセッサから、クロック信号ＣＬＫとともにアドレス信号が半導体記憶装置へ与えられてもよい。

クロック信号ＣＬＫが立上がると、外部からのロウアドレス信号が確定し、図示しないプリデコーダにより、プリデコード信号ＸＨ、ＸＭおよびＸＬがその状態が確定する。今、ワード線群ＷＧ０が選択されたとする。この場合、プリデコード信号ＸＨおよびＸＭの組合せに従ってＮＡＮＤゲートＮＧ１の出力信号がＬレベルとなり、応じて、インバータＩＶＧ１の出力信号がＨレベルとなり、ＭＯＳトランジスタＰＱ３２が非導通状態となる。応じて、ドライバ電源線ＤＰＬ０に対する電源電圧ＶＤＤのプリチャージが完了する。ドライバ電源線ＤＰＬ０が電源電圧ＶＤＤレベルの場合、図２９に示すＭＯＳトランジスタＤＰＱ１およびＤＰＱ２は、非導通状態であり、したがって、ドライバ電源線ＤＰＬは電源電圧ＶＤＤレベルでフローティング状態にある。

ワード線デコード／ドライバＷＤＫ０−ＷＤＫｋにおいて、デコード動作が行なわれ、プリデコード信号ＸＨ、ＸＭおよびＸＬに従って、選択ワード線に対応して配置されるワード線でコード／ドライバにおいて、ＮＡＮＤゲートＮＧ０の出力信号がＬレベルとなり、応じて、インバータＩＶＧ０の出力信号がＨレベルとなる。今、ワード線ＷＬ０が選択されたとすると、ワード線ＷＬ０が、ワード線デコード／ドライバＷＤＫ０のＭＯＳトランジスタＰＱ３０により充電される。このワード線ＷＬ（ＷＬ０）の充電電流は、ドライバ電源線ＤＰＬ（ＤＰＬ０）から供給され、応じて、このドライバ電源線ＤＰＬ０の電圧レベルが低下する。このドライバ電源線ＤＰＬ０の電圧レベルが、低下すると、レベルシフタＬＳＦ０−ＬＳＦｌにおいてクランプ機能が作動し、ＭＯＳトランジスタＤＰＱ１およびＤＰＱ２により、ドライバ電源線ＤＰＬ０の電圧レベルが、ＶＤＤ−Ｖｔｈｐレベルに維持される。

メモリセルＭＣに含まれる負荷トランジスタのしきい値電圧の絶対値Ｖｔｈｐが高くなり、その駆動電流量が小さくなった場合、書込マージンは改善されるものの、スタティックノイズマージンＳＮＭが悪化する。この場合、ドライバ電源線ＤＰＬの電圧クランプレベルは、電源電圧ＶＤＤよりも低い電圧レベル（Ｖｔｈｐが大きい）であり、選択ワード線ＷＬ０の電圧レベルは降下量の大きな低い電圧レベルとなり、メモリセルのスタティックノイズマージンが改善される。

一方、メモリセルＭＣの負荷ＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔｈｐが低い場合、その駆動電流量が増大し、スタティックノイズマージンＳＮＭは改善されるものの、書込マージンが劣化する（データの書込マージンが低くなる）。この場合、ドライバ電源線ＤＰＬのクランプレベルは、電圧ＶＤＤ−Ｖｔｈｐであるため、降下量が小さく、選択ワード線ＷＬ０の電圧レベルは電源電圧ＶＤＤに近い電圧レベルとなり、書込マージンが改善される。

したがって、選択ワード線の電圧レベルは、メモリセルの負荷ＭＯＳトランジスタのしきい値電圧Ｖｔｈｐの変動に合わせて自動的に調整することができ、安定かつ正確に、データの書込および読出を行なうことができる。

特に、レベルシフタとして、メモリセルと同一のトランジスタレイアウトを有するトランジスタを利用しており、正確にメモリセルの負荷トランジスタのしきい値電圧の変動に連動してワード線電圧レベルの調整を行なうことができる。

なお、このワード線群ＷＧ０−ＷＧｉにそれぞれ含まれるワード線ＷＬ０−ＷＬｋの数は、プリデコード信号のビット線に応じて適宜定められればよい。

また、１つのドライバ電源線に結合されるレベルシフタＬＳＦの数は、１つのワード線の駆動時の電流を供給することができればよく、レベルシフタのトランジスタのサイズに応じて、その数が適切な値に設定される。

［変更例１］
図３１は、この発明の実施の形態６の半導体記憶装置のアレイ部の変更例の構成を示す図である。図３１において、ワード線が、メインワード線とサブワード線の階層構造に形成される。メインワード線は、各々が複数のメインワード線を含むメインワード線グループＭＷＧに分割される。図３１においては、メインワード線ＭＷＬ０−ＭＷＬｉを含むメインワード線群ＭＷＧ０と、メインワード線ＭＷＬｉ＋１−ＭＷＬｊを含むメインワード線群ＭＧ１を代表的に示す。

メインワード線ＭＷＬ０−ＭＷＬｉおよびＭＷＬｉ＋１−ＭＷＬｊそれぞれに対応して、メインワード線ドライバ／デコーダＭＷＤＶ０−ＭＷＤＶｉ、ＭＷＤＶｉ＋１−ＭＷＤＶｊが設けられる。これらのメインワード線ドライバ／デコーダＭＷＤＶ０−ＭＷＤＶｊ…によって、１つのメインワード線が選択状態へ駆動される。

メモリセルアレイは、列ブロックＣＢＫ０−ＣＢＫｋに分割される。メインワード線ＭＷＬ０−ＭＷＬｊそれぞれに対応して、各列ブロックにおいてサブワード線ＳＷＬが設けられる。図３１において、メインワード線ＭＷＬ０に対応してサブワード線ＳＷＬ００−ＳＷＬ０ｋが設けられ、メインワード線ＭＷＬｉに対応してサブワード線ＳＷＬｉ０−ＳＷＬｉｋが設けられる。メインワード線ＭＷＬｉ＋１に対応してサブワード線ＳＷＬ（ｉ＋１）０−ＳＷＬ（ｉ＋１）ｋが設けられ、メインワード線ＭＷＬｊに対応してサブワード線ＳＷＬｊ０−ＳＷＬｊｋが設けられる。これらのサブワード線ＳＷＬ００−ＳＷＬｊｋには、対応の列ブロックの１行のメモリセルＭＣが接続される。

これらのサブワード線ＳＷＬ００−ＳＷＬｊｋには、それぞれサブワード線ドライバＳＤＶ００−ＳＤＶｊｋが設けられる。これらのサブワード線ドライバＳＤＶ００−ＳＤＶｊｋは、列ブロック選択信号ＢＳ（ＢＳ０−ＢＳｋ）と対応のメインワード線ＭＷＬ（ＭＷＬ０−ＭＷＬｊのいずれか）上の信号電位とに応答して、対応のサブワード線を選択状態へ駆動する。

すなわち、サブワード線は、ブロック選択信号ＢＳ０−ＢＳｋにより指定される列ブロック各々においてメモリセル行に対応して配置され、選択列ブロックにおいて、選択メインワード線に対応するサブワード線が選択状態へ駆動される。

メインワード線群ＭＷＧ０−ＭＷＧ１において各列ブロックＣＢＫ０−ＣＢＫｋごとに、ドライバ電源線プリチャージ回路ＳＤＰＧが設けられる。図３１においては、メインワード線群ＭＷＧ０において、列ブロックＣＢＫ０−ＣＢＫｋそれぞれに対応してドライバ電源線プリチャージ回路ＳＤＰＧ００−ＳＤＰＧ０ｋが設けられ、メインワード線群ＭＷＤ１において、ドライバ電源線プリチャージ回路ＳＤＰＧ１０−ＳＤＰＧ１ｋが設けられる。これらのドライバ電源線プリチャージ回路ＳＤＰＧ００−ＳＤＰＧ１ｋは、それぞれ、対応のメインワード線群の列ブロックのサブワード線ドライバに対し、サブワード線ドライバ電源線ＳＤＰＬ００−ＳＤＰＬ１ｋを介して、動作電源電圧を供給する。

これらのサブワード線ドライバ電源線ＳＤＰＬ００−ＳＤＰＬ１ｋ各々には、レベルシフト素子ＬＳＦ０−ＬＳＦｌが接続される。

ドライバ電源線プリチャージ回路ＳＤＰＧ００−ＳＤＰＧ１ｋの構成は、図２８に示すドライバ電源線プリチャージ回路ＤＰＧ０−ＤＰＧｋの構成において、さらに、列ブロック選択信号ＢＳ（ＢＳ０−ＢＳｋ）がプリデコード信号ＸＨおよびＸＭとともに与えられる点を除いて同じ構成を備える。また、メインワード線ドライバ／デコーダＭＷＤＶ０−ＭＷＤＶｊも、図２８に示すワード線ドライブデコーダ／ドライバＷＤＫ−ＷＤＫｋの構成と同じである。プリデコード信号ＸＨ、ＸＭおよびＸＬに従ってメインワード線ドライバ／デコーダＭＷＤＶ０−ＭＷＤＶｊが、対応のメインワード線ＭＷＬ０−ＭＷＬｊを選択状態へ駆動する。

また、レベルシフト素子ＬＳＦ０−ＬＳＦｌも、その構成は、図２６に示す構成と同じであり、メモリセルＭＣと同じトランジスタのレイアウトを有し、負荷トランジスタに対応するＰチャネルＭＯＳトランジスタがダイオード接続されて、対応のドライバ電源線ＳＤＰＬ００−ＳＤＰＬ１ｋに結合される。

この図３１に示す階層ワード線構成の場合、選択列のメモリセルを含む列ブロックにおいてのみ、対応のサブワード線が選択状態へ駆動され、対応のワード線ドライバ電源線プリチャージ回路およびレベルシフタＬＳＦ０−ＬＳＦｌにより、その電圧レベルがＶＤＤ−Ｖｔｈｐレベルにシフトダウンされる。非選択列ブロックにおいては、サブワード線は、全て非選択状態にあり、また、対応のドライバ電源線プリチャージ回路ＤＰＧは、それぞれ対応のドライバ電源線ＳＤＰＬを電源電圧ＶＤＤレベルに維持する。したがって、書込時において非選択メモリセルの読出マージンは十分に確保することができ、非選択メモリセルのデータ破壊を生ずることなく、高速で、データの書込を行なうことができる。

また、対応のワード線が選択状態でありかつビット線が非選択状態の半選択状態のメモリセルの数を低減することができ、データ書込時において半選択状態のメモリセルの読出マージン劣化によるデータ破壊が生じる可能性を低減することができる。

図３１に示す階層ワード線の構成においては、各列ブロックにおいて、メインワード線とサブワード線が１対１に対応している。しかしながら、各列ブロックにおいて、１つのメインワード線に複数のサブワード線が対応し、サブワード線ドライバが、プリデコード信号（ＸＬ）とメインワード線上の信号とに従って対応のサブワード線を選択状態へ駆動する構成が用いられてもよい。

［変更例２］
図３２は、この発明の実施の形態６の変更例２のメモリアレイ部の構成を概略的に示す図である。図３２において、メモリセルアレイ１は、メモリセルＭＣが行列状に配列される正規メモリアレイ５０と、ワード線ＷＬの選択電圧レベルを調整するワード線電圧調整部５２を含む。ワード線電圧調整部５２は、メモリセル行（ワード線）それぞれに対応して配置されるワード線電圧調整回路５８を含む。ワード線ＷＬには、各々対応の行のメモリセルが接続される。

ワード線電圧調整回路５８は、メモリセルＭＣと整列して配置され、その構成は後に詳細に説明するが、メモリセルＭＣと同じトランジスタ配置を備え、その内部の配線接続を変更することにより、ワード線の電圧レベルを調整する機能を実現する。

ワード線ＷＬそれぞれに対応して、ロウデコーダ５４からのワード線選択信号に従って対応のワード線を選択状態へ駆動するワード線ドライバ５６が設けられる。このワード線ＷＬは、所定数（たとえば１６から６４ワード線（ＷＬ））ごとにグループ化され、各ワード線グループＷＧに対応して、ドライバ電源線ＤＰＬＣが配設される。このドライバ電源線ＤＰＬＣは、各ワード線群ＷＧごとに、ワード線電圧調整部に配設されるクランプ電源線ＤＰＬＡおよびＤＰＬＢに共通に結合される。クランプ電源線ＤＰＬＡおよびＤＰＬＢとドライバ電源線ＤＰＬＣは、ワード線群ＷＧごとにループ状に形成され、対応のワード線群のワード線ドライバ５６に対し、動作電源電圧を供給する。クランプ電源線ＤＰＬＡおよびＤＰＬＢは、一例として、ビット線ＢＬおよび／ＢＬと同層の配線で形成され、メモリセルＭＣと同一構成（トランジスタ配置）を有するワード線電圧調整回路５８を用いて、ドライバ電源線ＤＰＬＣの電圧レベルを、電圧ＶＤＤ−Ｖｔｈｐレベルにクランプする。

ワード線群ＷＧの間には、ウェル電位給電部ＴＡＰが設けられ、各メモリセルＭＣおよびワード線電圧調整回路５８が配置されるウェル領域へウェルバイアス電圧が供給される。このウェル電位給電部ＴＡＰは、メモリセルＭＣのＰチャネルＭＯＳトランジスタ（負荷トランジスタ）が形成されるＮウェルおよびＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライバトランジスタ）が形成されるＰウェル領域各々に、所定の電圧レベルのウェル電圧を供給する。

図３３は、図３２に示すワード線電圧調整回路５８の構成を示す図である。図３３において、ワード線電圧調整回路５８は、電源ノードとクランプ電源線ＤＰＬＡの間に接続されかつそのゲートがクランプ電源線ＤＰＬＡおよびＤＰＬＢに結合されるＰチャネルＭＯＳトランジスタＰＱ３０と、電源ノードとクランプ電源線ＤＰＬＢの間に接続されかつそのゲートがクランプ電源線ＤＰＬＡおよびＤＰＬＢに接合されるＰチャネルＭＯＳトランジスタＰＱ３１と、ノードＮＤ３０と接地ノードの間に接続されかつそのゲートがクランプ電源線ＤＰＬＡおよびＤＰＬＢに結合されるＮチャネルＭＯＳトランジスタＮＱ３１と、ノードＮＤ３１と接地ノードの間に接続されかつそのゲートがクランプ電源線ＤＰＬＡおよびＤＰＬＢに結合されるＮチャネルＭＯＳトランジスタＮＱ３２と、ノードＮＤ３０にその第１の導通ノードが結合されかつそのゲートがワード線ＷＬに接続されるＮチャネルＭＯＳトランジスタＮＱ３３と、ノードＮＤ３１にその第１の導通ノードが接続されかつそのゲートがワード線ＷＬに接続されるＮチャネルＭＯＳトランジスタＮＱ３４を含む。

ＭＯＳトランジスタＮＱ３３およびＮＱ３４のそれぞれの第２の導通ノードは、フローティング状態（開放状態）に維持される。メモリセルＭＣにおいては、ＭＯＳトランジスタＮＱ３３およびＮＱ３４に対応するトランジスタの第２の導通ノードがビット線ＢＬおよび／ＢＬにそれぞれ結合される。

メモリセルＭＣの電気的等価回路は、図２に示すメモリセルＭＣの構成と同じである。図３３に示すワード線電圧調整回路５８が、メモリセルＭＣと行方向に整列して配置される。

この図３３に示すワード線電圧調整回路５８の構成において、ＭＯＳトランジスタＰＱ３０およびＰＱ３１が、ダイオードモードで動作し、クランプ電源線ＤＰＬＡおよびＤＰＬＢの下限電圧レベルを電圧ＶＤＤ−Ｖｔｈｐレベルにクランプする。Ｖｔｈｐは、ＭＯＳトランジスタＰＱ３０およびＰＱ３１のしきい値電圧の絶対値である。

ＭＯＳトランジスタＮＱ３１およびＮＱ３２は、これらのクランプ電源線ＤＰＬＡおよびＤＰＬＢの電圧により、常時、導通状態であり、ノードＮＤ３０およびＮＤ３１を、接地電圧レベルに維持する。ＭＯＳトランジスタＮＱ３３およびＮＱ３４は、ワード線ＷＬの電圧レベルに応じて選択的に導通状態となるものの、メモリセルにおいてビット線ＢＬおよび／ＢＬに結合されるノードに相当する第２の導通ノードはフローティング状態（開放状態）であり、またノードＮＤ３０およびＮＤ３１は、クランプ電源線ＤＰＬＡおよびＤＰＬＢから分離されており、これらのＭＯＳトランジスタＮＱ３３およびＮＱ３４の導通／非導通状態は、クランプ電源線ＤＰＬＡおよびＤＰＬＢのクランプ電圧レベルに影響は及ぼさない。

ＭＯＳトランジスタＮＱ３３およびＮＱ３４のゲート容量が、ワード線ＷＬに対するダミーセルの負荷容量として作用する。図３３に示すように、ワード線電圧調整回路５８の電気的等価回路は、メモリセルＭＣのトランジスタの電気的等価回路とトランジスタの配置は同じであり（図２参照）、内部配線の接続構成が異なる。

この図３３に示すワード線電圧調整回路の構成は、図２９に示すレベルシフタの構成と同じであり、単にクランプ電源線ＤＰＬＡおよびＤＰＬＢの２つのクランプ電源線が設けられる点が異なるだけである。

図３４は、図３２に示すワード線ドライバ５６の構成を示す図である。図３４において、ワード線ドライバ５６は、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジス
タＰＱ４０およびＮＱ４０を含む。ＭＯＳトランジスタＰＱ４０のソースノードは、ドライバ電源線ＤＰＬＣに結合される。これらのＭＯＳトランジスタＰＱ４０およびＮＱ４０は、図３２に示すロウデコーダからのワード線選択信号に従って、ワード線ＷＬを選択時、ドライバ電源線ＤＰＬＣ上の電圧（クランプ電源線上のクランプ電圧レベル）に駆動する。

メモリセルＭＣは、図２５に示すメモリセルＭＣと同じ配線レイアウトおよびトランジスタ配置を有し、ワード線電圧調整回路５８も、そのトランジスタ配置は、メモリセルＭＣと同じである。したがって、メモリセルＭＣおよびワード線電圧調整回路５８のトランジスタ配置が、行方向において繰返し配置される。ワード線電圧調整回路５８のダイオード接続されるクランプトランジスタの電流供給力は、メモリセルの負荷トランジスタと同じである。しかしながら、ワード線群ＷＧに含まれるワード線に対応してワード線電圧調整回路が配置されて並行してワード線ドライブ電源線の電圧レベルを調整しており、ワード線選択時においては、対応のワード線群において１本のワード線が選択状態へ駆動されるだけであり、充分に高速で選択ワード線を電圧ＶＤＤ−Ｖｔｈｐレベルへ駆動することができる。

メモリセルとワード線電圧調整回路のトランジスタ配置は同じであり、以下においては、このワード線調整回路５８のトランジスタ配置および配線レイアウトについて説明する。メモリセルＭＣとワード線電圧調整回路５８のトランジスタの配置位置関係は、先の図２５に示すメモリセルおよびダミーセルの配置と同じであり、ダミーセルに代えてワード線電圧調整回路５８が配置される。

図３５は、このワード線電圧調整回路５８の活性領域および第１ポリシリコン配線のレイアウトを示す図である。図３５において、ワード線電圧調整回路５８は、Ｎウェル内に形成される活性領域６０ｂおよび６０ｃと、Ｎウェルの両側のＰウェルに形成される活性領域６０ａおよび６０ｄを含む。活性領域６０ａ−６０ｄの各々は、Ｙ方向に長い矩形形状に形成される。

この活性領域６０ａのＹ方向の両端に、ビット線用コンタクト６４ｃおよび接地電圧用コンタクト６４ｂがそれぞれ形成される。この活性領域６０ａをＸ方向に沿って横切るようにポリシリコン配線６２ａが形成される。このポリシリコン配線６２ａには、その一端部において、ワード線コンタクト６４ａが形成される。

活性領域６０ｂは、その両端に、それぞれ、電源用コンタクト６４ｄとシェアードコンタクト６５ａが形成され、活性領域６０ｃにおいては、そのＹ方向の下側端部に、電源用コンタクト６４ｅが形成され、そのＹ方向の上側領域にシェアードコンタクト６５ｂが形成される。このシェアードコンタクト６５ｂは、活性領域６０ｂおよび６０ａを横切るようにＸ方向に延在するポリシリコン配線６２ｂに結合され、ポリシリコン配線６２ｂが活性領域６０ｃに電気的に結合される。

シェアードコンタクト６５ａは、活性領域６０ｃおよび６０ｄをＸ方向に沿って横切るように配設されるポリシリコン配線６２ｃに電気的に接続される。このように、活性領域６０ｂが、ポリシリコン配線６２ｃに電気的に接続される。

活性領域６０ｄにおいては、そのＹ方向の両端に、ビット線コンタクト６４ｆと接地コンタクト６４ｇが設けられる。活性領域６０ｄをＸ方向に沿って横切るようにポリシリコン配線６２ｄが形成され、このポリシリコン配線６２ｄは、ワード線電圧調整回路５８の境界領域に形成されるワード線コンタクト６４ｄに電気的に結合される。

この図３５に示すワード線電圧調整回路５８のトランジスタの配置およびゲートの配置は、メモリセルＭＣについても同様であり、この図３５に示すトランジスタ配置が、Ｘ方向に沿って鏡映対称の形で繰返し配置される。したがって、Ｘ方向についてのワード線電圧調整回路５８およびメモリセルＭＣのＹ方向に関するトランジスタ配置および配線は同じであり、メモリセルアレイにおけるメモリセルのレイアウトパターンに影響を及ぼすことなく、ワード線電圧調整回路５８およびメモリセルＭＣを配置することができる。また、同じトランジスタ配置でワード線調整回路５８およびメモリセルＭＣが形成されるため、メモリセルＭＣのトランジスタの電気的特性と、ワード線電圧調整回路５８の各トランジスタの電気的特性を同じに設定することができる（同一条件で製造工程で製造する）。

図３６は、図３５に示すトランジスタ配置配線の上層の配線レイアウトを概略的に示す図である。図３６においては、第１層金属配線のレイアウトとこの第１層金属配線に接続されるバイアを示す。また、図３６においては、図３５に示すコンタクトと同一のコンタクトについては同一参照番号を付し、その詳細説明は省略する。

ワード線電圧調整回路５８の境界領域において配置されるワード線コンタクト６４ａに対して、Ｙ方向に長い矩形形状の第１金属配線７０ａが設けられる。この第１金属配線７０ａ上には、その一部がワード線コンタクト６４ａと重なり合うようにバイア７２ｂが形成される。

接地用コンタクト６４ｂに対しては、Ｘ方向に細長い矩形形状の第１金属配線７０ｂが形成される。この第１金属配線７０ｂの端部においては、接地線と接続するためのバイア７２ａが形成される。

図３５に示す活性領域６０ａの下部に形成されるコンタクト６４ｃに対して、矩形形状の第１金属配線７０ｃが形成され、ビット線に対する中間層が形成される。

Ｎウェル活性領域（図３５の活性領域６０ｂ）に形成される電源用コンタクト６４ｄに対し、矩形形状の第１金属配線７０ｄが形成され、この電源用コンタクト６４ｄと重なり合うように、第１金属配線７０ｄ上にバイア７２ｄが形成される。また、このＮウェルの活性領域下側の電源用コンタクト６４ｅに対して、矩形形状の第１金属配線７０ｆが形成され、この第１金属配線７０ｆ上層に、コンタクト６４ｅと重なり合うようにバイア７２ｅが形成される。シェアードコンタクト６５ａおよび６５ｂに接触しかつＸ方向に延在して、第１金属配線７０ｅが形成される。この第１金属配線７０ｅの上層にバイア７２ｃおよび７２ｆが形成される。

第１金属配線７０ｅは、メモリセル（ＭＣ）において内部のストレージノードを接続するための第１金属配線と同一製造工程で形成される。メモリセルにおいては、バイア７２ｃおよび７２ｆに代えて、図３５に示す活性領域６０ａおよび６０ｄにそれぞれ電気的に接続されるコンタクトが配置され、また、シェアードコンタクト６５ａおよび６５ｂは、電気的に分離される（図２５参照）。

図３６に示すように、ワード線電圧調整回路５８において、メモリセル内部のストレージノードに相当するノードを、メモリセルのストレージノード接続用の第１金属配線と同層の第１金属配線７０ｅを用いて相互接続することができ、メモリセルの負荷トランジスタをダイオード接続する配線レイアウトが実現される。

コンタクト６４ｆに対して、矩形形状の第１金属配線７０ｇが形成され、コンタクト６４ｇに対して、Ｘ方向に長い矩形形状の第１金属配線７０ｈが形成される。第１金属配線７０ｈにおいては、その端部においてバイア７２ｇが形成される。コンタクト６４ｄに対して、Ｙ方向に長い第１金属配線７０ｉが形成され、この第１金属配線７０ｉに対してバイア７２ｈが形成される。このワード線電圧調整回路５８において中心部に関して点対称な配線レイアウトが実現される。

図３７は、図３６に示す配線レイアウトの上層の配線レイアウトを示す図である。図３７においても、図３６に示すバイアに対応するバイアには同一参照番号を付し、その詳細説明は省略する。

この図３７に示す配線レイアウトにおいては、バイア７２ａ上層に矩形形状の第２金属配線７４ａが設けられ、第２金属配線７４ａに、バイア７２ａと重なり合うように第２バイア７６ａが設けられる。

バイア７２ｂに対して、Ｙ方向に長い矩形形状の第２金属配線７４ｂが設けられ、この第２金属配線７４ｂ上層に、その一部がバイア７２ｂと重なり合うように第３バイア７６ｂが設けられる。バイア７２ｃに対しては、Ｙ方向に延在する第２金属配線７４ｃが設けられる。この第２金属配線７４ｃは、クランプ電源線ＤＰＬＡを構成し、メモリセルＭＣにおいてビット線ＢＬに相当する。

バイア７２ｄおよび７２ｅに対しては、Ｙ方向に延在する第２金属配線７４ｄが接続される。この第２金属配線７４ｄを用いてメモリセルの電源電圧ＶＤＤが伝達される。

バイア７２ｆに対しても、Ｙ方向に延在する第２金属配線７４ｅが設けられる。第２金属配線７４ｅは、クランプ電源線ＤＰＬＢを構成し、メモリセルＭＣにおいては補のビット線／ＢＬを構成する。

バイア７２ｈに対してＹ方向に長い矩形形状の第１金属配線７４ｆが設けられ、この第１金属配線７４ｆ上に、その一部がバイア７２ｈと重なり合うように、第２バイア７６ｃが設けられる。バイア７２ｇに対して、矩形形状の第２金属配線７４ｇが設けられ、この第２金属配線７４ｇ上に、バイア７２ｇと重なり合うようにバイア７６ｄが形成される。

Ｘ方向に延在して、第３金属配線８０ａ、８０ｂおよび８０ｃが互いに間をおいて配設される。第３金属配線８０ａは、第２／第３バイア７６ａを介して第２金属配線７４ａに接続される。第３金属配線８０ｂは、第２バイア７６ｃおよび７６ｂを介して、第２金属配線７４ｆおよび７４ｂに結合される。第３金属配線８０ｂはワード線ＷＬに相当し、第３金属配線８０ａが接地電圧ＶＳＳを伝達する接地線に対応する。

第３金属配線８０ｃは、バイア７６ｄを介して第２金属配線７４ｇに結合され、接地電圧ＶＳＳを伝達する。

接地電圧ＶＳＳを、第２金属配線７４ａおよび７４ｇに対し第２／第３バイア７６ａおよび７６ｄを介して伝達することにより、メモリセル内の電源電圧ＶＤＤを伝達する電源線７４ｄと接地線との衝突を防止して、接地電圧および電源電圧を伝達することができる。

この図３７に示す構成において、メモリセルＭＣの配線レイアウトと、このバイア７２ｃおよび７２ｆが設けられていない点を除いてワード線電圧調整回路５８の配線レイアウトは同じである。これにより、ワード線ＷＬを構成する第３金属配線８０ｂ、接地線および第３金属配線８０ａおよび８０ｃを、Ｘ方向に沿って、メモリセル行に対応して、連続的に延在させることができる。

したがって、この図３５から図３７に示すように、メモリセルＭＣのトランジスタ配置を用いて、実質的に同じ配線レイアウトを用いてワード線電圧調整回路５８を配置することができ、メモリセルＭＣと同じトランジスタ配置を繰返し配置し、またビット線およびクランプ電源線を同相配線で同じ配線レイアウトで配置することができ、メモリセルアレイの配線レイアウトに影響を及ぼすことなく、ワード線ドライバの電源電圧レベルをＶＤＤ−Ｖｔｈｐレベルにクランプし、選択ワード線の電圧レベルをメモリセルの負荷トランジスタのしきい値電圧の変動に応じて調整することができる。

なお、レベルシフタＬＳＦは、メモリセルＭＣと同一レイアウトでトランジスタが配置される。このレベルシフタを構成するトランジスタは、メモリセルの対応の負荷トランジスタとサイズ比が、実施の形態２と同様０．８から２倍の範囲図なるように構成されてもよい。

以上のように、この発明の実施の形態６に従えば、選択ワード線電圧の電圧レベルを調整するために、メモリセルと同じトランジスタ配置および同様の配線レイアウトを有するワード線電圧調整回路またはレベルシフタを利用しており、メモリセルアレイの配線レイアウトに悪影響を及ぼすことなく効率的に、ワード線電圧調整回路を配置することができる。

また、メモリセルと同じトランジスタ配置のレベルシフタまたはワード線電圧調整回路を用いており、メモリセルのトランジスタの電気的特性に応じてワード線電圧を正確にメモリセルトランジスタの電気的特性のばらつきを反映して選択ワード線電圧レベルを調整することができる。

［実施の形態７］
図３８は、この発明の実施の形態７に従う半導体記憶装置の全体の構成を概略的に示す図である。この図３８に示す半導体記憶装置は、以下の点で、図７に示す半導体記憶装置とその構成が異なる。

すなわち、ワード線ＷＬ０−ＷＬｎそれぞれに対して設けられるプルダウン素子ＰＤに対し、これらのプルダウン素子ＰＤにおける導通状態のトランジスタ素子の数を調整するためのワード線電圧調整回路１００が設けられる。プルダウン素子ＰＤにおいては、先の実施の形態２において説明したように、複数のトランジスタ素子が並列にそれぞれ対応のワード線に結合されている。ワード線電圧調整回路１００からのスタティックノイズマージン調整用の制御信号群ＳＭＧに従って導通状態とされるトランジスタ素子の数を調整する。これにより、設計段階において読出時における選択ワード線の電圧レベルを最適化する。また、製品製造時において、メモリセルの特性に応じて、導通状態とされるプルダウントランジスタ素子の数を調整して、メモリセルの特性バラツキを補償して、最適なレベルに選択ワード線電圧レベルを設定する。

また、メモリセル列それぞれに対応して、セル電源配線ＰＶＬＡが設けられ、このセル電源配線ＰＶＬＡは、書込アシストアレイ電源回路１０８により、その電圧レベルが、各列単位で調整される。セル電源配線ＰＶＬＡは、後にその構成を示すように、メモリセルにハイ側電源電圧ＶＤＤを伝達するセル電源線と、セル電源線の電圧レベルを降下させるために利用されるダウン電源線を備える。

書込アシストアレイ電源回路１０８は、書込指示信号ＷＥと列選択信号ＣＳＬとに従って、選択列のセル電源線（ＶＤＤ電源線）の電圧レベルをデータ書込時低下させ、応じて、書込時の動作マージンを拡大する。先に実施の形態２等において説明したように、読出アシスト用のプルダウン素子ＰＤにより、選択ワード線の電圧レベルが低下し、アクセストランジスタの駆動力が小さくし、読出マージンを確保する。この場合、電源電圧レベルによっては、書込マージンが低下する可能性がある。この書込マージンの低下を抑制するために、セル電源線（ＶＤＤ電源線）の電圧レベルを少し低下させ、メモリセルＭＣのラッチ能力を小さくして、書込マージンを拡大する。これにより、確実にデータ書込および読出を安定かつ高速に実行する。

選択行かつ非選択列のメモリセルについては、セル電源線の電圧レベルが低下するものの、アクセストランジスタの駆動力は小さくされており、読出マージンは充分に確保される。非選択行かつ選択列のメモリセルについては、アクセストランジスタは非導通状態であり、ハイ側セル電源電圧が低下しても、安定にデータを保持することができる。

図３９（Ａ）および３９（Ｂ）は、図３８に示すプルダウン素子ＰＤおよびワード線ドライバＷＤＶの構成の一例を示す図である。図３９（Ａ）において、ワード線ドライバＷＤＶが、ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられ、ワード線選択信号（デコード信号）に従って対応のワード線を選択状態に駆動する。

これらのワード線ドライバＷＤＶは、同一構造を有するため、図３９（Ａ）においては、ワード線ＷＬ０に対して設けられるワード線ドライバＷＤＶの構成要素について参照符号を付す。ワード線ドライバＷＤＶは、ワード線選択信号に従って対応のワード線（ＷＬ０）へ電源電圧ＶＤＤを供給するＰチャネルＭＯＳトランジスタＰＱ１５と、ワード線選択信号に従って対応のワード線（ＷＬ０）を接地電圧レベルへ放電するＮチャネルＭＯＳトランジスタＮＱ１５とを含む。

ビット線ＢＬおよび／ＢＬとワード線ＷＬ０−ＷＬｎの交差部に対応してメモリセルＭＣが配置される。メモリセルＭＣについても、各メモリセルは同一構造であり、ワード線ＷＬ０に接続されるメモリセルＭＣの構成を代表的に示す。メモリセルＭＣは、データを記憶するインバータラッチで構成されるフリップフロップＦＦと、対応のワード線（ＷＬ０）上の信号に応答して内部の記憶ノードをビット線ＢＬおよび／ＢＬに接続するアクセストランジスタＡＴｒを含む。

ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられるプルダウン素子ＰＤについても、同一構成を有するため、図３９（Ａ）においては、ワード線ＷＬ０に対して設けられるプルダウン素子ＰＤの構成要素に参照符号を付す。プルダウン素子ＰＤは、プルダウン制御信号ＬＳＭに従って選択的に導通し、導通時対応のワード線を接地ノードに結合するするプルダウントランジスタＤＴｒａと、プルダウン制御信号ＳＭ＜０＞に従って選択的に導通し、導通時、対応のワード線を接地ノードへ結合するプルダウントランジスタＤＴｒｂと、プルダウン制御信号ＳＭ＜１＞に従って選択的に導通し、導通時、対応のワード線（ＷＬ０）を接地ノードに結合するプルダウントランジスタＤＴｒｃを含む。

これらのプルダウントランジスタＤＴｒａ−ＤＴｒｃの各々は、メモリセルＭＣのアクセストランジスタＡＴｒと同じしきい値電圧特性（同じレイアウト）を有するトランジスタ（レプリカトランジスタ）の並列体で構成される。図３９（Ａ）においては、プルダウントランジスタＤＴｒａおよびＤＴｒｂが、各々、４つのレプリカアクセストランジスタＡＴｒで構成され、プルダウントランジスタＤＴｒｃが、８個のレプリカアクセストランジスタＡＴｒで構成される場合を一例として示す。

図３９（Ｂ）は、この図３９（Ａ）に示すプルダウントランジスタＤＴｒａ−ＤＴｒｃ（ＤＴｒで示す）の構成を示す図である。図３９（Ｂ）において、プルダウントランジスタＤＴｒ（ＤＴｒａ，ＤＴｒｂ，ＤＴｒｃ）は、ワード線ＷＬと接地ノードの間に並列に接続される複数の単位トランジスタ（レプリカアクセストランジスタ）ＵＡＴｒを含む。単位トランジスタＵＡＴｒは、メモリセルＭＣのアクセストランジスタＡＴｒと同じレイアウトを有し、各ワード線に対応して、メモリセルＭＣのアクセストランジスタＡＴｒと同じゲート電極ピッチおよびゲート−コンタクト距離で配置される。このプルダウントランジスタのレイアウトについては後に詳細に説明する。

これらの単位トランジスタＵＡＴｒが、ｋ個並列に設けられ、それぞれ、制御信号ＳＭ（ＬＳＭ，ＳＭ＜０＞およびＳＭ＜１＞）に従って並行して導通状態となる。単位トランジスタのオン抵抗をＲｎとすると、ｋ個の単位トランジスタＵＡＴｒの合成オン抵抗は、Ｒｎ／ｋとなる。従って、導通状態となる単位トランジスタＵＡＴｒの数を制御信号により設定することにより、ワード線ドライバＷＤＶのプルアップトランジスタＰＱ１５のオン抵抗との抵抗比を調整することができ、応じて、選択ワード線の電圧レベルを最適化することができる。

この図３９（Ａ）に示すように、プルダウン素子ＰＤにおいて、メモリセルＭＣのアクセストランジスタＡＴｒと同じレイアウトを有するトランジスタ（レプリカアクセストランジスタ）でプルダウントランジスタＤＴｒを構成することにより、プルダウン素子ＰＤのしきい値電圧特性およびオン抵抗などのトランジスタパラメータが、メモリセルＭＣのアクセストランジスタＡＴｒを介してフリップフロップＦＦに含まれるドライブトランジスタのトランジスタパラメータのばらつきを反映することができる。したがって、先に図２２においてダミーセルを用いてプルダウン素子を形成した場合と同様、メモリセルＭＣにおけるアクセストランジスタＡＴｒのしきい値電圧変動量に応じて、ワード線ＷＬ０−ＷＬｎの電位低下量を調整することができ、メモリセルＭＣのスタティックノイズマージンの低下を抑制して読出マージンを拡大することができる。

特に、制御信号ＬＳＭ、ＳＭ＜０＞およびＳＭ＜１＞を用いて、プルダウン素子ＰＤにおいて、プルダウントランジスタＤＴｒａ、ＤＴｒｂおよびＤＴｒｃが選択的に導通状態に設定される。この構成により、プルダウン素子ＰＤの合成オン抵抗を微調整することができる。設計段階において、ワード線ドライバＷＤＶに含まれるＰチャネルＭＯＳトランジスタＰＱ１５のオン抵抗とプルダウン素子ＰＤの合成オン抵抗による抵抗分圧回路分圧比をメモリセルＭＣの特性に応じて最適値に設定することができる。生産立ち上げ時において、製造工程において製造プロセスが確定されるまで、これらの制御信号を利用して選択ワード線の電圧レベルを微調整して読出および書込マージンを最適化する。また、製造プロセスが固定された量産段階においては、製品製造時のテスト工程において、メモリセルのマージンに応じてワード線電圧レベルを調整することができ、製品歩留まりを改善することができる。

また、制御信号ＬＳＭ、ＳＭ＜０＞およびＳＭ＜１＞は、図３８に示すワード線電圧調整回路１００から与えられる制御信号群ＳＭＧに含まれる。半導体記憶装置のテスト工程において、読出マージンおよび書込マージン等の特性を、制御信号ＬＳＭ、ＳＭ＜０＞およびＳＭ＜１＞を順次選択状態へ駆動してテストする。このテスト結果に応じて、制御信号ＬＳＭ、ＳＭ＜０＞およびＳＭ＜１＞を、たとえばヒューズプログラム回路などを用いて固定的にその電位レベルを設定する。

なお、制御信号ＬＳＭが、いわゆるデフォルト値として、常時選択状態に設定される構成が用いられてもよい。制御信号ＬＳＭが１つだけ活性状態に維持され、制御信号ＳＭ＜０＞およびＳＭ＜１＞がともに非選択状態に維持される場合には、プルダウン素子の抵抗値が最も大きい状態であり、ワード線の選択時の電位降下量が一番小さなときであり、メモリセルＭＣのスタティックノイズマージンＳＮＭが一番大きな状態に対応する。スタティックノイズマージンＳＮＭが小さくなるにつれ、導通状態とされるプルダウン単位トランジスタＵＡＴｒの数を増加させる。

図４０は、図３８に示す半導体記憶装置の要部の構成をより具体的に示す図である。図４０においては、１行２列に配列されるメモリセルＭＣａおよびＭＣｂをメモリセルＭＣの代表として示す。ワード線ＷＬａ−ＷＬｃにおいても、それぞれ、メモリセルＭＣが接続される。これらのワード線ＷＬａ−ＷＬｃそれぞれに、ワード線ドライバＷＤＢおよびプルダウン素子ＰＤが設けられる。プルダウン素子ＰＤは、図３９（Ａ）および（Ｂ）に示す制御信号群ＳＭＧにより、その内部の単位トランジスタ（レプリカアクセストランジスタ）ＵＡＴｒが選択的に導通状態に設定される。図４０においては、プルダウン素子ＰＤ内において、非導通状態に維持される単位トランジスタは示していない。制御信号群ＳＭＧの制御信号は、選択時、電源電圧レベルに設定されるため、図４０において、プルダウン素子ＰＤ内の導通状態の単位トランジスタＵＡＴｒのゲートが電源ノードに接続されるように示す。

メモリセルＭＣａが、ビット線ＢＬａ／ＢＬａに接続され、メモリセルＭＣｂが、ビット線ＢＬｂおよび／ＢＬｂに結合される。

セル電源配線ＰＶＬＡは、各メモリセル列に対応して配置されるセル電源線ＡＲＶＤ（ＡＲＶＤａ，ＡＲＶＤｂ）と、ダウン電源線ＤＷＶＤ（ＤＷＶＤａ，ＤＷＶＤｂ）を含む。メモリセルＭＣａおよびＭＣｂに対して、セル接地線ＡＲＶＳが列方向に直線的に延在して配置される。このセル接地線ＡＲＶＳは、行方向において隣接する２つのメモリセルにより共有される。セル電源線ＡＲＶＤａおよびＡＲＶＤｂは、それぞれ、対応の列のメモリセルＭＣａ，ＭＣｂのハイ側電源ノードＶＨに結合され、寄生容量ＣＰ０を有する。ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂの各々は、同様、その配線容量による寄生容量ＣＰ１を有する。

ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂは、２列ごとに共通に接続される。セル電源線ＡＲＶＤには、対応の列のメモリセルのハイ側電源ＶＨノードが接続され、一方、ダウン電源線ＤＷＤは、読出時およびスタンバイ時には、接地ノードに結合され、メモリセルには接続されていない。従って、セル電源線ＡＲＤＶの配線容量は、メモリセルの負荷トランジスタの寄生容量により、ダウン電源線ＤＷＤＶの配線容量よりも大きい。この配線容量の差を埋めて、セル電源線を選択時にその電圧レベルを低下させるために、複数のダウン電源線ＤＶＤＷを１つのグループとして、選択列のセル電源線ＡＲＤＶに結合する。

書込アシストアレイ電源回路１０８は、データ書込時、メモリセル列ごとに、このセル電源線の電圧レベルを調節する。すなわち、この書込アシストアレイ電源回路１０８は、書込列指示信号ＷＥ［ｎ］の非選択時導通し、セル電源線ＡＲＶＤａを電源ノードに結合するＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）１１０ａと、書込列選択信号ＷＥ［ｎ］の選択時導通し、セル電源線ＡＲＶＤａをダウン電源線ＤＷＶＤａおよびＤＷＶＤｂに結合するＮチャネルＭＯＳトランジスタ１１１ａと、書込列指示信号ＷＥ［ｎ＋１］の非選択時導通し、セル電源線ＡＲＶＤｂを電源ノードに結合するＰチャネルＭＯＳトランジスタ１１０ｂと、書込列指示信号ＷＥ［ｎ＋１］の選択時導通し、セル電源線ＡＲＶＤｂを、ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂに結合するＮチャネルＭＯＳトランジスタ１１１ｂと、書込指示信号ＷＥＺの非活性化時（スタンバイ時およびデータ読出時）導通し、ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂを接地ノードに結合するＮチャネルＭＯＳトランジスタ１１２を含む。

書込列指示信号ＷＥ［ｎ］およびＷＥ［ｎ＋１］は、データ書込時、対応のメモリセル列（ビット線ＢＬａ，／ＢＬａ、ＢＬｂ，／ＢＬｂ）の選択時、それぞれ、選択状態へ駆動される（Ｈレベルへ駆動される）。書込指示信号ＷＥＺは、書込モード時Ｌレベルに設定される。したがって、書込モード時においては、ダウン電源線ＤＷＶＤａおよびＤＷＶ
Ｄｂは、接地電圧レベルでフローティング状態に維持される。一方、書込列のセル電源線ＡＲＶＤ（ＡＲＶＤａまたはＡＲＶＤｂ）が、ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂに結合される。したがって、セル電源線ＡＲＤＶに蓄積される電荷の寄生容量ＣＰ０および２・ＣＰ１の容量回路による容量分割により、選択列のセル電源線ＡＲＶＤ（ＡＲＶＤａ，ＡＲＶＤｂ）の電圧レベルが低下する。

図４１は、この図４０に示す書込アシストアレイ電源回路１０８の動作について説明する。

まず、データ読出を行なうリードサイクルにおいて、選択行に対応するワード線ＷＬが、対応のワード線ドライバＷＤＶにより選択状態へ駆動される。このとき、プルダウン素子ＰＤにより、選択ワード線ＷＬの電圧レベルは、アレイ電源電圧（ビット線プリチャージ電圧レベル）よりも低い電圧レベルである。ワード線ＷＬが選択状態へ駆動されると、対応行のメモリセルにおいてアクセストランジスタＡＴｒ（ＮＱ３，ＮＱ４）が導通し、Ｌデータを格納する記憶ノードに接続されるビット線（／ＢＬ）の電圧レベルが低下する。

リードサイクルにおいては、書込列指示信号ＷＥ［ｎ］、ＷＥ［ｎ＋１］はともにＬレベルであり、書込指示信号ＷＥＺはＨレベルである。したがって、書込アシストアレイ電源回路１０８において、ＭＯＳトランジスタ１１０ａおよび１１０ｂが導通状態であり、ＭＯＳトランジスタ１１１ａおよび１１１ｂは非導通状態である。したがって、各メモリセルに対して、セル電源線ＡＲＶＤ（ＡＲＶＤａ，ＡＲＶＤｂ）を介してセル電源電圧がハイ側電源ノードＶＨに供給される。アクセストランジスタのコンダクタンスが小さくされ、電流駆動力が応じて小さくされており、この選択行のメモリセルのスタティックノイズマージンは大きく、安定にデータの読出を行なうことができる。

データ書込を行なうライトサイクルにおいて、まず、書込指示信号ＷＥＺがＬレベルとなり、書込アシストアレイ電源回路１０８において、ＭＯＳトランジスタ１１２が非導通状態となる。応じて、ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂが、接地電圧レベルでフローティング状態となる。また、図示しない列アドレス信号に従って列選択回路からの列選択信号と書込指示信号とに従って各列に対する書込列指示信号（ＷＥ［ｎ］）がＨレベルへ駆動される。応じて、ＭＯＳトランジスタ１１０ａが非導通状態、ＭＯＳトランジスタ１１１ａがオン状態となり、メモリセルＭＣａに対するセル電源線ＡＲＶＤａが、電源ノードから分離され、また、ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂに電気的に接続される。このセル電源線ＡＲＶＤａの寄生容量ＣＰ０に蓄積された電荷が、ダウン電源線ＤＷＶＤａおよびＤＷＶＤｂの寄生容量ＣＰ１に分配され、これらの寄生容量ＣＰ０およびＣＰ１の容量比に比例して、セル電源線ＡＲＶＤａの電圧レベルが低下する。

図４１においては、セル電源線ＡＲＶＤａおよびダウン電源線ＤＷＶＤａの電圧レベルが互いに異なる電圧レベルで維持される状態を示す。これは、スイッチングＭＯＳトランジスタ１１１ａおよび１１１ｂのオン抵抗による電圧分布が生じるためである。セル電源線ＡＲＤＶの寄生容量ＣＰ０は、ダウン電源線ＤＶＤＷの寄生容量ＣＰ１よりも充分に大きく、これら電源線ＡＲＤＶおよびＤＷＤＶの電圧レベルが同一電圧レベルとされても、セル電源線ＡＲＶＤの電位降下量は充分小さく、非選択メモリセルの保持データの破壊は生じない。同電位とされる場合のセル電源線ＡＲＤＶおよびダウン電源線ＤＷＤＶの電圧Ｖｓは、次式で示される。

Ｖｓ＝ＣＰ０・ＶＤＤ・（ＣＰ０＋ＣＰ１）
スイッチング用のＭＯＳトランジスタ１１１ａおよび１１１ｂのオン抵抗を比較的大きくして、セル電源線ＡＲＤＶおよびダウン電源線ＤＷＤＶの電圧レベルを意図的に異ならせる場合には、確実にセル電源線ＡＲＶＤａの電圧レベルの低下を抑制することができ、非選択メモリセルのスタティックノイズマージンが低下して保持データが反転する状態が生じるのを抑制することができる。

セル電源線の降下電圧レベルは、選択ワード線の電圧レベルの低下によるアクセストランジスタの駆動力低下による書込マージンの低下を補償することができ、かつ非選択メモリセルのスタティックノイズマージンが充分に維持される電圧レベルであればよい。

セル電源線ＡＲＶＤａの電源電圧はメモリセルＭＣａのハイ側電源ノードＶＨに接続されている。したがって、負荷ＭＯＳトランジスタＰＱ１およびＰＱ２の電流駆動力が小さくなる（ソース電圧が低下するため、Ｌデータをゲートに受ける負荷トランジスタのゲート−ゲート間電圧が小さくなる）。アクセストランジスタＡＴｒ（ＮＱ３，ＮＱ４）の電流駆動力は、データ読出時と同じであり、変化しない。したがって、選択列のメモリセルＭＣａの書込マージンが増大し、Ｈデータを格納するストレージノードが書込データに従って高速でＬレベルに放電される。これにより、選択メモリセルに対して、ビット線ＢＬ，／ＢＬに伝達されたデータに従って、高速でデータの書込を行なうことができる。

データ書込が完了すると、ビット線ＢＬおよび／ＢＬはビット線負荷回路により、アレイ電源電圧レベルに復帰し、また、ワード線ＷＬが非選択状態へ駆動される。この後、また書込列選択信号ＷＥ［ｎ］も非選択状態となり、ＭＯＳトランジスタ１１１ａが非導通状態、ＭＯＳトランジスタ１１０ａが導通状態となり、また、ＭＯＳトランジスタ１１２が導通状態となる。応じて、ダウン電源線ＤＷＶＤａおよびＤＷＤＶｂが再び接地電圧レベルに駆動され、一方、セル電源線ＡＲＶＤａがアレイ電源電圧レベルに復帰する。

図４２は、図４１に示す破線領域Ｉの信号波形を拡大して示す図である。図４２において、縦軸に電圧（単位Ｖ）を示し、横軸に時間（単位ｎｓ）を示す。この図４２に示すように、書込列選択信号ＷＥ［ｎ］が選択状態へ駆動されると、高速で、セル電源線ＡＲＶＤの電圧レベルが低下する。これは、電源ノードからの充電を行なうものではなく、単に、容量間の電荷の移動である。導電線（電源線）間の電荷の移動は、高速で行なわれるため、選択列のセル電源線ＡＲＶＤの電圧レベルを高速で降下させることができる。たとえば、書込動作開始後、０．３ｍｓ経過時に、約１００ｍＶセル電源線の電圧レベルが低下している。

また、このダウン電源線とセル電源線の寄生容量を利用した電荷の移動だけであり、別の電源線を用いて書込時および読出時で、このセル電源線の電圧を切換える必要がなく、電源回路の構成が簡略化される。また、単に容量素子間の電荷の移動であり、この書込サイクル時、セル電源線と接地ノードの間に貫通電流が流れる経路は発生せず、消費電力が低減される。

このセル電源線ＡＲＶＤａの書込時の電圧レベルは、セル電源線ＡＲＶＤ（ＡＲＶＤａ，ＡＲＶＤｂ）の寄生容量ＣＰ０とダウン電源線ＤＷＶＤ（ＤＷＶＤａ，ＤＷＶＤｂ）の寄生容量ＣＰ１の容量比を適切な値に定めることにより調整することができる。プルダウン素子による選択ワード線の電圧レベルに応じて、最適な電圧レベルに書込時の選択列のセル電源線の電圧レベルを設定する。

なお、図４０に示す配置においては、２列の配設されるダウン電源線ＤＷＶＤａおよびＤＷＶＤｂが、データ書込時選択列のセル電源線ＡＲＶＤ（ＡＲＶＤａ，ＡＲＶＤｂ）と短絡されているまたは電気的に結合されている。しかしながら、このセル電源線の書込時の電圧レベルと、寄生容量ＣＰ０およびＣＰ１の容量値に応じて、このダウン電源線が、４列に１つ設けられ、選択列のセル電源線が、対応のダウン電源線に結合されてもよい。
また、選択列のセル電源線が１つのダウン電源線に結合されても良い。

図４３は、図４０に示す書込指示信号ＷＥＺおよび書込列指示信号ＷＥ［ｎ］を発生する部分の構成の一例を示す図である。図４３において、書込指示信号ＷＥＺは、図３８に示す主制御回路７に含まれるＮＡＮＤ回路１２０から生成される。このＮＡＮＤ回路１２０は、外部からの書込イネーブル信号ＷＥとチップイネーブル信号ＣＥとを受けて、両者がともに活性状態（Ｈレベル）のとき、書込指示信号ＷＥＺを、活性状態のＬレベルに設定する。

書込列指示信号ＷＥ［ｎ］は、インバータ１２４を介して与えられる書込指示信号ＷＥＺと列デコード回路１２２からの列選択信号ＣＳＬ［ｎ］を受けるＡＮＤ回路１２６から生成される。このＡＮＤ回路１２６は、メモリセルアレイの各列ごとに設けられ、書込時、対応の列に対して列選択信号ＣＳＬｉに従って書込列指示信号ＷＥ［ｉ」を生成する。

列デコード回路４は、図３８に示す列選択回路４に含まれ、主制御回路７から与えられる列アドレス信号ＣＡは、チップイネーブル信号ＣＥの活性化時、この与えられる列アドレス信号ＣＡをデコードし、選択列に対応する列選択信号ＣＳＬ［ｎ］を選択状態のＨレベルへ駆動する。

この書込列指示信号ＷＥ［ｎ］は、書込指示信号ＷＥＺがＬレベルであり、書込モードを示し、かつ列選択信号ＣＳＬ［ｎ］がＨレベルであり、対応の列（ビット線対ＢＬａ、／ＢＬａ）が指定されたときに、活性状態のＨレベルとなる。

以上のように、この発明の実施の形態７に従えば、プルダウン素子を、複数の単位トランジスタ（レプリカアクセストランジスタ）で構成し、選択的に制御信号に従って導通状態に設定している。したがって、設計時、そのワード線電圧レベルが最適値に設定されるまで、読出時のワード線電圧レベルを微調整することができ、最適な動作特性を実現するワード線電圧レベルを得ることができる。また、実際の量産時において、各製品ごとに、メモリセルのしきい値電圧のばらつきに応じて、レプリカアクセストランジスタの導通状態の数を調整することにより、最適な電圧レベルに設定することができる。

また、書込アシストアレイ電源回路を用い、各列後に設けられるセル電源線の電圧レベルを、ダウン電源線との電気的結合により、その電圧レベルを寄生容量間の電荷の移動により低下させており、選択ワード線の電圧レベルが低下される場合においても、データ書込時、高速に、選択メモリセルのハイ側電源電圧のレベルを低下させて、書込マージンを拡大することができる。これにより低電源電圧下においても、安定に高速でデータの書込および読出を行なうことのできる半導体記憶装置を実現することができる。

なお、上述の説明において、ワード線ＷＬは、非階層構造を有するように示す。しかしながら、先の実施の形態において示したように、このワード線ＷＬは、メインワード線とサブワード線とに分割される階層ワード線構成を有してもよい。プルダウン素子ＰＤは、各サブワード線に対して設けられる。

［プルダウン素子のレイアウト］
ワード線ごとに設けられるプルダウン素子ＰＤは、メモリセルに含まれるアクセストランジスタのレプリカトランジスタ（同一レイアウトを有し、同じしきい値電圧特性を有する）を利用して実現される。メモリセルのアクセストランジスタのレプリカトランジスタを配置するために、先の実施の形態において説明したダミーセルを利用する場合（図２２の実施の形態５）と同様、メモリセルのアクセストランジスタのレイアウトと同様のレイアウトを有するレプリカトランジスタをメモリセルの製造工程と同一の製造工程で形成する。以下、プルダウン素子を構成するレプリカアクセストランジスタのレイアウトおよびメモリセルのレイアウトについて以下説明する。

図４４は、メモリセルアレイの活性領域から第１金属配線までのレイアウトを示す図である。図４４において、列方向に直線的に延在して、Ｎ型活性領域１３０ａ−１３０ｅが、互いに間をおいて配置される。これらのＮ型活性領域１３０ａ−１３０ｅは、それぞれＰウェル領域内に形成される。これらのＮ型活性領域１３０ａ−１３０ｅにおいて、メモリセルＭＣのアクセストランジスタおよびドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）が形成される。

この図４４に示すメモリセルアレイのレイアウトにおいて、メモリセルＭＣが、その境界領域に関して、行方向および列方向に鏡映対称に繰返し配置される。したがって、図４０においては、図面の煩雑を避けるために、メモリセルＭＣに対する配線およびコンタクトについて参照符号を付す。メモリセルＭＣ領域内において、列方向に長い矩形形状のＰ型活性領域１３２ａおよび１３２ｂが、互いに位置をずらせてかつ互いに分離して配置される。これらのＰ型活性領域１３２ａおよび１３２ｂにおいて負荷トランジスタ（ＰチャネルＭＯＳトランジスタ）が形成される。

ゲート電極１３３ａが、Ｎ型活性領域１３０ｂと交差するように、行方向に延在して配置される。このゲート電極１３３ａは、コンタクトＣＣ１を介して第１金属配線ＦＭ１に電気的に接続される。この第１金属配線ＦＭ１は、列方向に長い矩形形状に形成され、上層の配線とのコンタクトを取るための中間層として用いられる。

活性領域１３０ｂおよび１３２が、第１金属配線ＦＭ３によりそれぞれコンタクトＣＣ３および共有コンタクトＳＣＴａにより電気的に結合される。共有コンタクトＳＣＴａは、行方向に延在するゲート電極１３３ｂに電気的に接続され、活性領域１３２ａをまた、ゲート電極１３３ｂに結合する。このゲート電極１３３ｂは、活性領域１３２ｂおよび１３２ｃと交差するように行方向に延在してメモリセルＭＣ領域内に配置される。

このメモリセルＭＣ境界領域において、ゲート電極１３３ａおよび１３３ｂに隣接して、第１金属配線ＦＭ２およびＦＭ４が形成される。これらの第１金属配線ＦＭ２およびＦＭ４は、それぞれコンタクトＣＣ２およびＣＣ４を介して活性領域１３０ｂおよび１３２ｂに接続される。

活性領域１３２ｂは、また、第１金属配線ＦＭ７を介して活性領域１３０ｃに結合される。すなわち、第１金属配線ＦＭ７は、コンタクトＣＣ７を介して不純物領域１３０ｃに結合され、また共有コンタクト１３２ｂを介して不純物活性領域１３２ｂおよびゲート電極１３３ｃに結合される。ゲート電極１３３ｃは、また活性領域１３２ａおよび１３０ｂと交差するように行方向に延在してメモリセルＭＣ内に配置される。

ゲート電極１３３ｃに隣接して、また、第１金属配線ＦＭ５およびＦＭ６が配置される。第１金属配線ＦＭ５は、コンタクトＣＣ５を介して不純物領域１３０ｂと電気的に結合され、第１金属配線ＦＭ６がコンタクトＣＣ６を介して活性領域１３２ａに結合される。

このゲート電極１３３ｃと行方向に沿って整列してかつ分離して、不純物領域１３０ｃおよび１３０ｄと交差するようにゲート電極１３３ｄが配置される。このゲート電極１３３ｄは、コンタクトＣＣ９を介して第１金属配線ＦＭ９に結合される。

同様、この第１金属配線ＦＭ９とゲート電極１３３ｂと対向して、第１金属配線ＦＭ１０が配置される。この第１金属配線ＦＭ１０はコンタクトＣＣ１０を介して活性領域１３０ｃに電気的に接続され、またコンタクト（ＣＣ）を介して活性領域１３０ｂに結合される。

このメモリセルＭＣの配置が、行および列方向に鏡映対称に繰返し配置され、第１金属配線ＦＭ、共有コンタクトＳＣＴ、Ｐ型活性領域１３２、コンタクトＣＣが配置され、メモリセルＭＣが行列状に配置される。

図４４に示すように、ゲート電極が全て行方向に長い矩形形状に形成され、各活性領域１３２ａ−１３２ｅにおいては、列方向において同一ピッチでゲート電極およびコンタクトが配置される。従って、アクセストランジスタおよびドライブトランジスタを同一パターンで配置することができ、これらのトランジスタの特性のバラツキを抑制することができる。

また、活性領域も列方向に直線的に延在して配置される。従って、レイアウトにおいては全て直線的に配線および活性領域が配置され、メモリセルのレイアウトが簡略化され、また、配線のエッジ効果の影響を無くすことができる。

図４５は、図４４に示すゲート電極、第１金属配線および上層の第２金属配線のレイアウトを示す図である。図４５において、各Ｎ型活性領域および２列のＰ型活性領域に対応して、列方向に直線的に延在して第２金属配線１３４ａ−１３４ｇがそれぞれ配置される。図４４に示すＮ型活性領域１３４ｂおよび１３４ｃそれぞれに対応して配置される第２金属配線１３４ｂおよび１３４ｄが、それぞれビット線ＢＬおよび／ＢＬを構成し、図４４に示すＰ型活性領域１３２ａおよび１３２ｂに対応して配置される第２金属配線１３４ｃは、セル電源線ＡＲＶＤを構成し、対応の列のメモリセルＭＣ内の負荷トランジスタにセル電源電圧を伝達する。

この図４５においても、メモリセルＭＣに対する配線レイアウトは、行および列方向に鏡映対称に繰返し配置されるため、メモリセルＭＣの配線に対してのみ参照番号を付す。

図４５において、ゲート電極１３３ａ−１３３ｄは、それぞれ、図４４に示すゲート電極配線１３３ａ−１３３ｄに対応する。ゲート電極配線１３３ａに対して設けられる第１金属配線ＦＭ１は、バイアＶＶ１を介して第２金属配線ＳＭ１に結合される。同様、第１金属配線ＦＭ５が、バイアＶＶ２を介して第２金属配線ＳＭ２に結合される。この第２金属配線ＳＭ２は、セル接地電圧ＡＲＶＳＳを伝達するために用いられる。

第１金属配線ＦＭ２は、バイアＶＶ３を介して第２金属配線１３４ｂに電気的に結合される。同様、第１金属配線ＦＭ４は、バイアＶＶ５を介して第２金属配線１３４ビニール結合され、また、第１金属配線ＦＭ６が、バイアＶＶ３を介して第２金属配線１３４ｃに結合される。

第１金属配線ＦＭ８がバイアＶＶ６を介して第２金属配線１３４ｄに結合される。同様、ゲート電極１３３ｄが、結合される第１金属配線ＦＭ９はバイアＶＶ８を介して第２金属配線ＳＭ４に結合される。

第１金属配線ＦＭ１０は、バイアＶＶ７を介して第２金属配線ＳＭ３に結合される。バイアＶＶ３に結合される第２金属配線ＳＭ３は、セル接地電圧を伝達するために用いられる。これらの第２金属配線ＳＭ１−ＳＭ４は、それぞれ、対応の第１金属配線に対する上層配線との電気的接続を取るための中間層として用いられる。

第１金属配線ＦＭ３、ＦＭ７は、メモリセルＭＣ内部において、ストレージノードに対するトランジスタの相互接続を形成しており、上層金属配線には接続されない。

なお、バイアＶＶ、第１金属配線ＦＭおよび第２金属配線ＳＭも、このメモリセルＭＣ内における配置と同様、メモリセルアレイ内において行および列方向に沿って鏡映対称に配置される。

図４６は、メモリセルアレイにおける第２金属配線および第３金属配線のレイアウトをゲート電極のレイアウトとともに概略的に示す図である。図４６においては、メモリセルＭＣに対して配置されるゲート電極１３３ａ−１３３ｄを示す。

図４６において、第３金属配線１３６ａ−１３６ｃが、それぞれ間をおいて、行方向に連続して直線的に延在して配置される。これらの第３金属配線１３６ａ−１３６ｃは、列方向に沿ってアクセストランジスタとの接続部において鏡映対称な配線レイアウトを有する。

この図４６においても、メモリセルＭＣの構成要素に対して参照番号を付し、他の部分については、参照番号は付していない。このメモリセルＭＣにおける配線レイアウトが、行方向および列方向において、鏡映対称に配置される。

メモリセルＭＣの領域において、第３金属配線１３６ｂが、ゲート電極１３３ａに結合される第２金属配線ＳＭ１にバイアＶＷ１を介して結合される。同様、この第３金属配線１３６ｂが、ゲート電極１３３ｂに結合される第２金属配線ＳＭ４にバイアＶＷ４を介して結合される。第２金属配線ＳＭ２は、バイアＶＷ２を介して第３金属配線ＴＭ１に結合される。メモリセルＭＣにおいて、第２金属配線ＳＭ２と点対称の位置にある第２金属配線ＳＭ３が、バイアＶＷ３を介して第３金属配線ＴＭ２に結合される。

これらの第３金属配線１３６ａ−１３６ｃは、それぞれワード線ＷＬを構成し、行選択信号を伝達する。従って、第３金属配線１３６ａ−１３６ｃは、各々、各コンタクト部において２つのアクセストランジスタのゲート電極に電気的に結合される。

図４７は、この発明の実施の形態７に従うメモリセルアレイの第３金属配線および第４金属配線のレイアウトをゲート電極の配線レイアウトともに示す図である。図４７においては、メモリセルＭＣ内のゲート電極に対して参照番号１３３ａ−１３３ｄを付す。メモリセルＭＣの配線レイアウトが、行および列方向に鏡映対称に繰返し配置される。

図４７において、列方向に直線的に延在して、図４６に示す第２金属配線と平面レイアウトにおいてほぼ重なり合うように第４金属配線１４０ａ−１４０ｈが設けられる。メモリセルＭＣに対し、第４金属配線１４０ｂが、バイアＶＸ１を介して、第３金属配線ＴＭ１に結合される。この第３金属配線ＴＭ１は、図４４に示す活性領域１３０ｂに結合され、メモリセルのドライブトランジスタのソースノードに結合される。この第４金属配線１４０ｂは、セル接地電圧を伝達するセル接地線ＡＲＶＳとして用いられる。

第４金属配線１４０ｄは、図４６に示す第２金属配線１３４ｃとほぼ平面レイアウトにおいて重なるように配置される。この第４金属配線１４０ｄは、ダウン電源線ＤＷＶＤとして用いられ、メモリセルＭＣの構成要素とは接続されない。下層に形成されるセル電源線（図４５参照）と、データ書込時、選択的に電気的に接続される。

第４金属配線１４０ｆは、同様、メモリセルＭＣにおいてバイアＶＸ２を介して第３金属配線ＴＭ２に結合される。この第３金属配線ＴＭ２は、図４４に示すように、活性領域１３０ｃに結合され、メモリセルＭＣのドライブトランジスタのソースノードに結合される。この第４金属配線１４０ａは、セル接地線ＡＲＶＳとして用いられる。

第４金属配線１４０ａ、１４０ｃ、１４０ｅおよび１４０ｇは、特に、メモリセルＭＣに対しては、結合されない。これらの第４金属配線１４０ａ、１４０ｃ、１４０ｅ、および１４０ｇは、たとえば、データ書込時に、セル電源線の電圧レベルを調整する制御信号（書込列選択信号）または書込指示信号を伝達する信号線として用いられてもよい。また他の制御信号を伝達する配線層として用いられてもよい。また、単に、ビット線に対するシールド配線として用いられても良い。

図４８は、図４４から図４７に示すメモリセルＭＣの電気的等価回路を示す図である。図４８において、メモリセルＭＣにおいて、Ｎ型活性領域１３０ｂ内に、ＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ１が設けられ、それぞれ、アクセストランジスタおよびドライブトランジスタを構成する。Ｐ型活性領域１３２ａおよび１３２ｂに、それぞれ、負荷トランジスタを構成するＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２が形成される。Ｎ型活性領域１３０ｃに、それぞれドライブトランジスタおよびアクセストランジスタを構成するＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ４が形成される。

ＭＯＳトランジスタＮＱ３は、ゲートがワード線ＷＬに結合され、その一方導通ノードがビット線ＢＬに結合され、他方導通ノードがＭＯＳトランジスタＮＱ１およびＰＱ１のドレインに結合される。ＭＯＳトランジスタＮＱ１は、そのソースがセル接地線ＡＲＶＳに結合される。ＭＯＳトランジスタ１３２ａは、そのソースがセル電源線ＡＲＶＤに結合される。

これらのＭＯＳトランジスタＮＱ１およびＰＱ１のゲートが、先の図４４に示す共通コンタクトおよび第１金属配線を介してＭＯＳトランジスタＰＱ２、ＮＱ２およびＮＱ４のドレインに結合される。ＭＯＳトランジスタＰＱ２およびＮＱ２のゲートが、ＭＯＳトランジスタＮＱ３、ＮＱ１およびＰＱ１のドレインに結合される。ＭＯＳトランジスタＰＱ２およびＮＱ２はそれぞれ、ソースがセル電源線ＡＲＶＤおよびセル接地線ＡＲＶＳに結合される。ＭＯＳトランジスタＮＱ４は、そのソースがビット線／ＢＬに結合される。

したがって、このメモリセルＭＣにおいて活性領域を列方向に沿って連続的に延在して配置し、かつ列方向にセル電源線およびセル接地線を直線的に延在して配置することにより、メモリセル列単位で、セル電源線の電圧レベルの調整が容易となる。特に、図４７に示すように、第４金属配線を用いて、列方向に連続的に延在するダウン電源線ＤＷＶＤを配置することにより、セル電源線とダウン電源線との接続を列単位で制御することができ、セル電源線ＡＲＤＶの書込時の電圧レベルを列単位で容易に調整することができる。

図４９は、プルダウン素子を構成する単位トランジスタ（レプリカアクセストランジスタ）の平面レイアウトを示す図である。図４９においては、活性領域とゲート電極と第１金属配線の電圧を示す。

図４９において、Ｎ型活性領域１５２が互いに間をおいて列方向に直線的に延在して配置される。ゲート電極１５０が行および列方向に整列して配置される。各ゲート電極１５０は、２つの活性領域１５２と交差するように配置される。各ゲート電極列が、２つの活性領域ごとに設けられる。

ゲート電極１５０は、各々列方向において隣接する２つのゲート電極がそれぞれコンタクト１５６ａおよび１５６ｂを介して第１金属配線１５４に接続される。活性領域１５２それぞれにおいては、ゲート電極１５０と交互に、第１金属配線１５５が設けられる。この第１金属配線１５５は、２つの行方向に隣接する活性領域１５２に対して設けられ、それぞれコンタクト１５７ａおよび１５７ｂを介して対応の活性領域１５２に電気的に接続される。

これらの活性領域１５２およびゲート電極１５０は、メモリセルのＮ型活性領域１３０およびゲート電極１３３製造時に並行して作成される。

活性領域１５２の行方向の幅Ｌａと、行方向に隣接する活性領域１５２間の距離Ｌｂは、図４４に示すメモリセル境界におけるアクセストランジスタの活性領域（１３０ａ，１３０ｂ）の幅およびピッチと同じである。また、このゲート電極１５０の列方向についての幅Ｌｃも、図４４に示すゲート電極１３３（１３３ａ，１３３ｂ）と同じであり、また、ゲート電極１５０のピッチＬｅも、図４４に示すメモリセルの隣接アクセストランジスタのピッチと同じである。さらに、ゲート電極１５０と隣接コンタクトの距離ＬｄおよびＬｆも、図４４に示すメモリセル境界領域に配置されるアクセストランジスタと同じ条件である。また、ゲート電極１５０の行方向の長さもメモリセルのゲート電極１３３の行方向の長さと同じである。

したがって、この図４９において配置されるプルダウン素子の単位トランジスタ（レプリカアクセストランジスタ）は、図４４に示すメモリセルのアクセストランジスタと同じ形状パラメータおよびレイアウトパターンを有する。また、活性領域１５２は、図４４に示す活性領域１３０ａおよび１３０ｂと同一不純物濃度で構成される。これにより、プルダウン素子の単位トランジスタ（レプリカアクセストランジスタ）の電気的特性が、メモリセルのアクセストランジスタの電気的特性と同一となる。これにより、メモリセルのアクセストランジスタの製造パラメータのばらつきに起因する電気的特性の変動に応じて、プルダウン素子のオン抵抗を自動的に調整することができ、選択ワード線の電圧レベルを、メモリセルの特性に応じて最適値に設定することができる。

また、各活性領域１５２において列方向に沿って同一ピッチでゲート電極を配置することができ、高密度でプルダウン用の単位トランジスタを配置することができる。従って、複数の単位トランジスタを各ワード線あたりに配置する場合においても、メモリセルアレイのレイアウト面積の増大を抑制して、メモリセルアレイ内にプルダウン用の単位トランジスタを配置することができる。

図５０は、この発明の実施の形態７に従うプルダウン素子の第２金属配線のレイアウトを示す図である。図５０においては、ゲート電極１５０のレイアウトを併せて示す。図５０において、列方向に直線的に延在して、２つの活性領域１５２おきに、第２金属配線１６０が設けられる。この第２金属配線１６０は、バイア１６１を介して、その下層に形成される第１金属配線１５４に電気的に接続される。バイア１６１は、列方向において２つのゲート電極１５０ごとに配設される。１つのバイア１６１により、上下左右に配置される４つのトランジスタを並行して選択する。

また、隣接する活性領域１５２を電気的に接続する第１金属配線１５５に対応して、第２金属配線１６２が設けられる。この第２金属配線１６２は、バイア１６３を介して下層に形成される第１金属配線１５５に接続される。これらの第２金属配線１６０および１６２は、メモリセルのビット線およびセル電源線の製造時に並行して作成される。

したがって、図５０に示すように、第２金属配線１６０および１６２により、それぞれ、互いに分離して配置される第１金属配線１５４および１５５に対して電気的接続が形成され、この電気的接続形成用のバイア１６１および１６３が、行方向において整列して配置される。バイア１６３は、第１金属配線１５５に対応して、各行ごとに形成される。これにより、各単位トランジスタのソースを接地ノードに結合することができる。

図５１は、この発明の実施の形態７に従うプルダウン素子の第３金属配線のレイアウトを示す図である。図５１において、ゲート電極１５０および第２金属配線１６０（１６０ａ，１６０ｂ，１６０ｃ）を併せて示す。

図５１において、行方向に連続的に延在して、２つのゲート電極行ごとに、第３金属配線１６５が設けられる。第３金属配線１６５は、メモリセルアレイのワード線を構成する第３金属配線（１３６ａ−１３６ｃ）と同一工程において連結するように形成される。第３金属配線１６５は、それぞれ、バイア１６６を介して図５０に示す第２金属配線１６２に接続される。この第２金属配線１６２は、隣接する活性領域を電気的に接続する。したがって、１つのバイア１６６により、対応のワード線を構成する第３金属配線１６５に対し２つのトランジスタのドレイン領域が接続される。

第２金属配線１６０（１６０ａ−１６０ｃ）の間に、第３金属配線１６５と列方向において交互に、第３金属配線１６７が設けられる。この第３金属配線１６７はそれぞれ、第２金属配線１６２に対して設けられ、対応の第２金属配線１６２とバイア１６８を介して電気的に接続される。この第３金属配線１６７は、セル接地電圧を伝達するためのコンタクトとして用いられる。

このワード線ＷＬを構成する第３金属配線１６５は、列方向において、２つのゲート電極１５０ごとに設けられる。したがって、先の図４６において示す第３金属配線１３６ａ−１３６ｃと同じ配線ピッチＬｗｌで第３金属配線１６５を配置することができ、メモリセルおよびプルダウン素子の単位トランジスタ（レプリカアクセストランジスタ）に対し、連続的に直線的に延在してワード線ＷＬを構成する第３金属配線を配設することができる。

第２金属配線１６０ａ，１６０ｂおよび１６０ｃに、それぞれ、制御信号ＳＭ＜０＞、ＳＭ＜１＞およびＬＳＭが伝達される。

第２金属配線１６０ａ−１６０ｃ各々において、１本のワード線あたり４つの単位トランジスタ（レプリカアクセストランジスタ）ＵＡＴｒが選択される。すなわち、ワード線を構成する第３金属配線１６５と制御信号線を構成する第２金属配線１６０（１６０ａ−１６０ｃ）の交差部に対して上下左右に配置される４つの単位トランジスタ（レプリカアクセストランジスタ）ＵＡＴｒが、並行して選択される。制御信号線の数を増大することにより、１ワード線あたり同時に選択される単位トランジスタの数は、さらに増大させることができる。ここでは、各制御信号ＳＭ＜０＞、ＳＭ＜１＞およびＬＳＭにより、１ワード線あたり４つの単位トランジスタ（レプリカアクセストランジスタ）ＵＡＴｒが選択される配線レイアウトを一例として示す。行列状に配列される複数のゲート電極を利用して１つのコンタクト／バイアにより、複数のゲート電極に選択信号を伝達することができ、１ワード線あたり複数の単位トランジスタを１本の制御信号線で並行して選択することができる。

図５２は、この発明の実施の形態７に従うプルダウン素子の第３および第４金属配線のレイアウトを示す図である。図５２においても、ゲート電極１５０のレイアウトを併せて示す。

図５２において、図５１に示す第２金属配線１６０ａ−１６０ｃと平面レイアウトにおいて交互に、列方向に直線的に延在して第４金属配線１７０が設けられる。第４金属配線１７０は、対応の列に配置される第３金属配線１６７とバイア１７２を介して電気的に接続される。この第３金属配線１７０は、それぞれセル接地電圧ＶＳＳを伝達する。したがって、この各第４金属配線１７０においては、第３金属配線１６５に対するバイア１６６と第３金属配線１６７に対するバイア１７２が、列方向に沿って整列して交互に配置される。列方向において、このバイア１６６および１７２により、４つの単位トランジスタＵＡＴｒが配設され、列方向においては、隣接するバイア１７２の間に、２つの単位トランジスタ（レプリカアクセストランジスタ）ＵＡＴｒが配設される。

従って、上層配線の接続を含めて、メモリセルのアクセストランジスタのレイアウトと実質的に同一のレイアウトで、プルダウン用の単位トランジスタを配置することができ、メモリセルのアクセストランジスタのレプリカを正確に形成することができる。また、メモリセルのレイアウトと同様、配線も行または列方向に直線的に延在するだけであり、レイアウトが容易であり、製造時において正確にパターニングしてメモリセルのアクセストランジスタのレプリカトランジスタを製造することができる。

図５３は、このプルダウン素子ＰＤの電気的等価回路をメモリセルＭＣａおよびＭＣｂの電気的等価回路と併せて示す図である。図５３においては、２つの制御信号線ＳＭａおよびＳＭｂと、ワード線ＷＬａおよびＷＬｂに対応して配置されるプルダウン素子ＰＤ内の単位トランジスタの配置を示す。

図５３において、プルダウン素子ＰＤにおいて、共通の接地線１７０ａに結合されるＮチャネルＭＯＳトランジスタＲＱ０−ＲＱ２が１列に整列して配置され、また、ＭＯＳトランジスタＲＱ３およびＲＱ５が１列に整列して配置され、またＭＯＳトランジスタＲＱ２およびＲＱ８が１列に整列して配置される。

ＭＯＳトランジスタＲＱ０−ＲＱ５は、それぞれのゲートに、制御信号線１６０ｓを介して制御信号ＳＭｓを受ける。ＭＯＳトランジスタＲＱ６−ＲＱ８は、それぞれのゲートに、制御信号線１６０ｔを介して制御信号ＳＭｔを受ける。

ワード線ＷＬａおよびＷＬｂの間に設けられるＭＯＳトランジスタＲＱ１、ＲＱ２、ＲＱ４およびＲＱ５が、共通のコンタクトおよびバイアを介して制御信号線１６０ｓに結合され、また、ＭＯＳトランジスタＲＱ７およびＲＱ８が、共通のコンタクトおよびバイアを介して制御信号線１６０ｔに結合される。この場合は、ＭＯＳトランジスタＲＱ１およびＲＱ２が共通のコンタクトおよびバイアを介して接地線１７０ａに結合され、ＭＯＳトランジスタＲＱ４、ＲＱ５およびＲＱ７ならびにＲＱ８が、共通のバイアおよびコンタクトを介して、セル接地線１７０ｂに結合される。

これらのＭＯＳトランジスタＲＱ０−ＲＱ８が、必要な数行列状に配置され、それぞれに対応の制御信号が与えられる。

なお、制御信号ＳＭｓおよびＳＭｔは、制御信号群ＳＭＧに含まれる制御信号である。制御信号ＳＭｓおよびＳＭｔが、同一の制御信号であれば、１本のワード線あたり８個の単位トランジスタを並行して選択することができる。

メモリセルＭＣａは、ワード線ＷＬａ上の信号に従って導通し、内部のフリップフロップＦＦを、ビット線ＢＬおよび／ＢＬに結合するアクセストランジスタＡＴａａおよびＡＴａｂを含む。メモリセルＭＣｂは、ワード線ＷＬｂ上の信号電位に応答して導通して、フリップフロップＦＦを、ビット線ＢＬおよび／ＢＬに結合するアクセストランジスタＡＴｂａおよびＡＴｂｂを含む。

ＭＯＳトランジスタＲＱ０−ＲＱ８が、これらのアクセストランジスタＡＴａａおよびＡＴｂａおよびＡＴａｂおよびＡＴｂｂのゲート電極について同一レイアウトを有する。したがって、これらのアクセストランジスタＡＴａａ、ＡＴａｂ、ＡＴｂａおよびＡＴｂｂと、ＭＯＳトランジスタＲＱ０−ＲＱ８は、同じ電気的特性を有する。メモリセルＭＣａおよびＭＣｂにおいて、製造パラメータのばらつきなどにより、そのしきい値電圧がばらついた場合、ＭＯＳトランジスタＲＱ０−ＲＱ８においても、同じ製造パラメータのばらつきが反映され（たとえばマスク位置ずれ、不純物濃度等のばらつき）、同様のしきい値電圧変動が生じ、このメモリセルの動作特性に応じて、選択ワード線の電圧レベルを調整することができる。

以上のように、プルダウン素子を、メモリセルのアクセストランジスタのレプリカトランジスタで形成する。このプルダウン素子ＰＤの単位トランジスタ（レプリカアクセストランジスタ）は、メモリセル製造工程時、同一の製造工程で作製される。これにより、正確に、メモリセルのアクセストランジスタと同じレイアウトおよびゲート電極条件で、レプリカアクセストランジスタを形成することができる。メモリセルの製造パラメータのばらつきが生じても、同一のバラツキをレプリカアクセストランジスタに反映させることができる。従って、製造パラメータのバラツキを反映した電圧レベルに選択ワード線の電圧レベルを設定することができる。これにより、読出マージンを確保することができ、安定にデータの書込および読出を行なうことができる。

また、プルダウン素子ＰＤにおいては、ダミーセルを用いず、アクセストランジスタのレプリカトランジスタのみを配置しており、このプルダウン素子ＰＤの配置面積を低減することができる。

なお、上述の説明においては、読出マージンを改善するプルダウン素子ＰＤと、書込アシストを行なう書込アシストアレイ電源回路の両者をともに用いている。これにより、選択ワード線の電圧レベルをプルダウンする構成においても、安定に書込マージンを確保することができる。しかしながら、この書込アシストセル電源回路は、単独で、プルダウン素子と独立の実施例として設けられてもよい。書込マージンを確実に拡大することができる。

［実施の形態８］
図５４は、この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。この図５４に示す半導体記憶装置は、図２８に示す半導体記憶装置の構成と以下の点でその構成が異なる。すなわち、ワード線群ＷＧ０−ＷＧｉそれぞれに対応して設けられるドライバ電源線ＤＰＬ０−ＤＰＬｉそれぞれに対して、複数のレベルシフタＬＳＦＮ０、ＬＳＦＮ１、…が設けられる。これらのレベルシフタＬＳＦＮ０、ＬＳＦＮ１、…は、各々、メモリセルＭＣのアクセストランジスタと同様のトランジスタ（レプリカアクセストランジスタＵＡＴｒ）を、一個または複数個含む。これらのレベルシフタＬＳＦＮ０、ＬＳＦＮ１、…の各々の単位トランジスタは、抵抗モードで動作し、対応のドライバ電源線の電圧レベルをプルダウンする（抵抗分割により）。

ドライバ電源線プリチャージ回路ＤＰＧ０-ＤＰＧｉにおいては、上位プリデコード信号を受けるＮＡＮＤ回路ＮＧ１０の出力信号に従ってＰチャネルＭＯＳトランジスタＰＱ３２が選択的に導通して、対応のドライバ電源線ＤＰＬを電源ノードに結合する。

この図５４に示す半導体記憶装置の他の構成は、図２８に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照符号を付して、その詳細説明は省略する。

ワード線群ＷＧ０-ＷＧｉは、それぞれ、対応の上位プリデコード信号ＸＨおよびＸＭ
が、ともにＨレベルのときに選択される。従って、選択ワード線群に対するドライバ電源線が、電源ノードに電気的に結合され、非選択ワード線群に対しては、ドライバ電源線ＤＰＬは、電源ノードから分離され、レベルシフタＬＳＦＮ０、ＬＳＦＮ１により接地電圧レベルに維持される。これにより、非選択ワード線群においてワード線ドライバを介してリーク電流が流れるのを防止することができ、消費電流を低減することができ、またスタンバイ時の消費電流を低減することができる。

ドライバ電源線にプルダウン用のレベルシフタを設けることにより、各ワード線にプルダウン素子を設ける構成に比べて、素子の数を低減することができ、アレイ面積が増大するのを抑制することができる。

図５５（Ａ）および図５５（Ｂ）は、図５４に示すレベルシフタＬＳＦＮ０、ＬＳＦＮ１の構成の一例を示す図である。図５５（Ａ）において、レベルシフタＬＳＦＮ（ＬＳＦＮ０、ＬＳＦＮ１）は、対応のドライバ電源線ＤＰＬｓと接地ノードとの間に接続され、そのゲートが電源ノードに結合されるＮチャネルＭＯＳトランジスタＲＱ１０を備える。このＭＯＳトランジスタＲＱ１０は、メモリセルのアクセストランジスタと同一レイアウトのトランジスタ（レプリカアクセストランジスタ）ＵＡＴｒで構成され、メモリセルのアクセストランジスタのしきい値電圧の変動を反映する。ゲートが電源ノードに結合されており、常時オン状態となって、そのチャネル抵抗（オン抵抗）により抵抗素子として動作する。

図５５（Ｂ）に示すレベルシフタＬＳＦＮは、ゲートおよびドレインがともに対応のドライバ電源線ＤＰＬｓに結合され、そのソースが接地ノードに結合されるＮチャネルＭＯＳトランジスタＲＱ１１を備える。このＭＯＳトランジスタＲＱ１１も、メモリセルのアクセストランジスタと同一のレイアウトを有するトランジスタで構成され、メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧の変動を反映する。ＭＯＳトランジスタＲＱ１１は、ゲートおよびドレインが相互接続され抵抗モードで動作し、対応のドライバ電源線ＤＰＬの電圧レベルを低下させる。

図５６は、選択ワード線群の対応のドライバ電源線ＤＰＬのドライバ電源線プリチャージ回路ＤＰＧおよびレベルシフタＬＳＦＮおよびワード線ドライバの電気的接続を示す図である。図５６において、ドライバ電源線プリチャージ回路内のＭＯＳトランジスタＰＱ３２がオン抵抗Ｒｐを有する。レベルシフタにおいてＭＯＳトランジスタ（ＲＱ１０またはＲＱ１１）がオン抵抗Ｒｎを有する。ドライバ電源線ＤＰＬｉが、ワード線ドライバのＭＯＳトランジスタＰＱ３０を介してワード線ＷＬに結合される。ワード線ドライバトランジスタのソースノードＮＤ１０（ドライバ電源線）の電位Ｖ（ＮＤ１０）は、次式で表される。

Ｖ（ＮＤ１０）＝ＶＤＤ・Ｒｎ／（Ｒｐ＋Ｒｎ）＝ＶＤＤ／（１＋（Ｒｐ／Ｒｎ））
メモリセルのアクセストランジスタのしきい値電圧が高くなり、電流駆動力が小さくなり、応じてコンダクタンスが小さくなったときには、抵抗Ｒｎの抵抗値が高くなる。応じて、ドライバトランジスタのソースノードＮＤ１０の電位Ｖ（ＮＤ１０）が高くなり、選択ワード線ＷＬの電位が高くなる。このメモリセルのアクセストランジスタのしきい値電圧が高い状態においては、アクセストランジスタの電流駆動力が小さく、メモリセルのスタティックノイズマージンが充分に確保され、選択ワード線の電位を高くしてもメモリセルの記憶データは安定に保持される。このとき、また、レベルシフタＬＳＦＮのＭＯＳトランジスタのオン抵抗が高くされており、必要以上に選択ワード線の電圧レベルが低下するのを抑制することができる。

逆に、メモリセルのアクセストランジスタのしきい値電圧が低くなり、電流駆動力が大きくなり、コンダクタンスが大きくなったときには、抵抗Ｒｎの抵抗値が低下する。応じて、ドライバトランジスタのソースノードＮＤ１０の電位が低下し、選択ワード線の電位が低下する。メモリセルのアクセストランジスタの電流駆動力が小さくされ、メモリセルのスタティックノイズマージンが大きくされる。

従って、ＭＯＳトランジスタＰＱ３２およびＲＱ１０またはＲＱ１１のオン抵抗による抵抗分割回路を利用してワード線ドライバの電源電圧を低下させており、これらのトランジスタのオン抵抗値ＲｐおよびＲｎを調整することにより、メモリセルのスタティックノイズマージンに応じて最適な電圧レベルに選択ワード線を設定することができ、低電源電圧下においても安定にデータの読出を行なうことができる。

データ書込時において、メモリセルのアクセストランジスタのしきい値電圧が低い場合には、メモリセルの書込マージンが大きくされており、選択ワード線の電圧が低くされる状態においても、充分に書込マージンは確保することができ、高速でデータの書込を行なうことができる。メモリセルのアクセストランジスタのしきい値電圧が高い場合には、選択ワード線の電圧レベルの低下により、書込マージンが低下するものの、この状態においては、選択ワード線の電圧レベルの低下は抑制されており、書込マージンの劣化は抑制されており、高速の書込が実現される。

なお、上述の説明においては、レベルシフタＬＳＦＮの構成要素のトランジスタとしてレプリカアクセストランジスタを利用している。しかしながら、メモリセルのドライバトランジスタと同一のレイアウトを有し、ドライバトランジスタの特性変動に連動する特性を有するトランジスタ（レプリカドライブトランジスタ）が用いられてもよい。この場合においても、同様の効果を得ることができる。

また、図３８および図３９に示すように、各レベルシフタＬＳＦＮにおいて、複数のアクセス／ドライバレプリカトランジスタが設けられ、これらのレプリカトランジスタが制御信号またはマスク配線により選択的にかつ固定的に導通状態とされてもよい。

さらに、書込アシスト電源回路が設けられ、レベルシフタと書込アシスト電源回路の組合わせで、メモリセルのスタティックノイズマージンおよび書込マージンの調整が行なわれても良い。

以上のように、この発明の実施の形態８に従えば、ドライバ電源線にプルダウン用のレベルシフタを設け、選択ワード線群に対するドライバ電源線の電圧をシフトダウンしている。従って、メモリセルのスタティックノイズマージンおよび書込マージンを面積増大を伴うことなく改善することができ、低電源電圧下においても安定にかつ高速でデータの読出および書込を行なうことのできる半導体記憶装置を実現することができる。

この発明は、一般に、スタティック型メモリセルを有する半導体記憶装置に対して適用することができ、特に、低電源電圧を用いる低消費電力のスタティック型半導体記憶装置に対して適用することにより、低消費電力で安定に動作するスタティック型半導体記憶装置を実現することができる。

１メモリセルアレイ、２行デコーダ、３ワード線駆動回路、４列選択回路、ＭＣメモリセル、７主制御回路、ＰＱ１０，ＰＱ１１ＰチャネルＭＯＳトランジスタ、ＰＵ０−ＰＵｋ単位ＰチャネルＭＯＳトランジスタ、ＰＤプルダウン素子、ＷＤＶワード線ドライバ、ＮＱＮチャネルＭＯＳトランジスタ、ＮＱ２１ＮチャネルＭＯＳトランジスタ、ＰＤａ，ＰＤｂプルダウン素子、ＮＵ０−ＮＵｋ単位ＮチャネルＭＯＳトランジスタ、ＳＤ００−ＳＤｊｋサブワード線ドライバ、ＰＤ００−ＰＤｊｋプルダウン用ＮチャネルＭＯＳトランジスタ、２０行デコード回路、２２ブロックデコード回路、ＤＭＣダミーセル、ＭＣメモリセル、ＤＴ１，ＤＴ４，ＮＱ１，ＮＱ２ＮチャネルＭＯＳトランジスタ、ＰＳ１−ＰＳ４，ＰＳ１１−ＰＳ１４ポリシリコン配線、ＬＳＦ０−ＬＳＦｌレベルシフタ、ＤＰＬ０−ＤＰＬｋ，ＤＰＬドライバ電源線、ＤＰＧ０，ＤＰＧｋドライバ電源線プリチャージ回路、ＰＱ１，ＰＱ２ＰチャネルＭＯＳトランジスタ、ＳＴＶ００−ＳＴＶｊｋサブワード線ドライブ回路、ＮＷＤＶ０−ＮＷＤＶｊメインワード線ドライバ／デコーダ、ＳＤＰＧ００−ＳＤＰＧ０ｋ，ＳＤＰＬ１０−ＳＤＰＬ１ｋドライバ電源線プリチャージ回路、５０メモリセル、５２ワード線電圧調整部、５８ワード線電圧調整回路、５６ワード線ドライバ、ＰＱ３０，ＰＱ３１ＰチャネルＭＯＳトランジスタ、６２ａ−６２ｄポリシリコン配線、ＤＰＬＡ，ＤＰＬＢクランプ電源線、ＤＰＬＣドライバ電源線、１００ワード線電圧調整回路、１０８書込アシストアレイ電源回路、ＤＴｒａ−ＤＴｒｃプルダウントランジスタ、ＵＡＴｒ単位プルダウントランジスタ（レプリカアクセストランジスタ）、１１１ａ，１１１ｂ，１１２ＮチャネルＭＯＳトランジスタ、１１０ａ，１１０ｂＰチャネルＭＯＳトランジスタ、ＰＶＬＡセル電源配線、ＡＲＶＤ，ＡＲＶＤａ，ＡＲＶＤｂセル電源線、ＤＷＶＤａ，ＤＷＶＤｂ，ＤＷＶＤダウン電源線、ＡＲＶＳセル接地線、１３０ａ−１３０ｅ活性領域、１３３，１３３ａ−１３３ｄゲート電極、ＦＭ１−ＦＭ１０，ＦＭ第１金属配線、ＳＭ１−ＳＭ４第２金属配線、１３４ａ−１３４ｇ第２金属配線、１３６ａ−１３６ｃ第３金属配線、ＴＭ１，ＴＭ２第３金属配線、１４０ａ−１４０ｈ第４金属配線、１５２活性領域、１５０ゲート電極、１５５第１金属配線、１６０，１６２第２金属配線、１６５，１６７第３金属配線、１７０第４金属配線、ＬＳＦＮ０，ＬＳＦＮ１レベルシフタ、ＮＧ１０ＮＡＮＤ回路、ＲＱ１０，ＲＱ１１レベルシフタのＭＯＳトランジスタ。

Claims

行列状に配置される複数のスタティック型メモリセル、
前記複数のスタティック型メモリセルの行にそれぞれ対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、
前記複数のワード線にそれぞれ対応して設けられ、ワード線選択信号に従って対応のワード線を選択状態へ駆動する複数のワード線ドライバ、
前記複数のワード線ドライバに電源を供給する共通のドライバ電源線、
前記ドライバ電源線に接続され、電源電圧を供給するドライバ電源線プリチャージ回路、および、
前記ドライバ電源線に接続され、前記ドライバ電源線プリチャージ回路の供給する電源電圧をそれより低い電圧レベルにシフトし、その低い電圧レベルを前記ドライバ電源線に生成するレベルシフト回路を備え、
前記複数のワード線ドライバの各々は、前記ドライバ電源線に供給された前記低い電圧レベルをその対応する行のワード線に与えて当該ワード線を非選択状態から選択状態に遷移させ、
前記複数のスタティック型メモリセルの各々は、
第１のストレージノードと、
第２のストレージノードと、
前記第１のストレージノードに接続されるゲートを有し、ハイ側電源ノードと前記第２のストレージノードとの間に接続された第１のＰチャネル型トランジスタと、
前記第１のストレージノードに接続されるゲートを有し、ロー側電源ノードと前記第２のストレージノードとの間に接続された第１のＮチャネル型トランジスタと、
前記第２のストレージノードに接続されるゲートを有し、ハイ側電源ノードと前記第１のストレージノードとの間に接続された第２のＰチャネル型トランジスタと、
前記第２のストレージノードに接続されるゲートを有し、ロー側電源ノードと前記第１のストレージノードとの間に接続された第２のＮチャネル型トランジスタと、
対応する行のワード線に接続されるゲートを有し、対応する列の第１のビット線と前記第１のストレージノードとの間に接続された第３のＮチャネル型トランジスタと、
前記対応する行のワード線に接続されるゲートを有し、対応する列の第２のビット線と前記第２のストレージノードとの間に接続された第４のＮチャネル型トランジスタとを備える、半導体装置。
行列状に配置される複数のスタティック型メモリセル、
前記複数のスタティック型メモリセルの行にそれぞれ対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、
前記複数のワード線にそれぞれ対応して設けられ、ワード線選択信号に従って対応のワード線を選択状態へ駆動する複数のワード線ドライバ、
前記複数のワード線ドライバに電源を供給する共通のドライバ電源線、
前記ドライバ電源線に接続され、電源電圧を供給するドライバ電源線プリチャージ回路、および、
前記ドライバ電源線に接続され、前記ドライバ電源線プリチャージ回路の供給する電源電圧をそれより低い電圧レベルにシフトし、その低い電圧レベルを前記ドライバ電源線に生成するレベルシフト回路を備え、
前記複数のワード線各々において選択状態が開始してから終了するまでは、前記ドライバ電源線は前記複数のワード線ドライバに前記低い電圧レベルを供給し続け、
前記複数のスタティック型メモリセルの各々は、
第１のストレージノードと、
第２のストレージノードと、
前記第１のストレージノードに接続されるゲートを有し、ハイ側電源ノードと前記第２のストレージノードとの間に接続された第１のＰチャネル型トランジスタと、
前記第１のストレージノードに接続されるゲートを有し、ロー側電源ノードと前記第２のストレージノードとの間に接続された第１のＮチャネル型トランジスタと、
前記第２のストレージノードに接続されるゲートを有し、ハイ側電源ノードと前記第１のストレージノードとの間に接続された第２のＰチャネル型トランジスタと、
前記第２のストレージノードに接続されるゲートを有し、ロー側電源ノードと前記第１のストレージノードとの間に接続された第２のＮチャネル型トランジスタと、
対応する行のワード線に接続されるゲートを有し、対応する列の第１のビット線と前記第１のストレージノードとの間に接続された第３のＮチャネル型トランジスタと、
前記対応する行のワード線に接続されるゲートを有し、対応する列の第２のビット線と前記第２のストレージノードとの間に接続された第４のＮチャネル型トランジスタとを備える、半導体装置。
前記複数のワード線ドライバの各々は、
対応するワード線と前記ドライバ電源線との間に接続された第３のＰチャネル型トランジスタ、および、
前記低い電圧レベルより低い接地電圧を供給する接地線と前記対応するワード線との間に接続された第５のＮチャネル型トランジスタを有する、請求項１または２記載の半導体装置。
前記ドライバ電源線プリチャージ回路は、前記電源電圧を受けるソースと、前記ドライバ電源線に接続されるドレインとを有するｐチャネル型トランジスタを有する、請求項１または２記載の半導体装置。