JP3183245B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP3183245B2 JP05560498A JP5560498A JP3183245B2 JP 3183245 B2 JP3183245 B2 JP 3183245B2 JP 05560498 A JP05560498 A JP 05560498A JP 5560498 A JP5560498 A JP 5560498A JP 3183245 B2 JP3183245 B2 JP 3183245B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特に複数メモリセ
ルのグランド線がビット線と並行して配置されているス
タティックランダムアクセスメモリを備える半導体記憶
装置に関する。
【０００２】
【従来の技術】図５は、従来よく用いられているスタテ
ィックランダムアクセスメモリ（ＳＲＡＭ）を示す電気
回路図である。図５に示すように、ＳＲＡＭは、複数の
メモリセル１００、１０１、…、１１０、１１１、…を
有している。メモリセル１００、１０１、…、１１０、
１１１、…はマトリクス状に配置されている。メモリセ
ルのグランド（ＧＮＤ）端子は接地されている。ビット
線Ｄ０、Ｄ０バー、Ｄ１、Ｄ１バー、…には、それぞれ
プリチャージトランジスタ１０Ｌ、１０Ｒ、１１Ｌ、１
１Ｒ、…が接続されている。ビット線Ｄ０、Ｄ０バー、
Ｄ１、Ｄ１バー、…は、それぞれカラムセクレタ１２０
Ｌ、１２０Ｒ、１２１Ｌ、１２１Ｒ、…によって共通ビ
ット線ＣＤ、ＣＤバーに接続される。共通ビット線Ｃ
Ｄ、ＣＤバーには、ライトドライバ１３０の出力が接続
されている。
【０００３】次に、図５を用いて従来のＳＲＡＭの書き
込み動作を説明する。初期状態では、ビット線Ｄ０、Ｄ
０バー、Ｄ１、Ｄ１バー、…は、プリチャージトランジ
スタ１０Ｌ、１０Ｒ、１１Ｌ、１１Ｒ、…によって電源
電位Ｖｄｄにプリチャージされている。例えば、メモリ
セル１００へ“０”を書き込む動作では、まずプリチャ
ージトランジスタ１０Ｌ、１０Ｒ、１１Ｌ、１１Ｒ、…
をオフにし、対応するカラムセクレタ１２０Ｌ、１２０
Ｒをオンにする。これによって、書き込みデータＤＩの
値に応じてライトドライバ１３０の出力は、共通ビット
線対ＣＤ、ＣＤバーを通ってビット線Ｄ０、Ｄ０バーに
まで及ぶ。ここではＤＩ＝０とするので、ビット線Ｄ０
の電位は接地電位Ｖｓｓまで下がり、ビット線Ｄ０バー
の電位は初期値のＶｄｄのままである。このため、ワー
ド線ＷＬ０が立ち上がるとメモリセル１００の値が
“０”に書き換えられる。書き込み終了後、ビット線Ｄ
０の電位はプリチャージトランジスタ１０ＬによってＶ
ｄｄまで戻される。
【０００４】図６は、特開平９−２３１７６８号公報に
記載されているＳＲＡＭを示したものである。図６のＳ
ＲＡＭは、メモリセル１００、１０１、…の電源端子Ｖ
Ｄ０とＧＮＤ端子ＶＳ０がセル電源電位制御回路７０の
出力端子に接続されており、メモリセル１１０、１１
１、…の電源端子ＶＤ１とＧＮＤ端子ＶＳ１がセル電源
電位制御回路７１の出力端子に接続された点において図
５のＳＲＡＭと異なる。セル電源電位制御回路７０、７
１、…は、電源電位制御信号ＰＶＣ０、ＰＶＣ１、…が
それぞれローレベルのときは、ＶＤ０、ＶＤ１、…に電
源電位Ｖｄｄを供給し、ＶＳ０、ＶＳ１、…に接地電位
Ｖｓｓを供給する。逆に、電源電位制御信号ＰＶＣ０、
ＰＶＣ１、…がそれぞれハイレベルのときは、ＶＤ０、
ＶＤ１、…に電源電位Ｖｄｄより所定のレベルだけ低い
第２の高電位側電源電位Ｖｄｄ２を供給し、ＶＳ０、Ｖ
Ｓ１、…に接地電位Ｖｓｓより所定のレベルだけ高い第
２の低電位側電源電位Ｖｇ２が供給される。書き込み動
作時においては、選択されるメモリセルに対応する電源
電位制御信号のみをハイレベルにすることによって、選
択されるメモリセルの電源端子の電位を降下させ、ＧＮ
Ｄ端子の電位を上昇させる。これにより、選択されたメ
モリセルのデータ保持能力が低下し、ライトドライバ１
３０によって行われる書き込み動作が高速化するという
ものである。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示す従来のＳＲＡＭにおいて、書き込み終了後、ビット
線Ｄ０の電位は、プリチャージトランジスタ１０Ｌによ
ってＶｄｄまで戻されるが、ビット線の容量は大きいた
め消費電力が大きくなり、遅延時間も大きくなるという
問題がある。
【０００６】また、図６に示す従来のＳＲＡＭにおいて
は、“０”を書き込む側のビット線が結局接地電位Ｖｓ
ｓまで引き下げられるため消費電力の削減にはならず、
逆に、セル電源電位制御回路７０によって、選択される
メモリセル１００の電源端子線ＶＤ０と接地端子線ＶＳ
０を駆動する電力が新たに必要となるため、図５に示す
ＳＲＡＭよりさらに消費電力が大きくなるという問題が
ある。
【０００７】一般的に、従来のＳＲＡＭにおいては、多
数のメモリセルが配置されるため、ビット線ならびにメ
モリセルの電源配線やＧＮＤ配線の容量は非常に大き
く、駆動するための遅延時間や電力を小さくすることは
容易ではないという問題がある。
【０００８】本発明の目的は、書き込み時にビット線の
振幅を減らすことによって消費電力を低減し、書き込み
の高速化を図ることができる半導体記憶装置を提供する
ことにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、マトリックス状に配置され
た複数のメモリセルのグランド線がビット線と並行して
配置されている半導体記憶装置において、複数のメモリ
セルのグランド線を選択的に電気的にフローティングに
することによって疑似グランド線とすることができるフ
ローティング化手段と、１つのメモリセルへデータ書き
込みを行う時に１つのメモリセルが接続される擬似グラ
ンド線と前記メモリセルが接続されるビット線のうち
“０”を書き込む側のビット線とを電気的に接続する接
続手段とを有することを特徴とする。
【００１０】請求項２記載の発明は、請求項１記載の発
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するＭＯＳト
ランジスタで構成されていることを特徴とする。
【００１１】請求項３記載の発明は、請求項１記載の発
明において、左右に隣接する前記メモリセルが前記擬似
グランド線を共有していることを特徴とする。
【００１２】請求項４記載の発明は、請求項３記載の発
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するＭＯＳト
ランジスタで構成されていることを特徴とする。
【００１３】請求項５記載の発明は、請求項３記載の発
明において、左右に隣接する前記メモリセルがさらに前
記ビット線を共有していることを特徴とする。
【００１４】請求項６記載の発明は、請求項５記載の発
明において、擬似グランド線と前記ビット線とを電気的
に接続する接続手段は、高いしきい値を有するＭＯＳト
ランジスタで構成されていることを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１は、本発明の第１
の実施の形態としての半導体記憶装置であるＳＲＡＭを
示す電気回路図である。図２は、図１のＳＲＡＭの動作
を説明するための波形図である。
【００１６】図１を参照すると、メモリセル１００、１
０１、…、１１０、１１１、…は、マトリクス状に配置
されている。メモリセル１００、１１０、…、のＧＮＤ
端子は擬似ＧＮＤ線ＳＳ０に接続され、メモリセル１０
１、１１１、…のＧＮＤ端子は擬似ＧＮＤ線ＳＳ１に接
続されている。擬似ＧＮＤ線ＳＳ０、ＳＳ１、…は、ビ
ット線Ｄ０、Ｄ０バー、Ｄ１、Ｄ１バー、…と並行して
配置されている。ビット線Ｄ０、Ｄ０バー、Ｄ１、Ｄ１
バー、…には、それぞれＰＭＯＳプリチャージトランジ
スタ１０Ｌ、１０Ｒ、１１Ｌ、１１Ｒ、…を介して電源
線に接続されている。ＰＭＯＳプリチャージトランジス
タ１０Ｌ、１０Ｒ、１１Ｌ、１１Ｒ、…のゲート信号と
して、プリチャージ信号ＰＣが入力される。擬似ＧＮＤ
線ＳＳ０、ＳＳ１、…は、それぞれＮＭＯＳイコライズ
トランジスタ２０Ｌと２０Ｒ、２１Ｌと２１Ｒ、…を介
してそれぞれビット線Ｄ０、Ｄ０バー、Ｄ１、Ｄ１バ
ー、…に接続されている。また、擬似ＧＮＤ線ＳＳ０、
ＳＳ１、…は、それぞれＮＭＯＳ電源スイッチ３０、３
１、…を介して接地されている。
【００１７】図１において、メモリセル１００に“０”
を書き込むとき、まず、ＰＣをハイレベルにしてビット
線Ｄ０をフローティングにし、対応する電源スイッチ３
０をオフにして疑似ＧＮＤ（グランド）線ＳＳ０をフロ
ーティングにし、次に対応するイコライズトランジスタ
２０Ｌをオンにすることによってビット線Ｄ０（初期電
位は電源電位Ｖｄｄ）と疑似ＧＮＤ線ＳＳ０（初期電位
は接地電位Ｖｓｓ）を電気的に接続する。これによりビ
ット線Ｄ０と疑似ＧＮＤ線ＳＳ０の電位は、Ｖｅｑ＝
（電源電位Ｖｄｄ）×（ビット線Ｄ０の容量）／（ビッ
ト線Ｄ０の容量＋疑似ＧＮＤ線の容量）で決まる値に定
まる。
【００１８】疑似ＧＮＤ線ＳＳ０の電位がＶｅｑだけ上
昇することによりメモリセル１００はデータ保持能力が
低下し、ゆえにワード線ＷＬ０が立ち上がった時メモリ
セル１００内のラッチが速やかに反転し、書き込み動作
が高速に終了する。書き込み終了後に、イコライズトラ
ンジスタ２０Ｌがオフし、電源スイッチ３０がオンし、
プリチャージトランジスタ１０Ｌ、１０Ｒがオンになる
ことによってビット線Ｄ０の電位は初期電位Ｖｄｄに戻
される。しかし、ビット線Ｄ０の電位はＶｅｑまでしか
低下していないため、高速かつ低電力でビット線Ｄ０の
電位はＶｄｄに復帰する。
【００１９】図２を参照すると、初期状態でＰＣはロー
レベルであり、ＰＤ０（ＰＤ１，…）はハイレベルであ
り、ＥＱ０（ＥＱバー、ＥＱ１、ＥＱ１バー、…）はロ
ーレベルであり、ＷＬ０（ＷＬ１、…）はローレベルで
あるので、ＳＳ０（ＳＳ１、…）は接地電位Ｖｓｓであ
り、Ｄ０（Ｄ０バー、Ｄ１、Ｄ１バー）は電源電位Ｖｄ
ｄである。次に、例えばメモリセル１００への書き込み
動作を考えると、まずプリチャージ信号ＰＣをハイレベ
ルにする。続いてＳＲＡＭに入力されたアドレスをデコ
ードすることによって、疑似ＧＮＤ線ＳＳ０に対応する
電源スイッチ３０のゲート信号ＰＤ０のみをローレベル
にする。さらに、疑似ＧＮＤ線ＳＳ０に接続される２つ
のＮＭＯＳイコライズトランジスタ２０Ｌ，２０Ｒのう
ち、メモリセル１００に“０”を書き込む場合は２０Ｌ
のみをオンとし、“１”を書き込む場合は２０Ｒのみを
オンにする。ここでは、“０”を書き込むとしてＮＭＯ
Ｓイコライズトランジスタ２０Ｌをオンにすると、疑似
ＧＮＤ線ＳＳ０とビット線Ｄ０が電気的に接続されて、
疑似ＧＮＤ線ＳＳ０の電位が上昇し、ビット線Ｄ０の電
位が下降する。ここで、ＮＭＯＳイコライズトランジス
タ２０Ｌのしきい値が充分に小さいとすると、両者の電
位は共にＶｅｑ＝（電源電位Ｖｄｄ）×（ビット線Ｄ０
の容量）／（ビット線Ｄ０の容量＋疑似ＧＮＤ線ＳＳ０
の容量）となる。疑似ＧＮＤ線ＳＳ０の電位がＶｅｑに
上昇することによって、メモリセル１００、１１０、…
のデータ保持能力は大幅に低下し、ノイズマージンが劣
化するが、ワード線ＷＬ０、ＷＬ１、…が全てローレベ
ルなので記憶データが破壊される程ではない。
【００２０】さて、この状態でワード線ＷＬ０を立ち上
げると、メモリセル１００がビット線Ｄ０、Ｄ０バーと
接続される。ワード線ＷＬ０がハイレベルの状態では、
メモリセル１００のデータ保持能力は著しく低下するの
で、ビット線Ｄ０からの電位Ｖｅｑおよびビット線Ｄ０
バーからの電位Ｖｄｄがメモリセル１００のそれぞれの
記憶端子Ｒ００、Ｒ００バーへ入力されることによって
速やかにメモリセル１００に論理値“０”が書き込まれ
る。一般にＳＲＡＭでは、ワード線デコード（列側デコ
ード）に要する遅延時間がカラムデコーダ（行側デコー
ド）に要する遅延時間よりも長いのが一般的なので、以
上の順序で書き込み動作が行われる。
【００２１】メモリセル１００へのデータ書き込みが終
了すると、まずワード線ＷＬ０を立ち下げ、ＥＱ０をロ
ーレベルにすることによってＮＭＯＳイコライズトラン
ジスタ２０Ｌをオフにする。続いてＰＤ０をハイレベ
ル、ＰＣをローレベルにすることによって、それぞれ擬
似ＧＮＤ線ＳＳ０の電位をＶｓｓに、ビット線Ｄ０の電
位をＶｄｄに戻す。前述したように、書き込み動作中に
ビット線Ｄ０の電位はＶｓｓ近くまで下がらないので
（Ｖｅｑまでしか下がらない）、このときビット線Ｄ０
の再充電に必要な電力は少なくて済み、再充電に必要な
時間も短くなる。
【００２２】なお、ここではイコライズトランジスタ２
０Ｌ、２０Ｒ、２１Ｌ、２１Ｒ、…のしきい値は充分に
低いものとしたが、しきい値が高い場合は、その値に応
じてイコライズ後のビット線の電位が擬似ＧＮＤ線の電
位よりも高い状態で平衡に達する。従って、安定して書
き込み動作が行える範囲でイコライズトランジスタのし
きい値をできるだけ高くすることによって、さらにビッ
ト線の再充電時の消費電力を削減することができる。
【００２３】次に、本発明の第２の実施形態としてのＳ
ＲＡＭを図３に基づいて説明する。図３に示すＳＲＡＭ
は、メモリセルの疑似ＧＮＤ線が左右に隣接するメモリ
セル間で共有されている点において図１のＳＲＡＭと異
なる。このように隣接するメモリセル間でＧＮＤ線を共
有する図３のＳＲＡＭの方が、図１のＳＲＡＭよりもメ
モリセルレイアウトの面積が小さくなることが多い。
【００２４】図３に示す通り、メモリセル１００の左側
のＧＮＤ端子は疑似ＧＮＤ線ＧＧ０に、右側のＧＮＤ端
子は疑似ＧＮＤ線ＧＧ１に接続されており、これらの２
本の疑似ＧＮＤ線はメモリセル１００、１１０、…内で
それぞれ電気的に絶縁されている。また、ＮＭＯＳイコ
ライズトランジスタ２０Ｌ、２０Ｒ、２１Ｌ、２１Ｒ、
…は、それぞれＤ０とＧＧ１、Ｄ０バーとＧＧ０、Ｄ１
とＧＧ２、Ｄ１バーとＧＧ１、…にソース電極とドレイ
ン電極が接続されている。図３のＤ０とＧＧ１、Ｄ０バ
ーとＧＧ０に示されるように、イコライズトランジスタ
を介して接続される疑似ＧＮＤ線とビット線の組は、そ
れぞれメモリセルのアクセストランジスタ及びドライバ
トランジスタのソース・ドレイン電極を介して接続され
ない側の２本が選ばれる。
【００２５】さらに、本発明の第２の実施の形態では、
図３に示すようにイコライズトランジスタ２０Ｃ、２１
Ｃ、…とＯＲゲート２０Ｇ、２１Ｇ、…が付加されてい
る。イコライズトランジスタ２０Ｌ、２０Ｒ、２１Ｌ、
２１Ｒ、…のゲート入力信号をそれぞれＥＱ０、ＥＱ０
バー、ＥＱ１、ＥＱ１バー、…とすると、ＯＲゲート２
０Ｇ、２１Ｇ、…の入力端子にそれぞれＥＱ０、ＥＱ０
バー、ＥＱ１、ＥＱ１バー、…が接続され、ＯＲゲート
２０Ｇ、２１Ｇ、…の出力端子にそれぞれイコライズト
ランジスタ２０Ｃ、２１Ｃ、…のゲート端子が接続され
る。つまり、２０Ｌか２０Ｒ、２１Ｌか２１Ｒ、…のど
ちらかがオンの時、それぞれ２０Ｃ、２１Ｃ、…によっ
て疑似ＧＮＤ線ＧＧ０とＧＧ１、ＧＧ１とＧＧ２、…が
接続される。本発明の第１の実施形態と同様に、疑似Ｇ
ＮＤ線ＧＧ０とＧＧ１、ＧＧ１とＧＧ２、…は、それぞ
れＮＭＯＳスイッチ５０、５１、５２、…を介して接地
されている。
【００２６】次に、本発明の第２の実施の形態としての
ＳＲＡＭの動作を図３を用いて説明する。本発明の第２
の実施の形態としてのＳＲＡＭにおいて、図１のＳＲＡ
Ｍと同様に書き込み動作は進行するが、例えば、メモリ
セル１００への書き込み動作を考えると、疑似ＧＮＤ線
ＧＧ０に対応する電源スイッチ５０のゲート信号Ｐ０だ
けでなく、疑似ＧＮＤ線ＧＧ１に対応する電源スイッチ
５１のゲート信号Ｐ１もローレベルにする。さらに、こ
こでは“０”を書き込むとしてＮＭＯＳイコライズトラ
ンジスタ２０Ｌをオンにすると、疑似ＧＮＤ線ＧＧ１と
ビット線がＤ０が電気的に接続されるだけでなく、イコ
ライズトランジスタ２０Ｃによって疑似ＧＮＤ線ＧＧ０
まで電気的に接続される。このため、疑似ＧＮＤ線ＧＧ
０とＧＧ１の電位が上昇し、ビット線Ｄ０の電位が降下
する。このときの３者の電位は共に、Ｖｅｑ´＝電源電
位Ｖｄｄ×（ビット線Ｄ０の容量）／（疑似ＧＮＤ線Ｇ
Ｇ０の容量＋疑似ＧＮＤ線ＧＧ１の容量＋ビット線Ｄ０
の容量）となる。疑似ＧＮＤ線ＧＧ０、ＧＧ１の電位が
Ｖｅｑ´に上昇することによって、メモリセル１００、
１０１、１１０、１１１、…のデータ保持能力は低下
し、ノイズマージンが劣化する。とりわけ、メモリセル
１０１は、ワード線ＷＬ０が後にハイレベルになるの
で、ノイズマージンの劣化が他の非選択メモリセル１１
０、１１１、…より大きくなる。従って、本発明の第２
の実施形態においては、ワード線が選択されメモリセル
のＧＮＤ端子がＶｅｑ´に上昇しても充分なノイズマー
ジンがとれるように予めレイアウト設計の段階で注意を
払っておく必要がある。
【００２７】さて、この状態でワード線ＷＬ０を立ち上
げると、メモリセル１００がビット線Ｄ０、Ｄ０バーと
接続される。ワード線ＷＬ０がハイレベルでメモリセル
のＧＮＤ端子が接地電位Ｖｓｓよりも上昇している状態
では、メモリセル１００のデータ保持能力は低下するの
で、ビット線Ｄ０からＶｅｑ´の電位が入力され、ビッ
ト線Ｄ０バーからＶｄｄの電位が入力されることによっ
て速やかにメモリセル１００に論理値“０”が書き込ま
れる。
【００２８】本発明の第２の実施の形態としてのＳＲＡ
Ｍにおける書き込み時のローレベル側のビット線の電位
Ｖｅｑ´は、本発明の第１の実施形態における書き込み
時のローレベル側のビット線の電位Ｖｅｑよりも低いの
で、書き込み速度は本発明の第２の実施形態の方が速
い。
【００２９】しかし、前述のように、選択されるメモリ
セル１００に隣接し同一のワード線ＷＬ０に接続される
メモリセル１０１のノイズマージンは、本発明の第１の
実施形態の場合よりも悪化する。また、書き込み動作中
にビット線の電位がＶｅｑ´まで低下するので、本発明
の第１の実施形態ほど消費電力が削減されない。
【００３０】次に、本発明の第３の実施形態としてのＳ
ＲＡＭを図４に基づいて説明する。本発明の第３の実施
の形態としてのＳＲＡＭは、特開昭６０−６９８９１号
公報に記載の半導体記憶装置に対して本発明を適用した
ものである。本発明の第３の実施の形態としてのＳＲＡ
Ｍは、本発明の第２の実施の形態としてのＳＲＡＭより
もさらにメモリセルの面積を小さくできる可能性があ
る。図４を参照すると、メモリセル１００、１０１、
…、１１０、１１１、…は、本発明の第２の実施形態と
同様の接続規則で擬似ＧＮＤ線ＧＧ０、ＧＧ１、ＧＧ
２、…をそれぞれ隣接するメモリセルと共有している。
また、擬似ＧＮＤ線と同様にビット線Ｄ００、Ｄ０１、
Ｄ１２、…も隣接するメモリセル間で共有している。ワ
ード線は、本発明の第１、第２の実施形態の２倍の本数
だけ敷設され、それぞれ偶数カラムのメモリセル、奇数
カラムのメモリセルというように交互に接続されてい
る。本発明の第１、第２の実施形態と同様に、初期状態
ではビット線Ｄ００、Ｄ０１、Ｄ１２、…は、プリチャ
ージトランジスタ６０、６１、６２、…を介して電源電
位に接続され、擬似ＧＮＤ線ＧＧ０、ＧＧ１、ＧＧ２、
…は、ＮＭＯＳ電源スイッチ５０、５１、５２、…を介
して接地されている。
【００３１】本発明の第３の実施形態の動作は、例えば
メモリセル１００に“０”を書き込む場合、まずプリチ
ャージ信号ＰＣをハイレベルに、ＮＭＯＳ電源スイッチ
５１のゲート信号Ｐ１をローレベルにし、擬似ＧＮＤ線
ＧＧ１とビット線Ｄ００を電気的にフローティングにす
る。続いてＥＱ０をハイレベルにして、擬似ＧＮＤ線Ｇ
Ｇ１とビット線Ｄ００を電気的に接続する。これによっ
て、両者の電位は、（電源電位Ｖｄｄ）×（ビット線Ｄ
００の容量）／（擬似ＧＮＤ線ＧＧ１の容量＋ビット線
Ｄ００の容量）になり、書き込みが速やかに行われる。
【００３２】本発明の第３の実施の形態としてのＳＲＡ
Ｍは、第２の実施の形態としてのＳＲＡＭと異なりワー
ド線方向に１つおきにしかメモリセルが選択されないた
め、隣接するメモリセルのノイズマージンが第２の実施
の形態ほど劣化しないことが特徴である。本発明の第３
の実施の形態は、消費電力も本発明の第２の実施の形態
よりも削減できる。
【００３３】
【発明の効果】以上の説明より明らかなように、本発明
によれば、書き込み時においてローレベルに引き下げる
側のビット線の電位を接地電位Ｖｓｓの近くまで引き下
げなくてもメモリセルへの書き込みが実行できるため、
直後のプリチャージ電力が削減できるから、消費電力が
低減できる。
【００３４】一般に、ＳＲＡＭのビット線容量は数ｐＦ
と大きいので、書き込み動作時の消費電力の多くをビッ
ト線の充電電力が占めている。従って、本発明によれ
ば、ＳＲＡＭの消費電力を効果的に削減できる。
【００３５】また、本発明のＳＲＡＭでは、選択される
メモリセルのＧＮＤ端子の電位を接地電位Ｖｓｓよりも
高い電位に駆動する際に、ビット線の電荷を再利用する
ため、この時の消費電力をほぼ０にできる。
【００３６】また、本発明によれば、ワード線が立ち上
がった時点で、書き込まれる側のメモリセルのデータ保
持能力が既に低下していることで書き込み易くなってい
るので、書き込み時間が短縮できる。
【００３７】また、本発明によれば、書き込み時にビッ
ト線の電位が接地電位Ｖｓｓ付近まで下がらないので直
後のプリチャージ時間が短縮できる。
【００３８】また、本発明によれば、書き込み時の擬似
ＧＮＤ線の電位とローレベル側のビット線の電位は、電
源電位Ｖｄｄ×ビット線容量／（擬似ＧＮＤ線容量＋ビ
ット線容量）で決まるので、配線パターンの露光時間が
ばらついて配線に太りまたは細りが生じたとしても、擬
似ＧＮＤ線とビット線が同一配線層であれば、擬似ＧＮ
Ｄ線とビット線が同じように太るまたは細るので、書き
込み電位の変動が抑えられ、同様に拡散層容量のばらつ
きが起こっても、擬似ＧＮＤ線とビット線の双方に対し
て影響を及ぼすのでその多くが相殺されるというように
プロセスのばらつきに強い。
【００３９】さらに、本発明によれば、ビット線の再充
電に必要な電力が小さくて済むので、書き込み動作時の
ノイズ発生が抑えられる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態としてのＳＲＡＭを
示す電気回路図である。
【図２】本発明の第１の実施の形態のＳＲＡＭの動作を
説明するための波形図である。
【図３】本発明の第２の実施の形態としてのＳＲＡＭを
示す電気回路図である。
【図４】本発明の第３の実施の形態としてのＳＲＡＭを
示す電気回路図である。
【図５】従来のＳＲＡＭの１つの例を示す電気回路図で
ある。
【図６】従来のＳＲＡＭの他の例を示す電気回路図であ
る。
【符号の説明】
１００、１０１、１１０、１１１ メモリセル ＳＳ０、ＳＳ１ 疑似ＧＮＤ線 Ｄ０、Ｄ０バー、Ｄ１、Ｄ１バー ビット線 １０Ｌ、１０Ｒ、１１Ｌ、１１Ｒ ＰＭＯＳプリチャー
ジトランジスタ ２０Ｌ、２０Ｒ、２１Ｌ、２１Ｒ ＮＭＯＳイコライズ
トランジスタ ３０、３１ 電源スイッチ ＷＬ０、ＷＬ１ ワード線 ＧＧ０、ＧＧ１、ＧＧ２ 疑似ＧＮＤ線 Ｄ００、Ｄ０１、Ｄ１２ ビット線 ５０、５１ 電源スイッチ ６０、６１、６２ プリチャージトランジスタ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 マトリックス状に配置された複数のメモ
    リセルのグランド線がビット線と並行して配置されてい
    る半導体記憶装置において、 前記複数のメモリセルのグランド線を選択的に電気的に
    フローティングにすることによって疑似グランド線とす
    ることができるフローティング化手段と、 １つのメモリセルへデータ書き込みを行う時に前記１つ
    のメモリセルが接続される擬似グランド線と前記メモリ
    セルが接続されるビット線のうち“０”を書き込む側の
    ビット線とを電気的に接続する接続手段とを有すること
    を特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１に記載の半導体記憶装置におい
    て、前記擬似グランド線と前記ビット線とを電気的に接
    続する接続手段は、高いしきい値を有するＭＯＳトラン
    ジスタで構成されていることを特徴とする半導体記憶装
    置。
  3. 【請求項３】 請求項１に記載の半導体記憶装置におい
    て、左右に隣接する前記メモリセルが前記擬似グランド
    線を共有していることを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項３に記載の半導体記憶装置におい
    て、前記擬似グランド線と前記ビット線とを電気的に接
    続する接続手段は、高いしきい値を有するＭＯＳトラン
    ジスタで構成されていることを特徴とする半導体記憶装
    置。
  5. 【請求項５】 請求項３に記載の半導体記憶装置におい
    て、左右に隣接する前記メモリセルがさらに前記ビット
    線を共有していることを特徴とする半導体記憶装置。
  6. 【請求項６】 請求項５に記載の半導体記憶装置におい
    て、前記擬似グランド線と前記ビット線とを電気的に接
    続する接続手段は、高いしきい値を有するＭＯＳトラン
    ジスタで構成されていることを特徴とする半導体記憶装
    置。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804211B1 (en) * 1999-08-03 2004-10-12 Wi-Lan Inc. Frame structure for an adaptive modulation wireless communication system
US6608786B2 (en) * 2001-03-30 2003-08-19 Intel Corporation Apparatus and method for a memory storage cell leakage cancellation scheme
KR100421040B1 (ko) 2001-05-07 2004-03-03 삼성전자주식회사 제어할 수 있는 가상 공급 전원을 이용하여 소비전력 및데이터출력시간이 감소된 반도체 메모리 셀
US6791864B2 (en) * 2003-01-06 2004-09-14 Texas Instruments Incorporated Column voltage control for write
JP2004362695A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 半導体記憶装置
WO2005008672A2 (en) 2003-07-14 2005-01-27 Fulcrum Microsystems, Inc. Asynchronous static random access memory
CN100399568C (zh) * 2004-05-10 2008-07-02 台湾积体电路制造股份有限公司 存储器装置及其制造方法
KR100600056B1 (ko) * 2004-10-30 2006-07-13 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100567528B1 (ko) 2004-12-30 2006-04-03 주식회사 하이닉스반도체 슈도 에스램의 프리차지 제어 회로
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
EP1894204A1 (en) * 2005-06-23 2008-03-05 Bassem Mohamed Fouli Ideal cmos sram system implementation
JP5100035B2 (ja) 2005-08-02 2012-12-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
FR2895556A1 (fr) * 2005-12-26 2007-06-29 St Microelectronics Sa Dispositif de stockage d'informations a memoires sram et procede de mise en oeuvre
US7751229B2 (en) * 2006-12-28 2010-07-06 Stmicroelectronics S.A. SRAM memory device with improved write operation and method thereof
US7952910B2 (en) * 2007-02-02 2011-05-31 Oracle America, Inc. Memory device with split power switch
US7613052B2 (en) * 2007-11-01 2009-11-03 Arm Limited Memory device and method of operating such a memory device
US7911826B1 (en) * 2008-03-27 2011-03-22 Altera Corporation Integrated circuits with clearable memory elements
US9269409B2 (en) 2011-10-18 2016-02-23 Intel Corporation Bit cell write-assistance
US9293192B1 (en) * 2014-12-02 2016-03-22 International Business Machines Corporation SRAM cell with dynamic split ground and split wordline
CN107464583A (zh) * 2016-06-03 2017-12-12 中芯国际集成电路制造(上海)有限公司 一种用于静态随机存取存储器的自定时电路及静态随机存取存储器
JP6808479B2 (ja) * 2016-12-27 2021-01-06 ラピスセミコンダクタ株式会社 半導体メモリ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6069891A (ja) * 1983-09-22 1985-04-20 Nec Corp 半導体メモリ装置
JPS6271088A (ja) * 1985-09-24 1987-04-01 Hitachi Ltd スタテイツク型ｒａｍ
JP3285442B2 (ja) * 1993-12-13 2002-05-27 株式会社日立製作所 メモリ装置
JP2638458B2 (ja) * 1993-12-27 1997-08-06 日本電気株式会社 半導体メモリ
JPH09231768A (ja) * 1996-02-21 1997-09-05 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP2996168B2 (ja) * 1996-02-23 1999-12-27 日本電気株式会社 半導体メモリ集積回路装置

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