JPS6069891A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体メモＩＪ　ｌｋ置に関し、特に、相補
型電界効果（以下「ｃ−ＭＵ８Ｊと称す）トランジスタ
にて構成されるスタティックメモＩＪｉｔｉｔにおける
消費電力の改良に係わる。

第１図は、Ｃ−ＭＯ３スタティックメモリセル（以下単
に「メモリセル」と称す）の従来例であり、メモリセル
１は、トランスファゲートとして動作するトランジスタ
２及び３と、トランジスタ２及び３のオン又はオフ全制
御するアドレス線６と、インバータ回路４及び５と、デ
ータの書き込み又は、読み出し時に、データを伝える入
出力データ線７及びその逆相・υデータ？伝える入出力
データ線７から構成される。すなわら、アドレス線６が
ハイレベルの時、トランジスタ２及び３がオンとなり、
人出力データ；線７をハイレベルに、入出力データ線７
全ロウレベルに、付勢した時、インバータ４の出力が、
ロウレベル、インバータ５の出力がハイレベルとなり、
データとしてノ・イレベルが書き込まれたことになる。

又、逆に、入出力データ線７をロウレベル、７をハイレ
ベルに付勢した時、データとして、ロウレベルが書き込
まれる。

アドレス線６が、ロウレベルの時には、トランジスタ２
及び３がオフするため、データがインバータ４及び５に
記憶保持される。一方、人出力データ線７及び７全付勢
ぜずに、・・イレベルの電位に充電（これ全以下「プリ
チャージ」と称す）しておき、アドレス祠６全７１イレ
ベルにすることによジ、メモリセルｌの記憶情報音、入
出力データ線７及び７に得ることができる。

第１図に示したメモリセルを行列に配置したメ゛モリ装
はの従来例全第２図に示す。同図は、メモリセル１１・
１〜ｌ・４・４全４行４列に配置し、行毎に４個のメモ
リセルをアドレス線６・１〜６・４により選択するよう
にした例であり、その他、人出力データ線７・１〜７・
４及び７・１〜７・４．これら人出力データ線７・１〜
７・４及び７・１〜７・４をプリチャージするだめの制
御を行なうプリチャージ線８．プリチャージ線８がノ・
イレベルの時オンし、人出力データ）腺７・１〜７・４
及び７・１〜７・４に７・イレペルを伝えるトランジス
タ（＋・１〜９・８　から構成されている。第３図は、
第２図におけるデータの、書き込み又は、０代み出しの
タイミングチャートであり、データの１．き込み又は、
読み出しを実行する直前に、プリチャージ線８全ハイレ
ベルにして、あらかじめ人出力データ線７・１〜７・４
及―■■■■■■１−一一一−−−■―■−レび７・１
〜７・４をプリチャージし、又その間に、アドレス線の
いずれか全ハイレベルにして所定メモリセルを選択する
。プリチャージ線８が、ロウレベルになった後、ｔの期
間にデータの書き込み又は、読み出し動作全実行すれば
よい。

上述したように第１図のスタティックメモリセルを基本
としたメモリ装置におい−Ｃは、データの書き込み又は
、読み出し動作を実行する毎に、入出力データ線は、プ
リチャージ全必要とし、その時、プリチャージにより、
人出力データ線をハイレベルの電位に充電するため、充
電電流が流れる。

この充電型ＩＮは、入出力データ線の配線容量に依存す
るため、多数のメモリセルを含むメモリ装置では、入出
力データ線の配線容量か増加し、消費電流が増大するこ
とになる。このように、プリチャージ時の充電電流は、
に−ＭＯＳスタティックメモリ装置の消費電力を増加さ
ぜる原因となり、特に、低消費電力が要求される電池駆
動機器への応用では、電池寿命が短かくなるという障害
が生じるＯ 不発明の目的は、半導体メモリ装置のチップ面Ｍ　’ｆ
−増大することなく、プリチャージ時消費される充電電
流を１戊減することにより、さらに低消費電力化を計っ
たスタティックメモリ装置全提供することにある。

本発明は、アドレス線によりアドレス指定され、２不の
データ線全通してデータの書き込み又は、読み出し動作
全行なうメモリセルを、行列に配置して戟る半導体メモ
リセルにおいて、同−何円の苛数普目のメモリセルをア
ドレス指定する奇数アドレス線と、同一行内の偶数番目
のメモリセル全アドレス指定する偶数アドレス線とを備
え、同一行内のとなりあうメモリセルの一方のデータ線
を共通にしたこと盆特１敗としている。

本発明の一実施例を第４図に示す。

同図において、第２図と同一手段には、同一番号が伺し
である。第４図において、隣接するメモリセルの人出力
データ線は、共用となっており、又隣接するメモリセル
のアドレス線は、互いに、別のアドレス線により選択さ
れる。すなわち１列目のメモリセル］・１・１及び１・
３・ｌは、入出力データ線１０・２と１０・１を有し、
それぞれアドレス線６・１及び６・３により、選択され
る。２列目のメモリセルト２・ｌ及び１・４・１は、入
出力データ線１０・３と１０・２を有し、それぞれアド
レス線６・２及び６・４により選択される。ここで、メ
モリセルト１・１及びｌ・３・１と、メモリセルト２・
１及びｌ・４・１は、入出力データ線１０・２を共用し
ている。

以下、同様に、３列目のメモリセルト１・２及びｌ・３
・２，４列目の１・２・２及び１・４・２，５列目の１
・１・３及び１・３・３．６列目の１・２・３及び１・
４・３，７列目の１・ｌ・４及び１・３・４，８列目の
１・２・４及び１・４・４は、人出力データ線１０・４
１０・４．ｌＯ・５．１０・６．［１・７．１０８．１
０・９を有し、それぞれアドレス線６・１．６・２．６
・３．６・４により、選択される。父、入出力データ線
１０・１〜１０・９は、トランジスタ９・１〜９・９　
全通じて、プリチャージ線８の制御によ、！１１．プリ
チャージされる。

以［、第４図の動作全説明する。第３図に示したように
データの書き込み又は、読み出し全実行する場合、あら
かじめプリチャージ線８をハイレベルＣ〆Ｃして、入出
力データ線１０・１〜」０・９をプリチャージする。こ
こで第４図における入出力データ線１０−１〜１０・９
の配線容量は、第２図の従来例における人出力データ線
の配峻容量に比較し、約半分となっている。すなわち、
第４図における人出力データ線の数クユ、９本であり、
第２図の従来例における入出力データ線の数は、８木で
あるが、紀４図の入出力データ線の長さは、第２図の従
来例における入出力データ線の長さの半分となるためで
あＺ、したがってプリチャージ線８をハイレベルとして
、人出力データ線をプリチャージした。１易合、不発Ｉ
ＪＪにおける第４図の人出力データ線全プリチャージ１
゛るための充電電流は、第２図の従来例に−１，・ける
充電電流に比較し、約半分ですむため、消費１ｉ、力も
、約半分に１成域することができる。プリチャージ線８
がハイレベルのＭ　間Ｋ、例えばアドレス線６・２　を
ハイレベルとすれば、メモリセルト２・１．１・２・２
，１・２・３．１・２・４が選択されるので、プリチャ
ージ線８が、ロウレベルになった後、これらのメモリセ
ルに対シ、ソれぞれ、入出力データ線１ｏ・３及び１ｏ
・２，１ｏ・５及び１０・４．１０・７及び１０・６ｊ
１０・９及び１０・８全通してデータの書き込み又は、
読み出し全実行することができる。

尚、第４図の不発明による半導体メモリ装置は、第２図
の従来例に比較して、チップ面積葡はとんど増加するこ
となく実現することが可能である。

以上のように不発明によれ（址、チップ面積全はとんど
増すことなく、書き込み又は、読み出し時のプリチャー
ジ動作におけるｒ目費１ｂ、力を約手分に低減した低消
費電力の半導体メモリ装置を提供することができる。又
、本発明における半導体メモリ装置は、Ｃ−Ｍ（ＪＳ回
路で構成されるマイクロコンビーータや表示器（液晶表
示器、螢光表示管等）？：駆動する表示器コントローラ
ー等に内蔵し、処理データや表示データを記憶するメモ
リとして使用することもυｆ能である・ 第１図はスタティックメモリセルの構成を示す図、第２
図は従来のメモリ装置υ例全示す図、第３図はプリチャ
ージ、アドレス線指定、書き込み読み出しタイミングチ
ャート金示す図、第４図は本発明におけるメモリ装置の
一実施例を示す図である。

】・１・１〜１・４・４・・・メモリセル、６・１〜６
・４・・・・・・アドレス線、１０・１〜１０・９−・
・・・・入出力データ線、８・・・・プリチャージ線、
９・１〜９・９−・・・トランジスタ。

）　へ ７ 壺１図 第２図

Claims (1)

【特許請求の範囲】
1. アドレス線の制御により、アドレス指定し、２本のデー
   タ線金通して、データの書き込み又は読み出し動作を行
   なうメモリセルを、行列に配置して成る半導体メモリ装
   置において、同一行の奇数番目のメモリセル葡アドレス
   指定する奇数アドレス線と、同一行の偶数番目のメモリ
   セルをアドレス指定する偶数アドレス線を有し、となり
   あうメモリセルの一方のデータ線ｔ１共通にしたことを
   特徴とする半導体メモリ装置。