JPS6134787A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6134787A JPS6134787A JP15437384A JP15437384A JPS6134787A JP S6134787 A JPS6134787 A JP S6134787A JP 15437384 A JP15437384 A JP 15437384A JP 15437384 A JP15437384 A JP 15437384A JP S6134787 A JPS6134787 A JP S6134787A
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- JP
- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本廃明は半導体装置、特に高密度・高速な半導体メモリ
装置の構造に関するものである。
装置の構造に関するものである。
従来例の構成とその問題点
半導体装置特に半導体メモリ装置はますます高密度高速
化される方向にある。従来一般に、高集積された半導体
メモリ装置は第1図に示すように列方向にデータ線Bn
、Bn、行方向に素子選択線W を形成し、行デコーダ
によシ選択された素子選択線たとえばm行のメモリ素子
の内、列デコーダにより選択された、たとえばn列のメ
モリー素子1を選択してデーターの書込みおよび読出し
を行なう。
化される方向にある。従来一般に、高集積された半導体
メモリ装置は第1図に示すように列方向にデータ線Bn
、Bn、行方向に素子選択線W を形成し、行デコーダ
によシ選択された素子選択線たとえばm行のメモリ素子
の内、列デコーダにより選択された、たとえばn列のメ
モリー素子1を選択してデーターの書込みおよび読出し
を行なう。
しかしながらこのような従来のメモリ装置はメモリ素子
毎にデータ線を形成しであるため、高密度化のさまたげ
となっていた。また、同一行を同じ素子選択線で駆動す
るため負荷容量が大きく、高速化の防げとなっていた。
毎にデータ線を形成しであるため、高密度化のさまたげ
となっていた。また、同一行を同じ素子選択線で駆動す
るため負荷容量が大きく、高速化の防げとなっていた。
発明の目的
本発明はこのような従来の問題に鑑み、高密度高速化が
可能な半導体装置を提供することを目的とする。
可能な半導体装置を提供することを目的とする。
発明の構成
本発明は隣接した列のメモリ素子のデータ線を共有し、
かつ、前記隣接したメモリ素子を異なった素子選択線で
駆動するという構造により、高密度、高速化を実現する
ものである。
かつ、前記隣接したメモリ素子を異なった素子選択線で
駆動するという構造により、高密度、高速化を実現する
ものである。
実施例の説明
第2図は本発明の一実施例における半導体メモリ装置の
構成を示す。縦方向にm+1行、横方向にn+1列メモ
リ素子を配列し、n−1列とn列、n列とn+1列とい
うふうに隣接した列のメモリ素子はデータ線を共有させ
る。寸だ、同一行たとえばm行のメモリ素子の内、隣接
した列のメモリ素子、たとえば、n列とn+1列のメモ
リ素子11゜12は異なった素子選択線Wfn、Wmに
より駆動させる。
構成を示す。縦方向にm+1行、横方向にn+1列メモ
リ素子を配列し、n−1列とn列、n列とn+1列とい
うふうに隣接した列のメモリ素子はデータ線を共有させ
る。寸だ、同一行たとえばm行のメモリ素子の内、隣接
した列のメモリ素子、たとえば、n列とn+1列のメモ
リ素子11゜12は異なった素子選択線Wfn、Wmに
より駆動させる。
前記素子選択線WmおよびWmは同じ行デコーダ13に
接続されるが、他のアドレス信号により作れたトランジ
スタTr1 r Tr2 、 Tr3. Tr4によシ
交互に選択され、また非選択の素子選択線は放電トラン
ジスタTr2およびT r 4により放電される。
接続されるが、他のアドレス信号により作れたトランジ
スタTr1 r Tr2 、 Tr3. Tr4によシ
交互に選択され、また非選択の素子選択線は放電トラン
ジスタTr2およびT r 4により放電される。
本発明の半導体装置においては幾何学上同一行に配列さ
れた隣接したメモリ素子を異なった素子選択線W。’
Wm+1で、反転関係にある信号で駆動させるため、同
一行方向の隣接したメモリ素子のデータ線を共有しても
正確なデータを入出力できる。
れた隣接したメモリ素子を異なった素子選択線W。’
Wm+1で、反転関係にある信号で駆動させるため、同
一行方向の隣接したメモリ素子のデータ線を共有しても
正確なデータを入出力できる。
発明の効果
以上のように本発明はデータ線を隣接したメモリ素子で
共有することにより、従来例のようにa個のメモリ素子
に対する2a個のデータ線に比べ(B+1)個のデータ
線でよいため、高密度化が可能であり、配線数減少によ
り歩留も向上する。
共有することにより、従来例のようにa個のメモリ素子
に対する2a個のデータ線に比べ(B+1)個のデータ
線でよいため、高密度化が可能であり、配線数減少によ
り歩留も向上する。
さらに、同一行上に配列された素子を異なった2本の素
子選択線で駆動するため、1本当りの負荷容量が少なく
、前記データ線共有による列方向の寸法縮少による素子
選択線の抵抗減少と相まって高速化が可能になるという
効果がある。
子選択線で駆動するため、1本当りの負荷容量が少なく
、前記データ線共有による列方向の寸法縮少による素子
選択線の抵抗減少と相まって高速化が可能になるという
効果がある。
第1図は従来例の半導体メモリ装置の構成図、第2図は
本発明の一実施例を説明するだめの半導体メモリ装置の
構成図である。 11 、12−・メモリ素子、Bn、Bn−、、データ
線、wm、 Wm−・素子選択線、13−・・デコーダ
。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 BoOタリ 6 β?L7LFI
B% ?L?lり11−〇九t+ 5九tJ 第2図
本発明の一実施例を説明するだめの半導体メモリ装置の
構成図である。 11 、12−・メモリ素子、Bn、Bn−、、データ
線、wm、 Wm−・素子選択線、13−・・デコーダ
。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 BoOタリ 6 β?L7LFI
B% ?L?lり11−〇九t+ 5九tJ 第2図
Claims (1)
- 複数のメモリー素子が行および列方向に配列され、隣
接したメモリ素子列のデータ線を共有にし、かつ前記デ
ータ線を共有したメモリ素子の素子選択線を独立に形成
したことを特徴とする半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15437384A JPS6134787A (ja) | 1984-07-25 | 1984-07-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15437384A JPS6134787A (ja) | 1984-07-25 | 1984-07-25 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6134787A true JPS6134787A (ja) | 1986-02-19 |
Family
ID=15582737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15437384A Pending JPS6134787A (ja) | 1984-07-25 | 1984-07-25 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6134787A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63197091A (ja) * | 1987-02-12 | 1988-08-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JPH0855479A (ja) * | 1994-06-15 | 1996-02-27 | Samsung Electron Co Ltd | 半導体メモリ装置のメモリセルアレイとそのアレイ配列方法 |
JP2008187110A (ja) * | 2007-01-31 | 2008-08-14 | Saxa Inc | 表面パネルの取付構造 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6069891A (ja) * | 1983-09-22 | 1985-04-20 | Nec Corp | 半導体メモリ装置 |
-
1984
- 1984-07-25 JP JP15437384A patent/JPS6134787A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6069891A (ja) * | 1983-09-22 | 1985-04-20 | Nec Corp | 半導体メモリ装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63197091A (ja) * | 1987-02-12 | 1988-08-15 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
JPH0855479A (ja) * | 1994-06-15 | 1996-02-27 | Samsung Electron Co Ltd | 半導体メモリ装置のメモリセルアレイとそのアレイ配列方法 |
JP2008187110A (ja) * | 2007-01-31 | 2008-08-14 | Saxa Inc | 表面パネルの取付構造 |
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