JPS6222291A - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPS6222291A
JPS6222291A JP60160671A JP16067185A JPS6222291A JP S6222291 A JPS6222291 A JP S6222291A JP 60160671 A JP60160671 A JP 60160671A JP 16067185 A JP16067185 A JP 16067185A JP S6222291 A JPS6222291 A JP S6222291A
Authority
JP
Japan
Prior art keywords
word line
shift register
cell array
memory device
rows
Prior art date
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Pending
Application number
JP60160671A
Other languages
English (en)
Inventor
Takeshi Shindo
新藤　猛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6222291A publication Critical patent/JPS6222291A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置、特に順次アクセス式のメモリ
に関する。
〔従来の技術〕
従来、この種の順次アクセスを行なう半導体記憶装置に
は同期式のＲＡＭ（ランダムアクセスメモリ）が用いら
れていた。
〔発明が解決しようとする問題点〕
従来用いられているＲＡＭは概略第２図に示す構成にな
っている。第２図において、ワード線ＷＬ’の選択はア
ドレス入力へ〇〜ＡユをアドレスドライバＡＤ／と行デ
コーダＲＤとでデコードして行なっている。
いま第２図において記憶するワード数が増加すると、セ
ルアレイＣＡ’行数およびアドレス入力信号の数が増加
する。
セルアレイＣＡ’の行数が増加すると、行デコーダＲＤ
の個数も同時に増加して、アドレスドライバＡＤ’の負
荷が増加するので、消費電力およびアドレスドライバＡ
Ｄ／での遅延が増大する。
また、アドレス入力信号が増えると、行デコーダＲＤの
入力信号数も増加する。行デコーダ几りには通常多入力
論理ゲートが用いられており、多入力論理ゲートは入力
数が増加すると遅延時間および占有面積が増大するので
、ワード数が増加すると行デコーダＲＤによる遅延時間
は増加し、同時に面積も増加してし２まう。
以上述べたように、従来のＲ，ＡＭを用いる方法では、
記憶するワード数を増加した場合、ワード線選択部の面
積・消費電力が増大し、また、ワード線選択に要する時
間が増大してしまうという欠点があった。
〔問題点を解決するための手段〕
本発明の記憶装置は、ワード線選択回路として、セルア
レイの行数と同じ段数のシフトレジスタを有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の概略図である。
セルアレイＣＡはメモリセルを行列に配列して構成され
、行方向に情報伝達用のビット線ＢＬを配置し、列方向
に選択制御用のワード線ＷＬを配置している。ワード線
ＷＬの一方の端にはワード線ドライバＷＤが接続され、
ワード線ドライバＷＤにはセルアレイＣＡの行数と同じ
段数のシフトレジスタＳＥＬが接続されている。シフト
レジスタＳＲには外部から制御クロックＳＣおよび転送
信号ＳＤが入力されている。ビット線ＢＬの一方の端に
は読み出し回路几Ｃが接続されている。
本実施例の動作は以下の様に行なわれる。
ワード線ドライバＷＤの入力が１Ｈ″のときセルアレイ
ＣＡ中の対応する一行のメモリセルがアクセスされると
する。いま、シフトレジスタＳＲの最下段を′Ｈ″とし
、他の段をすべてＬ″とすると、セルアレイＣＡの一番
下の行がアクセスされ、一番下の行のメモリセルの情報
がビット線ＢＬを通して読み出し回路ＲＣにより読み出
される。次に、転送信号８Ｄを”Ｌ’として、転送信号
ＳＣによりシフトレジスタＳＲ内のデータを１段シフト
させると、セルアレイＣＡの２番目の行カアクセスされ
、２番目の行のメモリセルの情報が読み出される。
以上の動作を繰り返す事により、セルアレイＣＡの情報
を順次読み出す事ができる。
〔発明の効果〕
本発明は、ワード線選択にシフトレジスタを用いている
ので、ワード線選択時間を従来のデコード方式よりも短
縮する事ができる。また、ワード数が増加した場合もシ
フトレジスタの構成は変わらないので、ワード線選択部
の面積・消費電力・ワード線選択に要する時間が増大す
る事はない。
以上説明したように本発明はワード線選択部の面積・消
費電力をおさえた高速動作可能の半導体記憶装置を提供
できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の概略図、第２図は従来のＲ
ＡＭの概略図である。 Ａ、　、　Ａ、　、　Ａｎ・・・・・・アドレス入力、
ＡＤ・・・・−・アドレスドライバ、ＢＬ、ＢＬ’・・
・・・・ビット線、ＣＡ。 ＣＡ’・・・・・・セルアレイ、几Ｃ、ＲＣ’・・・・
・・読み出し回路、ＳＣ・・・・−・制御クロック、Ｓ
Ｄ・・・・・・転送信号、ＳＲ・・・・・・シフトレジ
スタ、ＲＤ・・・・・・行デコーダ、ＷＤ、ＷＤ’・・
・・・・ワード線ドライバ、ＷＬ、ＷＬ’・、・・・・
ワード線。 代理人　弁理士　　内　原　　　ｘＬ、　−＋　”　”
”　’ｌｉ ゛〜−５ 茅　１　回 第　２　図

Claims (1)

  1. 【特許請求の範囲】 メモリセルを行列状に配列してセルアレイを形成し、行
    方向に情報伝達用のビット線を配置し、列方向に選択制
    御用のワード線を配置した半導体記憶装置において、 前記ワード線を駆動するためのワード線ドライバと、 前記セルアレイの行数と同じ段数のシフトレジスタとを
    有し、 前記ワード線ドライバの出力端子が前記ワード線に接続
    され、 前記シフトレジスタの各段の出力端子が前記ワード線ド
    ライバの入力端子に接続されて構成され、前記シフトレ
    ジスタを用いて、前記ワード線の特定の一本のみを選択
    する信号列を行方向に順次転送して、メモリセルを順次
    選択制御する事を特徴とする半導体記憶装置。
JP60160671A 1985-07-19 1985-07-19 半導体記憶装置 Pending JPS6222291A (ja)

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JP60160671A JPS6222291A (ja) 1985-07-19 1985-07-19 半導体記憶装置

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JP60160671A JPS6222291A (ja) 1985-07-19 1985-07-19 半導体記憶装置

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JP60160671A Pending JPS6222291A (ja) 1985-07-19 1985-07-19 半導体記憶装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03125389A (ja) * 1989-10-11 1991-05-28 Kawasaki Steel Corp Ｆｉｆｏメモリ
JPWO2004095466A1 (ja) * 2003-04-23 2006-07-13 富士通株式会社 半導体記憶装置

Cited By (3)

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JPH03125389A (ja) * 1989-10-11 1991-05-28 Kawasaki Steel Corp Ｆｉｆｏメモリ
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JP4576237B2 (ja) * 2003-04-23 2010-11-04 富士通セミコンダクター株式会社 半導体記憶装置

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