JPH0778483A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0778483A JPH0778483A JP5223080A JP22308093A JPH0778483A JP H0778483 A JPH0778483 A JP H0778483A JP 5223080 A JP5223080 A JP 5223080A JP 22308093 A JP22308093 A JP 22308093A JP H0778483 A JPH0778483 A JP H0778483A
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- Japan
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- memory cell
- word line
- memory device
- memory cells
- semiconductor memory
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Abstract
(57)【要約】
【目的】 選択状態にあるメモリセルに接続されている
ビット線間の信号干渉を防ぎ、スタティック型半導体記
憶装置の高速かつ高信頼な動作を実現する。 【構成】 メモリセルがＭ行Ｎ列のマトリクス状に配置
されたメモリセルアレーと、このメモリセルアレー中の
同一行アドレスのメモリセルに設置される複数本のワー
ド線と、この複数本のワード線を列アドレスにより制御
するワード選択回路と、Ｙスイッチ、Ｙデコーダから構
成される。 【効果】 選択された異なるメモリセルに接続されたビ
ット線が相互に隣接せず、読み出し、あるいは書き込み
信号の干渉が低減される。
ビット線間の信号干渉を防ぎ、スタティック型半導体記
憶装置の高速かつ高信頼な動作を実現する。 【構成】 メモリセルがＭ行Ｎ列のマトリクス状に配置
されたメモリセルアレーと、このメモリセルアレー中の
同一行アドレスのメモリセルに設置される複数本のワー
ド線と、この複数本のワード線を列アドレスにより制御
するワード選択回路と、Ｙスイッチ、Ｙデコーダから構
成される。 【効果】 選択された異なるメモリセルに接続されたビ
ット線が相互に隣接せず、読み出し、あるいは書き込み
信号の干渉が低減される。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特に高集積・高速のＳＲＡＭ(スタティック型ランダム
アクセスメモリ)に関するものである。
特に高集積・高速のＳＲＡＭ(スタティック型ランダム
アクセスメモリ)に関するものである。
【０００２】
【従来の技術】従来技術では、スタティック型ランダム
アクセスメモリにおいて、図３に示すように、マトリク
ス状に配列されたメモリセルアレー15中のメモリセル7
はアレー内の行アドレス信号により選択されるワード線
18,19,20によって選択される。
アクセスメモリにおいて、図３に示すように、マトリク
ス状に配列されたメモリセルアレー15中のメモリセル7
はアレー内の行アドレス信号により選択されるワード線
18,19,20によって選択される。
【０００３】
【発明が解決しようとする課題】この図３の従来のＳＲ
ＡＭでは、列方向に隣接するメモリセルは連続して選択
されて、これらメモリセル7に接続され隣接するビット
線21a,21b……24a,24bのすべての電位が変動するため、
読み出し、書き込み動作において、異なるメモリセルに
接続され隣接するビット線間の信号干渉に起因する動作
速度の低下が問題となることが本発明者等の検討により
明らかとされた。本発明は、読み出し、書き込み動作に
おいて、異なるメモリセルに接続され隣接するビット線
間の信号干渉に起因する動作速度の低下を解決すること
を課題とする。
ＡＭでは、列方向に隣接するメモリセルは連続して選択
されて、これらメモリセル7に接続され隣接するビット
線21a,21b……24a,24bのすべての電位が変動するため、
読み出し、書き込み動作において、異なるメモリセルに
接続され隣接するビット線間の信号干渉に起因する動作
速度の低下が問題となることが本発明者等の検討により
明らかとされた。本発明は、読み出し、書き込み動作に
おいて、異なるメモリセルに接続され隣接するビット線
間の信号干渉に起因する動作速度の低下を解決すること
を課題とする。
【０００４】
【課題を解決するための手段】上記の目的を解決するた
めに、本発明は、同一行アドレス信号と異なる列アドレ
ス信号で選択される複数のワード線を同一行アドレスを
もつメモリセルに設け、それぞれのワード線で同時選択
されるメモリセルに接続されるビット線が互いに隣接し
ないアレイ構造としたことを特徴とするものである。
めに、本発明は、同一行アドレス信号と異なる列アドレ
ス信号で選択される複数のワード線を同一行アドレスを
もつメモリセルに設け、それぞれのワード線で同時選択
されるメモリセルに接続されるビット線が互いに隣接し
ないアレイ構造としたことを特徴とするものである。
【０００５】
【作用】本発明の上記の構成によれば、選択された異な
るメモリセルに接続されたビット線間の信号干渉を防
ぎ、スタティック型半導体記憶装置の高信頼でかつ高速
動作を実現する作用を有するものである。
るメモリセルに接続されたビット線間の信号干渉を防
ぎ、スタティック型半導体記憶装置の高信頼でかつ高速
動作を実現する作用を有するものである。
【０００６】
【実施例】本発明の第１の実施例を図１に示す。
【０００７】図１（ａ）において、１は２個の転送ＭＯ
ＳトランジスタＱ１，Ｑ２…とフリップフロップＭＣ１
１…とからなるメモリセルがマトリクス状に配置された
メモリセルアレー、２はワードデコーダ、３はＹスイッ
チおよびＹデコーダである。尚、図１（ａ）のフリップ
フロップＭＣ１１…は図１（ｂ）に示す如きＮチャネル
駆動ＭＯＳトランジスタのドレインに高抵抗負荷が接続
された高抵抗負荷型フリップフロップもしくは図１
（ｃ）に示す如きＮチャネル駆動ＭＯＳトランジスタの
ドレインにＰチャネル負荷ＭＯＳトランジスタが接続さ
れたＰチャネル負荷型フリップフロップ、さらには完全
ＣＭＯＳ型フリップフロップのいずれかが使用できる。
４ａと４ｂ、５ａと５ｂ、６ａと６ｂはそれぞれ、同一
行アドレスをもつメモリセルに配置され、かつ、最下位
列アドレスＹ０が”０”と”１”に対応するメモリセル
を選択する２本のワード線である。たとえば、読み出し
時にＹ０アドレスが”０”のメモリセルを選択するワー
ド線４ａが選択された場合、転送ＭＯＳトランジスタＱ
１，Ｑ２およびＱ５，Ｑ６がオン状態となり、メモリセ
ルＭＣ１１とＭＣ１３からそれぞれビット線８ａ，８ｂ
と１０ａ，１０ｂにメモリセルの記憶情報が読みだされ
る。このとき、ワード線４ｂは非選択であり転送ＭＯＳ
トランジスタＱ３，Ｑ４およびＱ７，Ｑ８はオフ状態で
あり、ビット線９ａ，９ｂおよび１１ａ，１１ｂはビッ
ト線負荷（図示せず）によって設定される定電位を保っ
ている。このように、本実施例では列方向に隣接するメ
モリセルは互いにＹ０アドレスが”０”、”１”と異な
り、Ｙ０アドレスが”０”のメモリセルを選択する場
合、選択されるメモリセルは列方向にＹ０アドレスが”
１”のメモリセルをはさんで一つおきの間隔に配置され
たメモリセルであるため、選択されたメモリセルに情報
の入出力を行うビット線対間には、非選択状態にあるＹ
０アドレス”１”のメモリセルに接続されているビット
線対が配置されている。このため、非選択状態にあるＹ
０アドレス”１”のメモリセルに接続されているビット
線対が選択されたＹ０アドレス”０”のビット線対間の
信号干渉を低減する。以上は、Ｙ０アドレス”１”のメ
モリセルを選択する場合にも同様である。
ＳトランジスタＱ１，Ｑ２…とフリップフロップＭＣ１
１…とからなるメモリセルがマトリクス状に配置された
メモリセルアレー、２はワードデコーダ、３はＹスイッ
チおよびＹデコーダである。尚、図１（ａ）のフリップ
フロップＭＣ１１…は図１（ｂ）に示す如きＮチャネル
駆動ＭＯＳトランジスタのドレインに高抵抗負荷が接続
された高抵抗負荷型フリップフロップもしくは図１
（ｃ）に示す如きＮチャネル駆動ＭＯＳトランジスタの
ドレインにＰチャネル負荷ＭＯＳトランジスタが接続さ
れたＰチャネル負荷型フリップフロップ、さらには完全
ＣＭＯＳ型フリップフロップのいずれかが使用できる。
４ａと４ｂ、５ａと５ｂ、６ａと６ｂはそれぞれ、同一
行アドレスをもつメモリセルに配置され、かつ、最下位
列アドレスＹ０が”０”と”１”に対応するメモリセル
を選択する２本のワード線である。たとえば、読み出し
時にＹ０アドレスが”０”のメモリセルを選択するワー
ド線４ａが選択された場合、転送ＭＯＳトランジスタＱ
１，Ｑ２およびＱ５，Ｑ６がオン状態となり、メモリセ
ルＭＣ１１とＭＣ１３からそれぞれビット線８ａ，８ｂ
と１０ａ，１０ｂにメモリセルの記憶情報が読みだされ
る。このとき、ワード線４ｂは非選択であり転送ＭＯＳ
トランジスタＱ３，Ｑ４およびＱ７，Ｑ８はオフ状態で
あり、ビット線９ａ，９ｂおよび１１ａ，１１ｂはビッ
ト線負荷（図示せず）によって設定される定電位を保っ
ている。このように、本実施例では列方向に隣接するメ
モリセルは互いにＹ０アドレスが”０”、”１”と異な
り、Ｙ０アドレスが”０”のメモリセルを選択する場
合、選択されるメモリセルは列方向にＹ０アドレスが”
１”のメモリセルをはさんで一つおきの間隔に配置され
たメモリセルであるため、選択されたメモリセルに情報
の入出力を行うビット線対間には、非選択状態にあるＹ
０アドレス”１”のメモリセルに接続されているビット
線対が配置されている。このため、非選択状態にあるＹ
０アドレス”１”のメモリセルに接続されているビット
線対が選択されたＹ０アドレス”０”のビット線対間の
信号干渉を低減する。以上は、Ｙ０アドレス”１”のメ
モリセルを選択する場合にも同様である。
【０００８】図２は図１の本実施例のアレー構造を実現
するためのワードデコーダ１２およびＹスイッチ１３の
制御方式の一実施例である。ワード線４ａ、４ｂは、ワ
ードデコーダ１２により、行アドレス信号ＸｉＸｊ・Ｘ
ｎ、および最下位の列アドレス信号Ｙ０，Ｙ０Ｂにより
選択される。このため、ワード線４ａ，４ｂにそれぞれ
接続されているメモリセル数は、同一行に配置されたメ
モリセルの１／２となっており、転送ＭＯＳトランジス
タのゲート容量によるワード線負荷は従来の１／２とな
っている。１３はＹスイッチの構成であり、同一列アド
レスのビット線対を選択する転送ゲート対Ｔ１，Ｔ２と
Ｔ５，Ｔ６、およびＴ３，Ｔ４とＴ７，Ｔ８はそれぞれ
Ｙデコーダからの同一列アドレス信号により制御され、
ビット線対は各Ｉ／Ｏごとのコモン線対１４ａ，１４ｂ
に接続される。したがって、読み出し動作時は、各Ｉ／
Ｏごとに設けられたコモン線に読出された信号が各Ｉ／
Ｏごとのセンスアンプにより増幅され出力され、書込み
動作時は各Ｉ／Ｏごとに設けられた書込み回路により情
報が書き込まれる。また、本実施例においてはＩ／Ｏの
数は２であるが、本発明はさらに多ビット構成にもその
まま拡張できる。
するためのワードデコーダ１２およびＹスイッチ１３の
制御方式の一実施例である。ワード線４ａ、４ｂは、ワ
ードデコーダ１２により、行アドレス信号ＸｉＸｊ・Ｘ
ｎ、および最下位の列アドレス信号Ｙ０，Ｙ０Ｂにより
選択される。このため、ワード線４ａ，４ｂにそれぞれ
接続されているメモリセル数は、同一行に配置されたメ
モリセルの１／２となっており、転送ＭＯＳトランジス
タのゲート容量によるワード線負荷は従来の１／２とな
っている。１３はＹスイッチの構成であり、同一列アド
レスのビット線対を選択する転送ゲート対Ｔ１，Ｔ２と
Ｔ５，Ｔ６、およびＴ３，Ｔ４とＴ７，Ｔ８はそれぞれ
Ｙデコーダからの同一列アドレス信号により制御され、
ビット線対は各Ｉ／Ｏごとのコモン線対１４ａ，１４ｂ
に接続される。したがって、読み出し動作時は、各Ｉ／
Ｏごとに設けられたコモン線に読出された信号が各Ｉ／
Ｏごとのセンスアンプにより増幅され出力され、書込み
動作時は各Ｉ／Ｏごとに設けられた書込み回路により情
報が書き込まれる。また、本実施例においてはＩ／Ｏの
数は２であるが、本発明はさらに多ビット構成にもその
まま拡張できる。
【０００９】本発明の第２の実施例を図４に示す。３１
は、１つの転送ＭＯＳトランジスタとフリップフロップ
とのみからなるスタティック型メモリセルがマトリクス
状に配置されたメモリセルアレー、３２はワードデコー
ダ、３３はＹスイッチ、Ｙデコーダである。３４ａと３
４ｂ、３５ａと３５ｂ、３６ａと３６ｂは、それぞれ同
一行アドレスのメモリセルに配置され、かつ、最下位列
アドレスＹ０が”０”、”１”のメモリセルを選択する
２本のワード線、３７，３９は、それぞれＹ０アドレス
が”０”のメモリセルに接続されているビット線、３
８，４０はＹ０アドレスが”１”のメモリセルに接続さ
れているビット線である。したがって、１本のワード線
により同時選択されるメモリセルは、列方向に隣接しな
いアレイ構造である。また、列方向の配線間隔は１セル
当たり１本で、従来にくらべてビット線を形成するメタ
ル配線層の信頼性および加工余裕が増大している。
は、１つの転送ＭＯＳトランジスタとフリップフロップ
とのみからなるスタティック型メモリセルがマトリクス
状に配置されたメモリセルアレー、３２はワードデコー
ダ、３３はＹスイッチ、Ｙデコーダである。３４ａと３
４ｂ、３５ａと３５ｂ、３６ａと３６ｂは、それぞれ同
一行アドレスのメモリセルに配置され、かつ、最下位列
アドレスＹ０が”０”、”１”のメモリセルを選択する
２本のワード線、３７，３９は、それぞれＹ０アドレス
が”０”のメモリセルに接続されているビット線、３
８，４０はＹ０アドレスが”１”のメモリセルに接続さ
れているビット線である。したがって、１本のワード線
により同時選択されるメモリセルは、列方向に隣接しな
いアレイ構造である。また、列方向の配線間隔は１セル
当たり１本で、従来にくらべてビット線を形成するメタ
ル配線層の信頼性および加工余裕が増大している。
【００１０】本発明の第３の実施例を図５に示す。４１
は１つの転送ＭＯＳトランジスタとフリップフロップと
のみからなるスタティック型メモリセルがマトリクス状
に配置され、同一行アドレスをもち奇数列目のメモリセ
ルを選択する第一のワード線により選択される２ｎ−１
列目（ｎは正の整数）のメモリセルと、偶数列目のメモ
リセルを選択する第二のワード線により選択される２ｎ
列目のメモリセルとがビット線を共有するメモリセルア
レーである。ワード線４４ａと４４ｂ、４５ａと４５
ｂ、４６ａと４６ｂはそれぞれ同一の行アドレスをもつ
奇数列目と偶数列目のメモリセルを選択するワード線対
である。ワード４４ａにより選択されるメモリセルＭＣ
１１Ｂ，ＭＣ１３Ｂは列方向には隣接していないが，そ
れぞれに接続されているビット線は隣接している。しか
し、本実施例においてはビット線は列方向に２セルに１
本の割合で配置されているため、従来にくらべてビット
線間隔が４倍と大きく、隣接するビット線間の信号干渉
は少ない。また、隣接するビット線間に定電位をもつ配
線４９を設置することにより、隣接するビット線間の干
渉を防ぐことも可能であり、この場合でも、列方向の配
線間隔は１セル当たり１本で、従来にくらべてビット線
間隔は２倍であり、ビット線配線層の信頼性および加工
余裕は増大する。
は１つの転送ＭＯＳトランジスタとフリップフロップと
のみからなるスタティック型メモリセルがマトリクス状
に配置され、同一行アドレスをもち奇数列目のメモリセ
ルを選択する第一のワード線により選択される２ｎ−１
列目（ｎは正の整数）のメモリセルと、偶数列目のメモ
リセルを選択する第二のワード線により選択される２ｎ
列目のメモリセルとがビット線を共有するメモリセルア
レーである。ワード線４４ａと４４ｂ、４５ａと４５
ｂ、４６ａと４６ｂはそれぞれ同一の行アドレスをもつ
奇数列目と偶数列目のメモリセルを選択するワード線対
である。ワード４４ａにより選択されるメモリセルＭＣ
１１Ｂ，ＭＣ１３Ｂは列方向には隣接していないが，そ
れぞれに接続されているビット線は隣接している。しか
し、本実施例においてはビット線は列方向に２セルに１
本の割合で配置されているため、従来にくらべてビット
線間隔が４倍と大きく、隣接するビット線間の信号干渉
は少ない。また、隣接するビット線間に定電位をもつ配
線４９を設置することにより、隣接するビット線間の干
渉を防ぐことも可能であり、この場合でも、列方向の配
線間隔は１セル当たり１本で、従来にくらべてビット線
間隔は２倍であり、ビット線配線層の信頼性および加工
余裕は増大する。
【００１１】
【発明の効果】本発明によれば、高集積なスタティック
型半導体記憶装置において、ビット線間の信号干渉を防
ぎ、アクセス時間、ライトリカバリ時間およびサイクル
時間を縮小することができる。
型半導体記憶装置において、ビット線間の信号干渉を防
ぎ、アクセス時間、ライトリカバリ時間およびサイクル
時間を縮小することができる。
【図１】本発明によるメモリセルアレー構成の一実施例
を示す回路図である。
を示す回路図である。
【図２】本発明によるメモリセルアレー構成のためのワ
ードデコーダ回路、およびＹスイッチ制御方式の一実施
例を示す回路図である。
ードデコーダ回路、およびＹスイッチ制御方式の一実施
例を示す回路図である。
【図３】従来知られているメモリセルアレー構成の回路
図である。
図である。
【図４】本発明を１ビット線型メモリセルによるメモリ
セルアレーに適用した一実施例の回路図である。
セルアレーに適用した一実施例の回路図である。
【図５】本発明を１ビット線型メモリセルに適用してビ
ット線を削減した一実施例の回路図である。
ット線を削減した一実施例の回路図である。
1,15,31,41…メモリセルアレー、2,12,16,32,42…ワー
ドデコーダ回路、3,17,33,43…Ｙスイッチ、Ｙデコー
ダ、7,7a,7b…フリップフロップ、13…Ｙスイッチ、14
a,14b…コモン線、4a,4b,5a,5b,6a,6b,18,19,20,34a,34
b,35a,35b,36a,36b,44a,44b,45a,45b,46a,46b…ワード
線、8a,8b,9a,9b,10a,10b,11a,11b,21a,21b,22a,22b,23
a,23b,24a,24b,37,38,39,40,47,48…ビット線、49…配
線、MC11〜MC34…２ビット線型メモリセル、MC11A〜MC3
4A,MC11B〜MC34B…１ビット線型メモリセル、Q1〜Q8,Q1
A〜Q4A,Q1B〜Q4B…転送ＭＯＳトランジスタ、T1〜T8…
転送ゲート、ＷＤ…ワードデコーダ、ＹＳＷ…Ｙスイッ
チ、ＹＤＥＣ…Ｙデコーダ、Ｓ．Ａ．…センスアンプ、
Ｗ．Ａ．…書込み回路、Ｘｉ，Ｘｊ，Ｘｎ…行アドレス
信号、Ｙ０Ｂ，…列アドレス信号Ｙ０＝”０”、Ｙ０，
…列アドレス信号Ｙ０＝”１”。
ドデコーダ回路、3,17,33,43…Ｙスイッチ、Ｙデコー
ダ、7,7a,7b…フリップフロップ、13…Ｙスイッチ、14
a,14b…コモン線、4a,4b,5a,5b,6a,6b,18,19,20,34a,34
b,35a,35b,36a,36b,44a,44b,45a,45b,46a,46b…ワード
線、8a,8b,9a,9b,10a,10b,11a,11b,21a,21b,22a,22b,23
a,23b,24a,24b,37,38,39,40,47,48…ビット線、49…配
線、MC11〜MC34…２ビット線型メモリセル、MC11A〜MC3
4A,MC11B〜MC34B…１ビット線型メモリセル、Q1〜Q8,Q1
A〜Q4A,Q1B〜Q4B…転送ＭＯＳトランジスタ、T1〜T8…
転送ゲート、ＷＤ…ワードデコーダ、ＹＳＷ…Ｙスイッ
チ、ＹＤＥＣ…Ｙデコーダ、Ｓ．Ａ．…センスアンプ、
Ｗ．Ａ．…書込み回路、Ｘｉ，Ｘｊ，Ｘｎ…行アドレス
信号、Ｙ０Ｂ，…列アドレス信号Ｙ０＝”０”、Ｙ０，
…列アドレス信号Ｙ０＝”１”。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 植田 清嗣 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 佐々木 勝朗 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 豊嶋 博 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小宮路 邦広 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】異なる２本のビット線に接続された２個の
転送素子とフリップフロップからなるメモリセルがＭ行
Ｎ列のマトリクス状に配列されたメモリセルアレーを有
するスタティック型半導体記憶装置であって、転送素子
を選択するワード線がメモリセルアレー中の同一行アド
レスのメモリセルあたり複数本設置され、上記複数本の
うちの一本のワード線を行アドレス信号および列アドレ
ス信号により選択することを特徴とする半導体記憶装
置。 - 【請求項２】請求項１の半導体記憶装置であって、同一
行アドレスのメモリセルあたり奇数列目のメモリセルを
選択する第一のワード線と偶数列目のメモリセルを選択
する第二のワード線をもつことを特徴とする半導体記憶
装置。 - 【請求項３】請求項１もしくは請求項２の半導体記憶装
置であって、同一のワード線により同時選択される異な
るメモリセルに接続されているビット線が、互いに隣接
しないことを特徴とする半導体記憶装置。 - 【請求項４】１個の転送素子とフリップフロップからな
るメモリセルがＭ行Ｎ列のマトリクス状に配列されたメ
モリセルアレーを有するスタティック型半導体記憶装置
であって、同一行アドレスのメモリセルあたり複数のワ
ード線が設置され、上記複数本のうちの一本のワード線
を行アドレス信号および列アドレス信号により選択する
ことを特徴とする半導体記憶装置。 - 【請求項５】請求項４の半導体記憶装置であって、同一
行アドレスのメモリセルあたり奇数列目のメモリセルを
選択する第一のワード線と偶数列目のメモリセルを選択
する第二のワード線をもつことを特徴とする半導体記憶
装置。 - 【請求項６】請求項４、もしくは請求項５の半導体記憶
装置であって、同一のワード線により同時選択される異
なるメモリセルに接続されているビット線が、互いに隣
接しないことを特徴とする半導体記憶装置。 - 【請求項７】請求項４の半導体記憶装置であって、同一
行アドレスをもち奇数列目のメモリセルを選択する第一
のワード線により選択される第（２ｎ−１）列目（ｎは
正の整数）のメモリセルと偶数列目のメモリセルを選択
する第二のワード線により選択される第２ｎ列目のメモ
リセルとがビット線を共有することを特徴とする半導体
記憶装置。 - 【請求項８】請求項７の半導体記憶装置であって、第
（２ｎ−１）列目（ｎは正の整数）のビット線と第２ｎ
列目のビット線の間にビット線と平行方向に配線を設置
することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223080A JPH0778483A (ja) | 1993-09-08 | 1993-09-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5223080A JPH0778483A (ja) | 1993-09-08 | 1993-09-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778483A true JPH0778483A (ja) | 1995-03-20 |
Family
ID=16792531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5223080A Withdrawn JPH0778483A (ja) | 1993-09-08 | 1993-09-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778483A (ja) |
-
1993
- 1993-09-08 JP JP5223080A patent/JPH0778483A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |