JPS63183694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、特にその高速動作
モードの改良に関する。

〔従来の技術〕

Ｉ）ダイナミック型ＭＯＳＲＡＭでは、その総消費電流
のうち、ビット線の充放電電流が占める割合が大きい、
そこで、各アクティブサイクルで、入力アドレスに関係
するメモリアレイブロックのみを動作させ、他は動作さ
せない（ビット線を、プリチャージ状態に保つ）ことに
より、ビット線充放電電流を、１／２等に低減すること
（以下、メモリアレイの分割動作と呼ぶ）が行なわれて
いる。

第４図は例えば、ＩＭビットダイナミックＭＯ５ＲＡＭ
の場合を示すもので、全メモリセルアレイは、ロウアド
レスＲＡ８　（８は８番目のビットであることを表わし
ている）−０，１により、図のように分割されている。

この場合、例えば、外部ロウアドレス入力のＲＡ８−０
の場合、ＲＡＳ−１に対応するブロック（ブロック＃１
．＃３）は動作が不要であり、これらに対しては、セン
スアンプは、非活性状態を保ち、ビット線は、プリチャ
ージ状態に保たれる。ブロック内のメモリアレイの様子
を第５図に示す、これは複数のビット線対ＢＬ、ＢＬと
、これと交差して配置゛された複数のワード線ＷＬと、
これらの交点に配装置されたメモリセルＭＣと、ビット
線対毎に配置され、ビット線電位を検知増幅するセンス
アンプＳＡと、コラムアドレスに従って選択されるコラ
ムデコーダ１出力（Ｃ３Ｏ・・・・・・）を受け、ビッ
ト線対をデータ線対Ｉ１０．Ｉ１０に接続するためのト
ランスファ・ゲート・トランジスタと、プリチャージク
ロックφ、を受はビット線対ＢＬ、Ｂτをシッートして
（１／　２　）　Ｖｃｃ（Ｖｃｃは電源電圧）にプリチ
ャージするためのプリチャージトランジスタとからなっ
ている。

例えば、外部ロウアドレス入力のＲＡ８−０の場合、メ
モリアレイ＃隼中のワード線が１本、選択状態となり、
ビット線対ＢＬ、。、ＢＬ＠、等、メモリアレイ＃０中
のビット線対に、信号電位が読み出された後、センスア
ンプ活性化信号φ、。が立ち上うて、センスアンプＳＡ
、。等が活性化され、ビット線電位の検知増幅が行なわ
れる。この後、外部コラムアドレス入力に対応するコラ
ムデコーダ１出力が選択され、対応するコラム選択線（
Ｃ３ｏ等）のうち１本が“Ｈ″レベルなる。これにより
、ビット線対が１対、データ線対ｌ１００゜Ｉｌｏ・に
接続され、ビット線対に対して、データ線対を通して外
部からデータの入／出力が行なわれる。このような動作
を、メ°°モリアレイブロック＃２についても全く同様
に行なう、また、一方、メモリアレイブロック＃１に対
しては、ワード線は全て非選択状態であり、センスアン
プ活性化信号φ３Ｉも発生しない、メモリアレイブロッ
ク＃３についても同様である６以上のような動作タイミ
ング例を第６図に示す。

■）近年、例えば、ダイナミツ・り型ＭＯ３ＲＡＭ等が
、画像処理等のバッファ・メモリとして使用される場合
が多くなってきており、これらの用−途に対応して、全
メモリセルデータを高速に同一データにするクリア動作
の機能、あるいはある行のデータを、１行分他の行にコ
ピーするデータトランスファ動作の機能が求められてい
る。このような動作モードの例を第７図に示す。

ｉ）通常の動作モードではＲＡＳが立下がってからＣＡ
Ｓが立下がるのに対し、データトランスファモードに入
るには、例えば、第７図に示すように、ＲＡＳが立下が
る前にＣＡＳが立下がるＣＡＳとフォアＲＡＳタイミン
グ時に、ＷＥ■、“Ｌｌにする（データトランスファモ
ードイン）、このとき、ロウアドレスＲＡｏに対応する
選択ワード線ＷＬｏにより選択された１行分のメモリセ
ルデータが、ビット線対上に読み出され、センス増幅さ
れ、このデータはビット線対上にラッチされた状態にな
る。

ｉｉ　）この後は、ＣＡＳビフォアＲＡＳ時にＷ下ワー
ドがＨ″である状ｖＡ（データトランスファモードアウ
ト）になるまでは、ビット線がプリチャージ状態に戻ら
ず、上記センスしたデータがビット線対上にラッチされ
た状態が続くので、頁Ｓを“Ｈ″→“Ｌ″→“Ｈ”・・
・・・・と変化させ、“Ｈ３→“Ｌ”゛遷移時に、外部
アドレスＲＡ、。

ＲＡ、・・・・・・をラッチして、対応するワード線を
立ち上げると、ビット線上にラッチされたデータが、ワ
ード線毎に１行ずつ書き込まれることになり、１行分の
データのトランスファ（ワードトランスファ）が行なわ
れる。

■）また上記従来技術１）、ｎ）が共存する場合には、
データのセンス時に、選択されたワード線を含むメモリ
アレイブロックのビット線には、センスされたデータが
セットされるが、他のブロック（非選択ブロック）に対
しては、データがセントされず、他のブロック中の行に
データをトランスファすることができなかった。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置は以上のように構成されているの
で、異なるメモリアレイブロック間のデータトランスフ
ァ（データコピー）を行なうことはできず、データトラ
ンスファの可能な範囲が限定されるという問題点があっ
た。

この発明は上記のような問題点を解消するためになされ
たもので、メモリセルアレイが多数のブロックに分割さ
れている場合でも、ある行のデータを任意の行へトラン
スファできる半導体記憶装置を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、通常のアクティブサ
イクル時には一部のメモリセルアレイブロックのみを活
性化するようにしたものにおいて、あるメモリセルアレ
イブロックの選択された行のデータをセンスするととも
に該センスされた行を含むメモリセルアレイブロックの
ビット線を、トランスファゲートを介して′これと隣り
合うブロックのビット線と接続し、上記センスした行の
データを任意のブロックの任意の行にトランスファする
データトランスファモードを設けたものである。

〔作用〕

この発明にかかる半導体記憶装置においては、データト
ランスファモード時には、各メモリセルアレイブロック
のビット線はトランスファゲートを介して接続され、あ
るブロックの選択された行から任意のブロックの任意の
行へのデータトランスファが可能となる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による半導体集積回路装置の
動作タイミング図を、第２図は該実施例の回路構成図を
示す。

第２図において、分割されたメモリセルアレイブロック
＃Ｏ，＃１の各ビット線同士ＢＬｏ。とＢＬｌ。、ＢＬ
ａ。とＢ　Ｌ　ｒ。・・・・・・間には、トランスフ１
ゲー）　Ｔ　Ｇ　ｏ　ｒ　、　Ｔ　Ｇ　ｏ　＋が接続さ
れ、このトランスファゲートのゲートにはゲートオン信
号φ７が入力されている。

次に本実施例の動作を第１図、第２図を用いて説明する
。

第１図、第２図に示す本実施例では、ＣＡＳビフォアＲ
ＡＳタイミング時にＷＥがロウであると、データトラン
スファモードに入り、まずデータをトランスファしよう
とする、ロウアドレスＲＡ　。

に対応する選択ワード線より選択された１行分のメモリ
セルデータがビット線対上に読み出され、センス増幅さ
れ、各ビット線対上にラッチされた状態となる。

そしてこの後は既に説明したのと同様にＣＡＳビフォア
ＲＡＳ時にＷＥワワーが“Ｈ”である状態（データトラ
ンスファモードアウト）になるまでは、ビット線がプリ
チャージ状態に戻らず、上記センスしたデータがビット
線対上にラッチされた状態が続くので、ＲＡＳを“Ｈ”
→″Ｌ”→“Ｈ”・・・・・・と変化させ、“Ｈ”−“
Ｌ”遷移時に、外部アドレスＲＡ　ｌ、　　ＲＡ　ｔ・
・・・・・をラッチして、対応するワード線を立ち上げ
ると、ビット線上にラッチされたデータが、ワード線毎
に１行ずつ書き込まれることになり、１行分のデータの
トランスファ（ワードトランスファ）を行なえる訳であ
るが、この際“データトランスファモードイン”の後は
、ゲート信号φ、が″Ｈ″、レベルとなり、センスアン
プ、データＩ１０系、コラムデコーダ系が、第１図のビ
ット線の波形に示されるように、ロウアドレスＲＡ、を
含む選択ブロックとともに、ロウアドレスの８番目のビ
ットＲＡ　ｓがロウアドレスＲＡ　（ｌのそれと反転し
ているロウアドレスに対応する非選択ブロックについて
も活性化され、従って上記ロウアドレスは非選択ブロッ
ク中のロウアドレスであってもよく、任意のロウアドレ
スに対してデータトランスファが可能となるものである
。

第３図は、上記第２図の回路の各信号の発生回路例を示
し、図中ＮＡＮＤ１〜ＮＡＮＤ４はＮＡＮＤ回路、Ｎ０
ＲＩはＮＯＲ回路、ＩＮＶＩ〜ＩＮＶＩＩはインバータ
、ＦＦＩはフリップフロップである。またφ３３．φ３
゜はそれぞれＲＡ８−１゜ＲＡ８−０ブロツクのセンス
アンプ活性化信号、・φ７は上記ゲートオン信号、ＤＴ
Ｅはデータトランスファイネーブル信号である。

この回路によれば、通常のアクティブサイクル時にはＲ
Ａｍ　、ＲＡｓの内容に応じたセンスアンプ活性化信号
φ３ｍ、φ３．が発生され、一方、データトランスファ
モード時には、内部信号であるデータトランスファイネ
ーブル信号ＤＴＥ−Ｈ″となり、上記のようなタイミン
グで各信号φＳ１＋φｓｏ、φ丁が発生される。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれば
、メモリセルアレイブロックの分割動作を行なうものに
おいて、データトランスファモードにおいては選択され
た行のセンスを行なうとともに、該行を含むメモリセル
アレイブロックのビット線を１．トランスファゲートを
介して非選択のブロックのビット線と接続するようにし
たので、異なるメモリアレイブロック間の行から行へも
、１行毎にデータを高速にトランスファ（コピー）でき
、データトランスファモードをより有効なものとするこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体記憶装置の動作
タイミング図、第２図は本発明の一実施例による半導体
記憶装置の回路図、第３図は上記実施例の各信号の発生
回路の回路図、第４図は従来例の半導体記憶装置の構成
図、第５図は該半導体記憶装置の回路図、第６図は該従
来例の動作タイミング図、第７図は該従来例の他の動作
の動作タイミング図である。 ＷＬ・・・ワード線、ＢＬ、ＢＬ・・・ビット線、ＳＡ
・・・センスアンプ、φ、Ｐ・・・プリチャージ信号、
φ３゜。 φ、１・・・センスアンプ活性化信号、Ｔ　Ｇ　ｏ　１
．　Ｔ　Ｇ　ｏ　Ｉ・・・トランスファゲート、φ７・
・・ゲートオン信号、ＲＡ　ｏ−データトランスファの
転送元のセンスすべきロウアドレス、ＲＡｔ　、ＲＡｍ
・・・データトランスファの転送先のロウアドレス。

Claims (2)

【特許請求の範囲】
1. （１）複数のワード線及びビット線、及びこれらの交点
   に位置するメモリセル群からなるメモリセルアレイを有
   し、 上記メモリセルアレイはビット線が複数に分割されて複
   数のブロックに分割されており、 通常のアクティブサイクル時には上記複数のブロックの
   うちの一部のみが活性化される構成をもち、 任意の行のデータをセンスし、このセンスしたデータを
   隣り合うメモリセルアレイブロックに属する各ビット線
   にトランスファゲートを介してトランスファしこれを任
   意のブロックの任意の他の行にセットするデータトラン
   スファモードを可能とする手段を備えたことを特徴とす
   る半導体記憶装置。
2. （２）上記データトランスファモードを可能とする手段
   は、 上記トランスファゲートと、内部信号であるデータトラ
   ンスファイネーブル信号に応じて各メモリセルアレイブ
   ロックのセンスアンプ活性化信号をすべて強制的にオン
   とする論理ゲートと、上記データトランスファイネーブ
   ル信号から上記トランスファゲートをオンとするゲート
   オン信号を作成する論理ゲートとを備えたものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。