JPH10125070A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPH10125070A JPH10125070A JP8279777A JP27977796A JPH10125070A JP H10125070 A JPH10125070 A JP H10125070A JP 8279777 A JP8279777 A JP 8279777A JP 27977796 A JP27977796 A JP 27977796A JP H10125070 A JPH10125070 A JP H10125070A
- Authority
- JP
- Japan
- Prior art keywords
- input
- line
- output data
- data
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 プリチャージ時に消費される充電電流をより
低減する。 【解決手段】 複数のメモリセル１Ａ及び１Ｂを選択す
るためのアドレス信号を伝達するアドレス線６をそれら
メモリセル１Ａ及び１Ｂに共通に設け、かつ、それらメ
モリセル１Ａ及び１Ｂに対するデータの書込み及び読出
し時に該データを伝えるデータ線７及び７ｂをそれらメ
モリセル１Ａ及び１Ｂに共通に設ける。 【効果】 チップ面積がほとんど増加することなく、プ
リチャージ動作における消費電力を従来の約半分に低減
することができる。
低減する。 【解決手段】 複数のメモリセル１Ａ及び１Ｂを選択す
るためのアドレス信号を伝達するアドレス線６をそれら
メモリセル１Ａ及び１Ｂに共通に設け、かつ、それらメ
モリセル１Ａ及び１Ｂに対するデータの書込み及び読出
し時に該データを伝えるデータ線７及び７ｂをそれらメ
モリセル１Ａ及び１Ｂに共通に設ける。 【効果】 チップ面積がほとんど増加することなく、プ
リチャージ動作における消費電力を従来の約半分に低減
することができる。
Description
【０００１】
【発明の属する技術分野】本発明はメモリ装置に関し、
特にＣ―ＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａ
ｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路で
構成されたメモリ装置に関する。
特にＣ―ＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａ
ｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路で
構成されたメモリ装置に関する。
【０００２】
【従来の技術】図４には、Ｃ−ＭＯＳスタティックメモ
リセル（以下単に「メモリセル」と称す）の従来例が示
されている。図において、メモリセル１は、トランスフ
ァゲートとして動作するトランジスタ２及び３と、トラ
ンジスタ２及び３のオン又はオフを制御するアドレス線
６と、データを保持するためのインバータ回路４及び５
と、データの書込み又は読出し時に、データを伝える入
出力データ線７及びその逆位相のデータを伝える入出力
データ線７ｂ（ｂはバー（反転）を示す。以下同じ）と
を含んで構成されている。
リセル（以下単に「メモリセル」と称す）の従来例が示
されている。図において、メモリセル１は、トランスフ
ァゲートとして動作するトランジスタ２及び３と、トラ
ンジスタ２及び３のオン又はオフを制御するアドレス線
６と、データを保持するためのインバータ回路４及び５
と、データの書込み又は読出し時に、データを伝える入
出力データ線７及びその逆位相のデータを伝える入出力
データ線７ｂ（ｂはバー（反転）を示す。以下同じ）と
を含んで構成されている。
【０００３】かかる構成において、アドレス線６がハイ
レベルの時、トランジスタ２及び３がオンとなる。そし
て、入出力データ線７をハイレベルに、入出力データ線
７ｂをローレベルに付勢した時、インバータ４の出力が
ローレベル、インバータ５の出力がハイレベルとなる。
これにより、データとして、ハイレベルが書込まれるこ
とになる。
レベルの時、トランジスタ２及び３がオンとなる。そし
て、入出力データ線７をハイレベルに、入出力データ線
７ｂをローレベルに付勢した時、インバータ４の出力が
ローレベル、インバータ５の出力がハイレベルとなる。
これにより、データとして、ハイレベルが書込まれるこ
とになる。
【０００４】また、逆に、入出力データ線７をローレベ
ル、入出力データ線７ｂをハイレベルに付勢した時、イ
ンバータ４の出力がハイレベル、インバータ５の出力が
ローレベルとなる。これにより、データとして、ローレ
ベルが書込まれることになる。
ル、入出力データ線７ｂをハイレベルに付勢した時、イ
ンバータ４の出力がハイレベル、インバータ５の出力が
ローレベルとなる。これにより、データとして、ローレ
ベルが書込まれることになる。
【０００５】アドレス線６が、ローレベルの時には、ト
ランジスタ２及び３がオフとなる。このため、データが
インバータ４及び５に記憶保持される。一方、入出力デ
ータ線７及び７ｂを付勢せずに、ハイレベルの電位に充
電（これを以下「プリチャージと称す）しておき、アド
レス線６をハイレベルにすることにより、メモリセル１
の記憶情報を入出力データ線７及び７ｂに得ることがで
きる。
ランジスタ２及び３がオフとなる。このため、データが
インバータ４及び５に記憶保持される。一方、入出力デ
ータ線７及び７ｂを付勢せずに、ハイレベルの電位に充
電（これを以下「プリチャージと称す）しておき、アド
レス線６をハイレベルにすることにより、メモリセル１
の記憶情報を入出力データ線７及び７ｂに得ることがで
きる。
【０００６】この図４に示されているメモリセルを行列
に配置したメモリ装置が特開昭６０−６９８９１号公報
に記載されている。同メモリ装置は、プリチャージ時に
消費される充電電流を低減して低消費電力化を図ったも
のである。これについて図５を参照して説明する。同図
は、メモリセル１．１．１〜１．４．４を２行８列に配
置したものである。同行に配置されているメモリセル
１．１．１〜１．１．４及びメモリセル１．２．１〜
１．２．４は、夫々互いに隣接しながら、別のアドレス
線６．１，６．２により選択される。そして、これらメ
モリセルは、入出力データ線１０．１〜１０．９を夫々
共用している。メモリセル１．３．１〜１．３．４及び
メモリセル１．４．１〜１．４．４についても同様に、
アドレス線６．３，６．４により選択され、入出力デー
タ線１０．１〜１０．９を共用している。
に配置したメモリ装置が特開昭６０−６９８９１号公報
に記載されている。同メモリ装置は、プリチャージ時に
消費される充電電流を低減して低消費電力化を図ったも
のである。これについて図５を参照して説明する。同図
は、メモリセル１．１．１〜１．４．４を２行８列に配
置したものである。同行に配置されているメモリセル
１．１．１〜１．１．４及びメモリセル１．２．１〜
１．２．４は、夫々互いに隣接しながら、別のアドレス
線６．１，６．２により選択される。そして、これらメ
モリセルは、入出力データ線１０．１〜１０．９を夫々
共用している。メモリセル１．３．１〜１．３．４及び
メモリセル１．４．１〜１．４．４についても同様に、
アドレス線６．３，６．４により選択され、入出力デー
タ線１０．１〜１０．９を共用している。
【０００７】また、同図のメモリ装置は、入出力データ
線１０．１〜１０．９をプリチャージするための制御を
行うプリチャージ線８と、このプリチャージ線８がハイ
レベルの時にオンし入出力データ線１０．１〜１０．９
にハイレベルを伝えるトランジスタ９．１〜９．９とを
含んで構成されている。
線１０．１〜１０．９をプリチャージするための制御を
行うプリチャージ線８と、このプリチャージ線８がハイ
レベルの時にオンし入出力データ線１０．１〜１０．９
にハイレベルを伝えるトランジスタ９．１〜９．９とを
含んで構成されている。
【０００８】ここで、同図のメモリ装置におけるデータ
の書込み又は読出しのタイミングチャートが図６に示さ
れている。同図において、データの書込み又は読出しを
実行する直前に、プリチャージ線８をハイレベルにし
て、予め入出力データ線１０．１〜１０．９をプリチャ
ージする。また、その間に、アドレス線のいずれかをハ
イレベルにして所定メモリセルを選択する。プリチャー
ジ線８がローレベルになった後、図中の期間ｔにおい
て、データの書込み又は読出し動作を実行すれば良い。
の書込み又は読出しのタイミングチャートが図６に示さ
れている。同図において、データの書込み又は読出しを
実行する直前に、プリチャージ線８をハイレベルにし
て、予め入出力データ線１０．１〜１０．９をプリチャ
ージする。また、その間に、アドレス線のいずれかをハ
イレベルにして所定メモリセルを選択する。プリチャー
ジ線８がローレベルになった後、図中の期間ｔにおい
て、データの書込み又は読出し動作を実行すれば良い。
【０００９】
【発明が解決しようとする課題】上述したように図４の
スタティックメモリセルを基本としたメモリ装置におい
ては、データの書込み又は読出し動作を実行する毎に、
入出力データ線のプリチャージを必要とする。この時、
プリチャージにより、入出力データ線をハイレベルの電
位に充電するため、充電電流が流れる。この充電電流
は、入出力データ線の配線容量に依存する。よって、多
数のメモリセルを含むメモリ装置では、入出力データ線
の配線容量が増加し、消費電流が増加することになる。
スタティックメモリセルを基本としたメモリ装置におい
ては、データの書込み又は読出し動作を実行する毎に、
入出力データ線のプリチャージを必要とする。この時、
プリチャージにより、入出力データ線をハイレベルの電
位に充電するため、充電電流が流れる。この充電電流
は、入出力データ線の配線容量に依存する。よって、多
数のメモリセルを含むメモリ装置では、入出力データ線
の配線容量が増加し、消費電流が増加することになる。
【００１０】このように、プリチャージ時の充電電流
は、Ｃ−ＭＯＳスタティックメモリ装置の消費電力を増
加させる原因となる。特に、低消費電力が要求される電
池駆動機器に応用すると、電池寿命が短くなるという欠
点が生じる。
は、Ｃ−ＭＯＳスタティックメモリ装置の消費電力を増
加させる原因となる。特に、低消費電力が要求される電
池駆動機器に応用すると、電池寿命が短くなるという欠
点が生じる。
【００１１】また、隣接するメモリセルの入出力データ
線を共用として低消費電力化を図り行列に配置した図５
のメモリ装置でも、最多で２個のメモリセルの入出力デ
ータ線の一方しか共用できない。よって、更に多数のメ
モリ容量が必要とされる電池駆動機器では、依然として
上記の欠点が残されることになる。
線を共用として低消費電力化を図り行列に配置した図５
のメモリ装置でも、最多で２個のメモリセルの入出力デ
ータ線の一方しか共用できない。よって、更に多数のメ
モリ容量が必要とされる電池駆動機器では、依然として
上記の欠点が残されることになる。
【００１２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はチップ面積を
大幅に増大することなく、プリチャージ時消費される充
電電流を低減することにより、更に低消費電力化を図っ
たメモリ装置を提供することである。
るためになされたものであり、その目的はチップ面積を
大幅に増大することなく、プリチャージ時消費される充
電電流を低減することにより、更に低消費電力化を図っ
たメモリ装置を提供することである。
【００１３】
【課題を解決するための手段】本発明によるメモリ装置
は、第１〜第Ｎ（Ｎは２以上の整数）のメモリセルと、
前記第１〜第Ｎのメモリセルに共通に設けられそれらメ
モリセルを選択するためのアドレス信号を伝達するアド
レス線と、前記第１〜第Ｎのメモリセルに共通に設けら
れそれらメモリセルに対するデータの書込み及び読出し
時に該データを伝えるデータ線とを含むことを特徴とす
る。
は、第１〜第Ｎ（Ｎは２以上の整数）のメモリセルと、
前記第１〜第Ｎのメモリセルに共通に設けられそれらメ
モリセルを選択するためのアドレス信号を伝達するアド
レス線と、前記第１〜第Ｎのメモリセルに共通に設けら
れそれらメモリセルに対するデータの書込み及び読出し
時に該データを伝えるデータ線とを含むことを特徴とす
る。
【００１４】要するに本メモリ装置は、アドレス線の制
御により、アドレス指定し、正相及び逆相からなる一対
のデータ線を通して、データの書込み動作又は読出し動
作を行うメモリセルを、行列に配置してなる半導体メモ
リ装置である。そして、同一の行アドレス選択線で指定
され隣接する２個以上のメモリセルの正反両方の入出力
データ線を共通にし、それらメモリセルと入出力データ
線との電気的接続状態をトランジスタによって制御して
いるのである。
御により、アドレス指定し、正相及び逆相からなる一対
のデータ線を通して、データの書込み動作又は読出し動
作を行うメモリセルを、行列に配置してなる半導体メモ
リ装置である。そして、同一の行アドレス選択線で指定
され隣接する２個以上のメモリセルの正反両方の入出力
データ線を共通にし、それらメモリセルと入出力データ
線との電気的接続状態をトランジスタによって制御して
いるのである。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明によるメモリ装置の実施の形
態を示す図である。同図において、図４と同等部分は同
一符号により示されており、その部分の詳細な説明は省
略する。
態を示す図である。同図において、図４と同等部分は同
一符号により示されており、その部分の詳細な説明は省
略する。
【００１７】図において、本発明によるメモリ装置は、
２つのメモリセル１Ａ及び２Ａと、これらメモリセルに
共通に設けられデータの書込み又は読出し時にデータを
伝える入出力データ線７及び７´並びにそれらの逆相の
データを伝える入出力データ線７ｂ及び７´ｂと、行方
向のアドレス選択線６と、このアドレス選択線６により
オン・オフ制御されトランスファゲートとして動作する
トランジスタ１２．１及び１２．２とを含んで構成され
ている。
２つのメモリセル１Ａ及び２Ａと、これらメモリセルに
共通に設けられデータの書込み又は読出し時にデータを
伝える入出力データ線７及び７´並びにそれらの逆相の
データを伝える入出力データ線７ｂ及び７´ｂと、行方
向のアドレス選択線６と、このアドレス選択線６により
オン・オフ制御されトランスファゲートとして動作する
トランジスタ１２．１及び１２．２とを含んで構成され
ている。
【００１８】メモリセル１Ａは、トランスファゲートと
して動作するトランジスタ２Ａ及び３Ａと、トランジス
タ２Ａ及び３Ａをオン又はオフに制御する列方向のアド
レス選択線１１Ａと、インバータ回路４Ａ及び５Ａとか
ら構成されている。同様に、メモリセル１Ｂは、トラン
スファゲートとして動作するトランジスタ２Ｂ及び３Ｂ
と、トランジスタ２Ｂ及び３Ｂをオン又はオフに制御す
る列方向のアドレス選択線１１Ｂと、インバータ回路４
Ｂ及び５Ｂとから構成されている。
して動作するトランジスタ２Ａ及び３Ａと、トランジス
タ２Ａ及び３Ａをオン又はオフに制御する列方向のアド
レス選択線１１Ａと、インバータ回路４Ａ及び５Ａとか
ら構成されている。同様に、メモリセル１Ｂは、トラン
スファゲートとして動作するトランジスタ２Ｂ及び３Ｂ
と、トランジスタ２Ｂ及び３Ｂをオン又はオフに制御す
る列方向のアドレス選択線１１Ｂと、インバータ回路４
Ｂ及び５Ｂとから構成されている。
【００１９】更に、メモリセル１Ａ及び１Ｂは、データ
の書込み又は読出し時に、データを伝える入出力データ
線７´及びその逆位相のデータを伝える入出力データ線
７´ｂを共有している。また、入出力データ線７´及び
７´ｂは夫々トランジスタ１２．１又は１２．２を介し
て、入出力データ線７及び７ｂに接続されている。
の書込み又は読出し時に、データを伝える入出力データ
線７´及びその逆位相のデータを伝える入出力データ線
７´ｂを共有している。また、入出力データ線７´及び
７´ｂは夫々トランジスタ１２．１又は１２．２を介し
て、入出力データ線７及び７ｂに接続されている。
【００２０】以下、図１の各部の動作を説明する。行ア
ドレス選択線６及び列アドレス選択線１１Ａがハイレベ
ルの時、メモリセル１Ａが選択され、トランジスタ１
２．１，１２．２及び２Ａ，３Ａがオンとなる。そし
て、入出力データ線７をハイレベルに、入出力データ線
７ｂをローレベルに付勢した時、インバータ４Ａの出力
がローレベル、インバータ５Ａの出力がハイレベルとな
る。これにより、データとして、ハイレベルが書込まれ
ることになる。
ドレス選択線６及び列アドレス選択線１１Ａがハイレベ
ルの時、メモリセル１Ａが選択され、トランジスタ１
２．１，１２．２及び２Ａ，３Ａがオンとなる。そし
て、入出力データ線７をハイレベルに、入出力データ線
７ｂをローレベルに付勢した時、インバータ４Ａの出力
がローレベル、インバータ５Ａの出力がハイレベルとな
る。これにより、データとして、ハイレベルが書込まれ
ることになる。
【００２１】また、逆に入出力データ線７をローレベ
ル、入出力データ線７ｂをハイレベルに付勢した時、イ
ンバータ４Ａの出力がハイレベル、インバータ５Ａの出
力がローレベルとなる。これにより、データとして、ロ
ーレベルが書込まれることになる。
ル、入出力データ線７ｂをハイレベルに付勢した時、イ
ンバータ４Ａの出力がハイレベル、インバータ５Ａの出
力がローレベルとなる。これにより、データとして、ロ
ーレベルが書込まれることになる。
【００２２】また、行アドレス選択線６及び列アドレス
選択線１１Ｂがハイレベルの時、入出力データ線７及び
７ｂのデータは、メモリセル１Ｂに同様に書込まれるこ
とになる。この時、トランジスタ２Ａ及び３Ａがオフと
なっているので、メモリセル１Ａのデータはインバータ
４Ａ及び５Ａに記憶保持される。一方、入出力データ線
７及び７ｂを付勢せずにプリチャージしておき、行アド
レス選択線６及び列アドレス選択線１１Ａをハイレベル
にすることにより、メモリセル１Ａの記憶情報を入出力
データ線７及び７ｂに得ることができる。
選択線１１Ｂがハイレベルの時、入出力データ線７及び
７ｂのデータは、メモリセル１Ｂに同様に書込まれるこ
とになる。この時、トランジスタ２Ａ及び３Ａがオフと
なっているので、メモリセル１Ａのデータはインバータ
４Ａ及び５Ａに記憶保持される。一方、入出力データ線
７及び７ｂを付勢せずにプリチャージしておき、行アド
レス選択線６及び列アドレス選択線１１Ａをハイレベル
にすることにより、メモリセル１Ａの記憶情報を入出力
データ線７及び７ｂに得ることができる。
【００２３】また、同様に、行アドレス選択線６及び列
アドレス選択線１１Ｂをハイレベルにすることにより、
メモリセル１Ｂの記憶情報を入出力データ線７及び７ｂ
に得ることができる。この時、トランジスタ２Ａ及び３
Ａがオフとなっているので、メモリセル１Ａの記憶情報
は保持される。要するに、メモリセル１Ａ及びメモリセ
ル１Ｂは、トランジスタ１２．１及び１２．２を介し
て、入出力データ線７及び７ｂを共有していることにな
るのである。
アドレス選択線１１Ｂをハイレベルにすることにより、
メモリセル１Ｂの記憶情報を入出力データ線７及び７ｂ
に得ることができる。この時、トランジスタ２Ａ及び３
Ａがオフとなっているので、メモリセル１Ａの記憶情報
は保持される。要するに、メモリセル１Ａ及びメモリセ
ル１Ｂは、トランジスタ１２．１及び１２．２を介し
て、入出力データ線７及び７ｂを共有していることにな
るのである。
【００２４】図２は本発明の他の実施の形態によるメモ
リ装置の構成を示す図である。図２においても図１と同
様に、４つのメモリセル１．１．１，１．１．２，１．
１．３及び１．１．４は、トランジスタ１２．１．１及
び１２．１．２を介して、入出力データ線７．１及び
７．１ｂを共有している。そして、行アドレス選択線
６．１及び列アドレス選択線１１．１がハイレベルの
時、メモリセル１．１．１が選択され、メモリセル１．
１．１に対して、データの読出し又は書込みが実行され
る。この時、メモリセル１．１．２，１．１．３及び
１．１．４は、列アドレス選択線１１．２，１１．３及
び１１．４がローレベルとなっているので、読出し又は
書込みが実行されず、データは保持される。また、メモ
リセル１．２．１についても、行アドレス選択線６．２
がローレベルとなっているので読出し又は書込みが実行
されず、データは保持される。
リ装置の構成を示す図である。図２においても図１と同
様に、４つのメモリセル１．１．１，１．１．２，１．
１．３及び１．１．４は、トランジスタ１２．１．１及
び１２．１．２を介して、入出力データ線７．１及び
７．１ｂを共有している。そして、行アドレス選択線
６．１及び列アドレス選択線１１．１がハイレベルの
時、メモリセル１．１．１が選択され、メモリセル１．
１．１に対して、データの読出し又は書込みが実行され
る。この時、メモリセル１．１．２，１．１．３及び
１．１．４は、列アドレス選択線１１．２，１１．３及
び１１．４がローレベルとなっているので、読出し又は
書込みが実行されず、データは保持される。また、メモ
リセル１．２．１についても、行アドレス選択線６．２
がローレベルとなっているので読出し又は書込みが実行
されず、データは保持される。
【００２５】同様に、メモリセル１．１．５，１．１．
６，１．１．７及び１．１．８は、行アドレス選択線
６．１及び列アドレス選択線１１．５，１１．６，１
１．７及び１１．８で選択され、トランジスタ１２．
１．３及び１２．１．４を介して入出力データ線７．２
及び７．２ｂを共有している。また、メモリセル１．
２．１，１．２．２，１．２．３及び１．２．４は、行
アドレス選択線６．２及び列アドレス選択線１１．１，
１１．２，１１．３及び１１．４で選択され、トランジ
スタ１２．２．１及び１２．２．２を介して入出力デー
タ線７．１及び７．１ｂを共有している。更にまた、メ
モリセル１．２．５，１．２．６，１．２．７，及び
１．２．８は行アドレス選択線６．２及び列アドレス選
択線１１．５，１１．６，１１．７及び１１．８で選択
され、トランジスタ１２．２．３及び１２．２．４を介
して入出力データ線７．２及び７．２ｂを共有してい
る。
６，１．１．７及び１．１．８は、行アドレス選択線
６．１及び列アドレス選択線１１．５，１１．６，１
１．７及び１１．８で選択され、トランジスタ１２．
１．３及び１２．１．４を介して入出力データ線７．２
及び７．２ｂを共有している。また、メモリセル１．
２．１，１．２．２，１．２．３及び１．２．４は、行
アドレス選択線６．２及び列アドレス選択線１１．１，
１１．２，１１．３及び１１．４で選択され、トランジ
スタ１２．２．１及び１２．２．２を介して入出力デー
タ線７．１及び７．１ｂを共有している。更にまた、メ
モリセル１．２．５，１．２．６，１．２．７，及び
１．２．８は行アドレス選択線６．２及び列アドレス選
択線１１．５，１１．６，１１．７及び１１．８で選択
され、トランジスタ１２．２．３及び１２．２．４を介
して入出力データ線７．２及び７．２ｂを共有してい
る。
【００２６】かかる構成において、図６に示したように
データの書込み又は読出しを実行する場合、予めプリチ
ャージ線８をハイレベルにして、入出力データ線７．
１，７．１ｂ，７．２及び７．２ｂをプリチャージす
る。ここで図２における入出力データ線７．１，７．１
ｂ，７．２及び７．２ｂの配線容量は、図５の従来例に
おける入出力データ線の配線容量の約半分となってい
る。すなわち、図１における入出力データ線の数は４本
であるのに対し、図５における入出力データ線の数は９
本である。従ってプリチャージ線８をハイレベルとし
て、入出力データ線７．１，７．１ｂ，７．２，７．２
ｂをプリチャージした場合、本メモリ装置における充電
電流は、図５の従来例における充電電流に比較し、約半
分で済むことになる。
データの書込み又は読出しを実行する場合、予めプリチ
ャージ線８をハイレベルにして、入出力データ線７．
１，７．１ｂ，７．２及び７．２ｂをプリチャージす
る。ここで図２における入出力データ線７．１，７．１
ｂ，７．２及び７．２ｂの配線容量は、図５の従来例に
おける入出力データ線の配線容量の約半分となってい
る。すなわち、図１における入出力データ線の数は４本
であるのに対し、図５における入出力データ線の数は９
本である。従ってプリチャージ線８をハイレベルとし
て、入出力データ線７．１，７．１ｂ，７．２，７．２
ｂをプリチャージした場合、本メモリ装置における充電
電流は、図５の従来例における充電電流に比較し、約半
分で済むことになる。
【００２７】列アドレスを指定する入力アドレスを、行
アドレスを指定する入力アドレスよりも上位アドレスと
した時、入力アドレスが下位より連続的に遷移する場合
における図２のアドレス選択線の書込み又は読出しの時
のタイミングチャートが図３に示されている。同図にお
いて、所定メモリセルを選択する際のアドレス選択線の
動作は、以下のようになる。すなわち、行アドレス選択
線６．１、列アドレス選択線１１．１がハイレベルとな
り、期間ｔ１で、図２中のメモリセル１．１．１が選択
される。次に、上位アドレスより指定される列選択線１
１．１が選択されたまま、行アドレス線６．２がハイレ
ベルになると、期間ｔ２で図２中のメモリセル１．２．
１が選択される。
アドレスを指定する入力アドレスよりも上位アドレスと
した時、入力アドレスが下位より連続的に遷移する場合
における図２のアドレス選択線の書込み又は読出しの時
のタイミングチャートが図３に示されている。同図にお
いて、所定メモリセルを選択する際のアドレス選択線の
動作は、以下のようになる。すなわち、行アドレス選択
線６．１、列アドレス選択線１１．１がハイレベルとな
り、期間ｔ１で、図２中のメモリセル１．１．１が選択
される。次に、上位アドレスより指定される列選択線１
１．１が選択されたまま、行アドレス線６．２がハイレ
ベルになると、期間ｔ２で図２中のメモリセル１．２．
１が選択される。
【００２８】同様に、期間ｔ３では、メモリセル１．
１．２が、期間ｔ４ではメモリセル１．２．２．が夫々
選択される。このように列アドレスを指定する入力アド
レスを、行アドレスを指定する入力アドレスよりも上位
アドレスとし、入力アドレスが下位より連続的に遷移す
る場合、列アドレス選択線の遷移は、行アドレスの選択
線の遷移に比較して少ない。このことはメモリ容量を増
やせば増やすほど、より顕著になる。すなわち、列アド
レスを指定する入力アドレスを、行アドレスを指定する
入力アドレスよりも上位アドレスとし、入力アドレスが
下位より連続的に遷移する場合、列アドレスの選択線の
遷移は少ない。このため、列アドレス選択線を選択する
際の消費電流は、図５の従来のメモリ装置と比較して、
全体の消費電力にあまり影響を及ぼさないのである。
１．２が、期間ｔ４ではメモリセル１．２．２．が夫々
選択される。このように列アドレスを指定する入力アド
レスを、行アドレスを指定する入力アドレスよりも上位
アドレスとし、入力アドレスが下位より連続的に遷移す
る場合、列アドレス選択線の遷移は、行アドレスの選択
線の遷移に比較して少ない。このことはメモリ容量を増
やせば増やすほど、より顕著になる。すなわち、列アド
レスを指定する入力アドレスを、行アドレスを指定する
入力アドレスよりも上位アドレスとし、入力アドレスが
下位より連続的に遷移する場合、列アドレスの選択線の
遷移は少ない。このため、列アドレス選択線を選択する
際の消費電流は、図５の従来のメモリ装置と比較して、
全体の消費電力にあまり影響を及ぼさないのである。
【００２９】また、トランジスタ２本の入出力データ線
を共有するメモリセルの個数を更に増やしたり、全体の
メモリ容量を増やせば、トランスファゲート（図２中の
トランジスタ１２．１．１〜１２．２．４に相当）の増
加分も図５の従来例と比較し、チップ面積に大きな影響
を及ぼさないのである。
を共有するメモリセルの個数を更に増やしたり、全体の
メモリ容量を増やせば、トランスファゲート（図２中の
トランジスタ１２．１．１〜１２．２．４に相当）の増
加分も図５の従来例と比較し、チップ面積に大きな影響
を及ぼさないのである。
【００３０】以上のように、本メモリ装置によれば、図
５の従来例に比較すると、チップ面積を殆ど増加するこ
となく、書込み又は読出し時のプリチャージ動作におけ
る消費電力を約半分に低減し、低消費電力の半導体メモ
リ装置を実現することができる。また、本メモリ装置
は、Ｃ−ＭＯＳ回路で構成されるマイクロコンピュータ
や、低消費電力が要求される携帯機器（携帯電話機，携
帯表示機器等）を駆動するコントローラ等に内蔵し、処
理データや表示データを記憶するメモリとして使用する
ことができる。
５の従来例に比較すると、チップ面積を殆ど増加するこ
となく、書込み又は読出し時のプリチャージ動作におけ
る消費電力を約半分に低減し、低消費電力の半導体メモ
リ装置を実現することができる。また、本メモリ装置
は、Ｃ−ＭＯＳ回路で構成されるマイクロコンピュータ
や、低消費電力が要求される携帯機器（携帯電話機，携
帯表示機器等）を駆動するコントローラ等に内蔵し、処
理データや表示データを記憶するメモリとして使用する
ことができる。
【００３１】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００３２】（６）前記前記第１〜第Ｎのメモリセル
は、行及び列に配置されてなることを特徴とする請求項
１〜５のいずれかに記載のメモリ装置。
は、行及び列に配置されてなることを特徴とする請求項
１〜５のいずれかに記載のメモリ装置。
【００３３】（７）前記データ線は、前記メモリセルに
対するデータの読出し時に、プリチャージされることを
特徴とする請求項１〜６のいずれかに記載のメモリ装
置。
対するデータの読出し時に、プリチャージされることを
特徴とする請求項１〜６のいずれかに記載のメモリ装
置。
【００３４】
【発明の効果】以上説明したように本発明は、複数のメ
モリセルを選択するためのアドレス信号を伝達するアド
レス線をそれらメモリセルに共通に設け、かつ、それら
メモリセルに対するデータの書込み及び読出し時に該デ
ータを伝えるデータ線をそれらメモリセルに共通に設け
ることにより、チップ面積がほとんど増加することな
く、書込み又は読出し時のプリチャージ動作における消
費電力を従来の約半分に低減することができるという効
果がある。
モリセルを選択するためのアドレス信号を伝達するアド
レス線をそれらメモリセルに共通に設け、かつ、それら
メモリセルに対するデータの書込み及び読出し時に該デ
ータを伝えるデータ線をそれらメモリセルに共通に設け
ることにより、チップ面積がほとんど増加することな
く、書込み又は読出し時のプリチャージ動作における消
費電力を従来の約半分に低減することができるという効
果がある。
【図１】本発明の実施の形態によるメモリ装置の構成を
示す図である。
示す図である。
【図２】本発明の他の実施の形態によるメモリ装置の構
成を示す図である。
成を示す図である。
【図３】図２のメモリ装置の動作を示すタイムチャート
である。
である。
【図４】従来のメモリ装置におけるメモリセルの構成を
示す図である。
示す図である。
【図５】従来の他のメモリ装置の構成を示す図である。
【図６】図５のメモリ装置の動作を示すタイムチャート
である。
である。
１Ａ，１Ｂ，１．１．１〜１．２．８ メモリセル ２，２Ａ，２Ｂ，３，３Ａ，３Ｂ， １２．１．１〜１２．２．４， ９．１〜９．４ トランジスタ ４，５，４Ａ，４Ｂ，５Ａ，５Ｂ インバータ回路 ６，６．１，６．２ ７，７ｂ，７´，７´ｂ アドレス線 ７．１，７．１ｂ，７．２，７．２ｂ 入出力データ線 ８ プリチャージ線 １１Ａ，１１Ｂ，１１．１〜１１．８ アドレス選択線
Claims (5)
- 【請求項１】 第１〜第Ｎ（Ｎは２以上の整数）のメモ
リセルと、前記第１〜第Ｎのメモリセルに共通に設けら
れそれらメモリセルを選択するためのアドレス信号を伝
達するアドレス線と、前記第１〜第Ｎのメモリセルに共
通に設けられそれらメモリセルに対するデータの書込み
及び読出し時に該データを伝えるデータ線とを含むこと
を特徴とするメモリ装置。 - 【請求項２】 前記アドレス信号によりオンオフ制御さ
れオン状態においてのみ前記第１〜第Ｎのメモリセルと
前記データ線とを電気的に接続するトランスファゲート
手段を更に含むことを特徴とする請求項１記載のメモリ
装置。 - 【請求項３】 前記データ線は、正相及び逆相の一対の
データ線であることを特徴とする請求項１又は２記載の
メモリ装置。 - 【請求項４】 前記トランスファゲート手段は、前記ア
ドレス信号によりオンオフ制御されるトランジスタであ
ることを特徴とする請求項１〜３のいずれかに記載のメ
モリ装置。 - 【請求項５】 前記メモリセルは、一方の入力端子と他
方の出力端子とが互いに接続された第１及び第２のイン
バータ回路を含むことを特徴とする請求項１〜４のいず
れかに記載のメモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279777A JPH10125070A (ja) | 1996-10-23 | 1996-10-23 | メモリ装置 |
| EP97118381A EP0838825A2 (en) | 1996-10-23 | 1997-10-22 | Static semiconductor memory device capable of reducing precharging power dissipation |
| US08/956,000 US5894443A (en) | 1996-10-23 | 1997-10-22 | Static semiconductor memory device capable of reducing precharging power dissipation |
| KR1019970054402A KR19980033083A (ko) | 1996-10-23 | 1997-10-23 | 스태틱 반도체 메모리 장치 |
| CN97114150A CN1184315A (zh) | 1996-10-23 | 1997-10-23 | 能够降低预充电功耗的静态半导体存贮器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8279777A JPH10125070A (ja) | 1996-10-23 | 1996-10-23 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125070A true JPH10125070A (ja) | 1998-05-15 |
Family
ID=17615784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8279777A Pending JPH10125070A (ja) | 1996-10-23 | 1996-10-23 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5894443A (ja) |
| EP (1) | EP0838825A2 (ja) |
| JP (1) | JPH10125070A (ja) |
| KR (1) | KR19980033083A (ja) |
| CN (1) | CN1184315A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3266141B2 (ja) * | 1999-05-26 | 2002-03-18 | 日本電気株式会社 | 半導体記憶装置 |
| US8611169B2 (en) | 2011-12-09 | 2013-12-17 | International Business Machines Corporation | Fine granularity power gating |
| US9183906B2 (en) | 2012-10-02 | 2015-11-10 | International Business Machines Corporation | Fine granularity power gating |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155954A (ja) * | 1983-02-24 | 1984-09-05 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS6069891A (ja) * | 1983-09-22 | 1985-04-20 | Nec Corp | 半導体メモリ装置 |
| JPH08129891A (ja) * | 1994-10-28 | 1996-05-21 | Sony Corp | メモリセル回路 |
-
1996
- 1996-10-23 JP JP8279777A patent/JPH10125070A/ja active Pending
-
1997
- 1997-10-22 EP EP97118381A patent/EP0838825A2/en not_active Withdrawn
- 1997-10-22 US US08/956,000 patent/US5894443A/en not_active Expired - Fee Related
- 1997-10-23 CN CN97114150A patent/CN1184315A/zh active Pending
- 1997-10-23 KR KR1019970054402A patent/KR19980033083A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1184315A (zh) | 1998-06-10 |
| US5894443A (en) | 1999-04-13 |
| KR19980033083A (ko) | 1998-07-25 |
| EP0838825A2 (en) | 1998-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5422586A (en) | Apparatus for a two phase bootstrap charge pump | |
| JPS62287499A (ja) | 半導体メモリ装置 | |
| JPH0315278B2 (ja) | ||
| JPH10125070A (ja) | メモリ装置 | |
| US6304943B1 (en) | Semiconductor storage device with block writing function and reduce power consumption thereof | |
| JPS6052519B2 (ja) | 半導体記憶装置のデコ−ダ回路 | |
| JPH1011969A (ja) | 半導体記憶装置 | |
| JP2002083496A (ja) | 半導体集積回路におけるセンスアンプ回路への基準電位の供給方法、半導体集積回路、その半導体集積回路を多数備えた半導体装置、及びその半導体装置を用いた電子機器 | |
| KR100335267B1 (ko) | 센싱전류의소모를줄이는반도체메모리장치 | |
| KR20030029405A (ko) | Ｌｃｄ 드라이버 타이밍 제어방법 | |
| JPS6069891A (ja) | 半導体メモリ装置 | |
| JP2590701B2 (ja) | 半導体記憶装置 | |
| JP3266346B2 (ja) | 半導体記憶装置 | |
| JP3581239B2 (ja) | 半導体記憶装置 | |
| JPH04205885A (ja) | 画面表示用ｒａｍ | |
| JP3646683B2 (ja) | 表示用ドライバｉｃ | |
| JPS59154493A (ja) | メモリ−型アクテイブパネル用集積回路基板 | |
| JPH0973785A (ja) | 半導体装置 | |
| JPH07105695A (ja) | 読出し専用メモリ | |
| JPH04205890A (ja) | 半導体記憶装置 | |
| JPS6041039Y2 (ja) | 表示用半導体記憶装置 | |
| JPH07211080A (ja) | 半導体記憶装置、及びデータ処理装置 | |
| SU1278978A1 (ru) | Посто нное запоминающее устройство с перезаписью информации | |
| JPH0799629B2 (ja) | シリアルアクセスメモリ | |
| JP2003091995A (ja) | 半導体記憶装置およびそのデータ読み出し方法 |