KR19980033083A - 스태틱 반도체 메모리 장치 - Google Patents

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KR19980033083A
KR19980033083A KR1019970054402A KR19970054402A KR19980033083A KR 19980033083 A KR19980033083 A KR 19980033083A KR 1019970054402 A KR1019970054402 A KR 1019970054402A KR 19970054402 A KR19970054402 A KR 19970054402A KR 19980033083 A KR19980033083 A KR 19980033083A
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memory cells
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도모에 사고
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가네코 히사시
닛폰 덴키(주)
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Abstract

다수의 메모리 셀 그룹(M11,M12,…)과, 다수의 워드 라인(WL1,WL2,…)과, 다수의 비트 라인 쌍(BL1,,…)을 갖는 전달 스태틱 반도체 메모리 장치에 다수의 전달 게이트 회로(TG11,TG12,…)를 제공한다. 상기 전달 게이트 회로 각각은 상기 메모리 셀 그룹중 하나와 상기 비트 라인 쌍중 하나 사이에 접속되고, 상기 워드 라인중 하나의 전압에 의해 제어된다.

Description

스태틱 반도체 메모리 장치
본 발명은 반도체 장치, 좀더 자세히는 스태틱 랜덤 액세스 메모리(SRAM) 장치에 관련된다.
일반적으로, 행과 열로 배열된 플립플롭 유형의 메모리 셀과, 메모리 셀에 접속된 다수의 워드 라인 및 다수의 비트 라인 쌍으로 구성된 SRAM 장치에서, 기록 작동이나 판독 작동 등의 액세스 작동을 실행하기 전에 선충전 작동을 행할 필요가 있다.
제1종래 기술의 SRAM 장치에서, 워드 라인중 하나는 메모리 셀의 각 행에 접속되고, 비트 라인 쌍중 하나는 메모리 셀의 각 행에 접속된다. 이점에 대해서는 다음에 자세히 설명한다.
그러나, 상기 언급한 제1종래 기술의 SRAM 장치에서는, 비트 라인의 수가 메모리 셀의 행의 수와 같기 때문에, 각각의 선충전 작동에 의해 선충전되는 비트 라인의 수가 많다. 그 결과, 전력 소비가 증가한다.
또한, 제2종래 기술의 SRAM 장치에서는, 두 워드 라인이 메모리 셀의 각각의 행에 접속되어 있고, 메모리 셀의 각 행이 두 인접한 비트 라인 사이에 위치한다. 이 경우, 비트 라인의 수는 메모리 셀의 열의 수에 1을 더한 값이다. 그 결과, 각각의 선충전 작동에 의해 선충전된 비트 라인의 수가 감소하고, 따라서 전력 소비가 감소한다. 이에 대해서도 다음에 자세히 설명한다.
그러나, 상기 제2종래 기술의 SRAM에서, 비트 라인의 수가 메모리 셀의 열의 수보다 적을 수는 없기 때문에, 전력 소비를 줄이는데는 한계가 있다.
본 발명의 목적은 SRAM 장치에서 선충전 작동에 의해 전력 소비를 더욱 감소시키는 것이다.
본 발명에 따르면, 다수의 메모리 셀 그룹과, 다수의 워드 라인과, 다수의 비트 라인 쌍을 구비한 스태틱 반도체 메모리 장치에, 다수의 전달 게이트 회로가 제공된다. 각각의 전달 게이트 회로는 메모리 셀 그룹중 하나의 그룹과 비트 라인 쌍중 하나 사이에 접속되고, 워드 라인중 하나의 전압에 의해 제어된다. 즉, 비트 라인의 수는, 메모리 셀의 열의 수를 하나의 메모리 셀 그룹의 메모리 셀의 수로 나눈 수와 같다. 예를 들어, 하나의 메모리 셀 그룹이 4 메모리 셀로 구성되었다면, 비트 라인의 수는 메모리 셀의 열의 수의 1/4이다.
도 1은 SRAM 셀을 도시한 회로도.
도 2는 제1종래 기술의 SRAM 장치를 도시한 회로도.
도 3a 및 도 3b는 도 2에 도시된 장치의 작동을 도시한 타이밍도.
도 4는 제2종래 기술의 SRAM 장치를 도시한 회로도.
도 5는 본 발명에 따른 SRAM 장치의 제1실시예를 도시한 회로도.
도 6은 도 5에 도시된 SRAM 장치의 일부분을 상세히 도시한 회로도.
도 7a 내지 도 7i는 도 5에 도시된 장치의 작동을 도시한 타이밍도.
도 8은 본 발명에 따른 SRAM 장치의 제2실시예를 도시한 회로도.
도 9는 도 8에 도시된 SRAM 장치의 일부분을 상세히 도시한 회로도.
도 10a 내지 도 10i는 도 8에 도시된 장치의 작동을 도시한 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
WL:워드 라인M:메모리 셀
BL:비트 라인Q:선충전 트랜지스터
TG:전달 게이트N:노드
Y:열 선택 신호
양호한 실시예를 설명하기 전에 먼저, 도 1, 도 2, 도 3a 및 도 3b, 도 4를 참고로, 종래 기술의 SRAM 장치를 설명한다.
SRAM 셀을 도시한 도 1에서, 하나의 메모리 셀(Mij)은, 하나의 워드 라인(WLi)과 두 상보적인 비트 라인(BLj,)에 접속된다. 상기 메모리 셀(Mij)은, 노드(N1및 N2) 사이에 접속된 플립플롭을 형성하는 두 인버터(I1,I2)와, 상기 노드(N1)와 비트 라인(BLj) 사이에 접속된 전달 게이트(TG1)와, 상기 노드(N2)와 비트 라인() 사이에 접속된 전달 게이트(TG2)를 포함한다.
도 1에서, 비트 라인(BLj,) 각각의 전압을 하이와 로우로 가정한다. 이 경우, 워드 라인(WLi)의 전압이 하이로 되어 전달 게이트(TG1및 TG2)를 턴온시키면, 노드(N1및 N2)의 전압은 비트 라인(BLj,)의 전압에 의해 각각 하이 및 로우로 된다. 따라서, 데이터 0(하이 레벨)이 메모리 셀(Mij)에 기록된다.
반면, 비트 라인(BLj,) 각각의 전압을 로우와 하이로 가정할 경우, 워드 라인(WLi)의 전압이 하이로 되어 전달 게이트(TG1및 TG2)를 턴온시키면, 노드(N1및 N2)의 전압은 비트 라인(BLj,)의 전압에 의해 각각 로우 및 하이로 된다. 따라서, 데이터 1(로우 레벨)이 메모리 셀(Mij)에 기록된다.
또한, 비트 라인(BLj,)을 소정 전압으로 선충전한 후, 워드 라인(WLi)의 전압이 하이로 되면, 노드(N1및 N2)의 전하는 각각 비트 라인(BLj,)으로 흐른다.그 결과, 메모리 셀(Mij)에 기억된 데이터가 비트 라인(BLj,)으로 판독된다.
또한, 워드 라인(WLi)의 전압이 로우이면, 메모리 셀(Mij)의 데이터는 메모리 셀(Mij)에 그대로 유지된다.
제2종래 기술의 SRAM 장치를 도시한 도 2에서, 각각 도 1에 도시된 것과 동일한 구성을 갖는 메모리 셀(M11,M12,…,M18,M21,M22,…,M28)은, 워드 라인(WL1및 WL2)과 비트 라인(BL1,,BL2,,…,BL8,)에 접속된다. 예를 들어, 메모리 셀(M11)은 워드 라인(WL1)과 비트 라인(BL1,)에 접속되고, 비트 라인(BL1,,BL2,,…,BL8,)은 선충전 트랜지스터(Q11,Q12,Q21,Q22,…,Q81,Q82)를 통해 전압이 Vcc인 선충전 라인(PRE)에 접속된다. 상기 선충전 트랜지스터(Q11,Q12,Q21,Q22,…,Q81,Q82)는 선충전 신호(ΦPRE)에 의해 턴온된다.
또한, 도 2에서, 행 디코더(DEC1)는 행 어드레스 신호(AR1,AR2,…)를 수신하여 워드 라인(WL1,WL2,…)중 하나를 선택하고, 열 디코더(DEC2)는 열 어드레스 신호(AC1,AC2,…)를 수신하여 열 선택 신호(Y1,Y2,…)중 하나를 생성하고, 따라서 BL1및과 같은 비트 라인 쌍중 하나를 선택한다. Y1과 같은 열 선택 신호는 열 선택 트랜지스터(도시하지 않음)를 턴온시키고, BL1및등의 비트 라인 쌍은 데이터 버스 라인(도시하지 않음)에 접속된다.
도 2에 도시된 장치의 작동을 도 3a 및 도 3b에 도시한다. 즉, 기록 작동이나 판독 작동 등의 액세스 작동이, 도 3b에 도시되고, 행 어드레스 신호(AR1,AR2,…)와 열 어드레스 신호(AC1,AC2,…)로 정의된 어드레스(ADD1,ADD2,…)를 이용하여 실행되기 전에, 선충전 작동이 도 3a에 도시된 바와 같이 실행된다.
그러나, 도 2에서, 각각의 메모리 셀 행에 접속된 하나의 워드 라인, 및 하나의 비트 라인 쌍, 즉, 두 비트 라인은, 각각의 메모리 셀 열에 접속된다. 예를 들어, 도 2에서, 16비트 라인이 각각 선충전 작동에 의해 충전된다. 그 결과, 각 선충전 작동에 의해 선충전된 비트 라인의 수는 증가한다. 이는 전력 소비를 증가시킨다.
제2종래 기술의 SRAM 장치(JP-A-60-69891 참조)를 도시한 도 4에서, 도 2의 두 워드 라인(WL1) 대신에 네 워드 라인(WL11및 WL12)이 제공되고, 도 2의 워드 라인(WL2) 대신에 워드 라인(WL21및 WL22)이 제공된다. 메모리 셀(M11,M13,…,M17)은 워드 라인(WL11)에 접속되고, 메모리 셀(M12,M14,…,M18)은 워드 라인(WL12)에 접속된다. 마찬가지로, 메모리 셀(M21,M23,…,M27)은 워드 라인(WL21)에 접속되고, 메모리 셀(M22,M24,…,M28)은 워드 라인(WL22)에 접속된다. 또한, 도 2의 16비트 라인 대신에 9비트 라인(BL1,BL2,…,BL9)만이 제공되고, 따라서, 도 2의 16 선충전 트랜지스터 대신에 9 선충전 트랜지스터(Q1,Q2,…,Q9)만이 제공된다. 이 경우, 비트 라인(BL2,BL3,…,BL8)이 두 인접 메모리 셀 열에 대해 일반적으로 사용된다.
또한, 도 4에서 행 디코더(DEC1)는 행 어드레스 신호(AR1,AR2,…)를 수신하여 워드 라인(WL11,WL12,…)중 하나를 선택하고, 열 디코더(DEC2)는 열 어드레스 신호(AC1,AC2,…)를 수신하여 열 선택 신호(Y1,Y2,…)중 하나를 생성하고, BL1및 BL2과 같은 비트 라인 쌍중 하나를 선택한다.
도 4에 도시된 장치의 작동 역시, 도 3a 및 도 3b에 도시된다. 즉, 기록 작동이나 판독 작동 등의 액세스 작동이, 도 3b에 도시되고, 행 어드레스 신호(AR1,AR2,…)와 열 어드레스 신호(AC1,AC2,…)로 정의된 어드레스(ADD1,ADD2,…)를 이용하여 실행되기 전에, 선충전 작동이 도 3a에 도시된 바와 같이 실행된다.
도 4에서, 두 워드 라인은 각 메모리 셀 행에 접속되고, 하나의 비트 라인은 각 메모리 셀 열에 접속된다. 간단히 말해, 비트 라인의 수는 메모리 셀 열의 수에 1을 더한 값이다. 예를 들어, 도 4에서, 9 비트 라인이 각 선충전 작동에 의해 충전된다. 그 결과, 각 선충전 작동에 의해 선충전된 비트 라인의 수가 적고, 그로 인해 전력 소비가 감소한다.
그러나, 도 4에 도시된 장치에서, 비트 라인의 수가 메모리 셀의 열의 수보다 적기 때문에, 전력 소비의 감소에는 한계가 있다.
본 발명에 따른 제1실시예를 도시한 도 5에서, 비트 라인(BL1및) 등의 하나의 비트 라인 쌍이, 메모리 셀의 열(M11및 M21) 및 메모리 셀의 열(M12및 M22) 등의 두 메모리 셀의 열에 제공된다. 또한, 메모리 셀(M11,M12,…,M18,M21,M22,…,M28)은, 각각 두 메모리 셀로 구성된 그룹으로 분류된다. 이 경우, 전달 게이트는 통상 각 그룹의 메모리 셀에 제공된다. 예를 들어, 전달 게이트(TG11및 TG12)는 통상 메모리 셀(M11및 M12)에 제공되고, 메모리 셀(M11및 M12)과 비트 라인(BL1및)의 그룹 사이에 접속된다. 상기 전달 게이트(TG11및 TG12)는 워드 라인(WL1)의 전압에 의해 제어된다.
또한, 도 5에서, 행 디코더(DEC1)는 행 어드레스 신호(AR1,AR2,…)를 수신하여 워드 라인(WL11,WL12,…)중 하나를 선택한다. 열 디코더(DEC2-1)는 열 어드레스 신호(AC1)를 수신하여 열 선택 신호(Y1및 Y2)를 생성하고, 따라서 각 메모리 셀 그룹으로부터 하나의 메모리 셀을 선택한다. 열 디코더(DEC2-2)는 열 어드레스 신호(AC2,AC3,…)를 수신하여 열 선택 신호(Y3및 Y4, …)를 생성하고, BL1및과 같은 비트 라인 쌍중 하나를 선택한다.
도 5에는, 단지 8비트 라인(BL1,,BL2,,BL3,,BL4,)만이 제공되고, 따라서, 단지 8 선충전 트랜지스터(Q11,Q12,Q13,Q14,…,Q17,Q18)가 제공된다.
도 5에 도시된 메모리 셀(M11및 M12)의 부분 상세도인 도 6에서, 각 메모리 셀(M11및 M12)은 도 1에 도시된 메모리 셀과 동일한 구성을 갖는다. 그러나, 메모리 셀(M11)의 전달 게이트(TG1및 TG2)는, 워드 라인(WL1)의 전압에 의해서가 아닌 열 선택 신호(Y1)에 의해 제어된다. 마찬가지로, 메모리 셀(M12)의 전달 게이트(TG1및 TG2)는, 워드 라인(WL1)의 전압에 의해서가 아닌 열 선택 신호(Y2)에 의해 제어된다. 또한, 메모리 셀(M11및 M12)은, 워드 라인(WL1)의 전압에 의해 제어되는 전달 게이트(TG1및 TG2)를 통해 비트 라인(BL1및)에 접속된다.
도 5에 도시된 장치의 작동이 도 7a 내지 도 7i에 도시된다. 즉, 도 7a에 도시된 바와 같이, 기록 작동이나 판독 작동 등의 액세스 작동이 행해지기 전에, 선충전 작동이 행해진다.
예를 들어, 만약, WL1=1, WL2=0, Y1=1, Y2=0, Y3=1, Y4=Y5=Y6=0이면, 메모리 셀(M11)은 액세스된다. 만약, WL1=0, WL2=1, Y1=1, Y2=0, Y3=1, Y4=Y5=Y6=0이면, 메모리 셀(M21)은 액세스된다. 만약, WL1=1, WL2=0, Y1=0, Y2=1, Y3=0, Y4=1, Y5=Y6=0이면, 메모리 셀(M13)은 액세스된다. 만약, WL1=0, WL2=1, Y1=0, Y2=1, Y3=0, Y4=1, Y5=Y6=0이면, 메모리 셀(M24)은 액세스된다.
도 8에서, 하나의 워드 라인은 각 메모리 셀 행에 접속되고, 하나의 비트 라인은 각 메모리 셀 열에 접속된다. 도 5에서, 8비트 라인은 각 선충전 작동에 의해 충전된다. 그 결과, 각 선충전 작동에 의해 선충전된 비트 라인의 수는 상기 제2종래 기술의 장치와 비교할 때 더 적다. 따라서 전력 소비가 더욱 감소된다.
본 발명에 따른 제2실시예를 도시한 도 8에서, 비트 라인(BL1및)과 같은 하나의 비트 라인 쌍이, 메모리 셀(M11및 M21)의 열과, 메모리 셀(M12및 M22)의 열과, 메모리 셀(M13및 M23)의 열과, 메모리 셀(M14및 M24)의 열 등의 4 메모리 셀 열에 제공된다. 또한, 메모리 셀(M11,M12,…,M18,M22,…,M28)은 각각 4 메모리 셀로 구성되는 그룹으로 분류된다. 이 경우, 전달 게이트는 통상 각 그룹의 메모리 셀에 제공된다. 예를 들어, 전달 게이트(TG11및 TG12)는 통상 메모리 셀(M11,M12,M13,M14)에 제공되고, 상기 메모리 셀(M11,M12,M13,M14)과 비트 라인(BL1및) 사이에 접속된다. 상기 전달 게이트(TG11및 TG12)는 워드 라인(WL1)의 전압에 의해 제어된다.
또한, 도 8에서, 행 디코더(DEC1)는 행 어드레스 신호(AR1,AR2,…)를 수신하여 워드 라인(WL11,WL12,…)중 하나를 선택한다. 열 디코더(DEC2-1)는 열 어드레스 신호(AC1및 AC2)를 수신하여 열 선택 신호(Y1,Y2,Y3,Y4)중 하나를 생성하고, 따라서 각 메모리 셀 그룹으로부터 하나의 메모리 셀을 선택한다. 열 디코더(DEC2-2)는 열 어드레스 신호(AC3,AC4,…)를 수신하여 열 선택 신호(Y5,Y6,…)를 생성하고, BL1및과 같은 비트 라인 쌍중 하나를 선택한다.
도 8에는, 단지 4 비트 라인(BL1,,BL2,)만이 제공되고, 따라서, 단지 4 선충전 트랜지스터(Q1,Q2,Q3,Q4)가 제공된다.
도 8에 도시된 메모리 셀(M11,M12,M13,M14)의 부분 상세도인 도 9에서, 각 메모리 셀(M11,M12,M13,M14)은 도 1에 도시된 메모리 셀과 동일한 구성을 갖는다. 그러나, 메모리 셀(M11)의 전달 게이트(TG1및 TG2)는, 워드 라인(WL1)의 전압에 의해서가 아닌 열 선택 신호(Y1)에 의해 제어된다. 마찬가지로, 메모리 셀(M12)의 전달 게이트(TG1및 TG2)는, 워드 라인(WL1)의 전압에 의해서가 아닌 열 선택 신호(Y2)에 의해 제어된다. 또한, 메모리 셀(M3)의 전달 게이트(TG1및 TG2)는 워드 라인(WL1)의 전압에 의해서가 아닌 열 선택 신호(Y3)에 의해 제어된다. 마찬가지로, 메모리 셀(M14)의 전달 게이트(TG1및 TG2)는 워드 라인(WL1)의 전압에 의해서가 아닌 열 선택 신호(Y4)에 의해 제어된다. 또한, 메모리 셀(M11,M12,M13,M14)은 워드 라인(WL1)의 전압에 의해 제어되는 전달 게이트(TG11및 TG12)를 통해 비트 라인(BL1및)에 접속된다.
도 8에 도시된 장치의 작동이 도 10a 내지 도 10i에 도시된다. 즉, 도 10a에 도시된 바와 같이, 기록 작동이나 판독 작동 등의 액세스 작동이 행해지기 전에, 선충전 작동이 행해진다.
예를 들어, 만약, WL1=1, WL2=0, Y1=1, Y2=0, Y3=Y4=0, Y5=1, Y6=0이면, 메모리 셀(M11)은 액세스된다. 만약, WL1=0, WL2=1, Y1=1, Y2=Y3=Y4=0, Y5=1, Y6=0이면, 메모리 셀(M16)은 액세스된다. 만약, WL1=0, WL2=1, Y1=0, Y2=1, Y3=Y4=Y5=0, Y6=1이면, 메모리 셀(M26)은 액세스된다.
도 8에서, 하나의 워드 라인은 각 메모리 셀 행에 접속되고, 하나의 비트 라인은 각 메모리 셀 열에 접속된다. 예를 들어, 도 8에서, 4비트 라인은 각 선충전 작동에 의해 충전된다. 그 결과, 각 선충전 작동에 의해 선충전된 비트 라인의 수는 상기 제2종래 기술의 장치와 비교할 때 더 적다. 따라서 전력 소비가 더욱 감소된다. 상기 제2실시예에서 전력 소비를 상기 제1실시예의 거의 절반으로 감소시킬 수 있음에 유의해야 한다.
상기 언급한 실시예에서, 어드레스가 하위 비트로 행 어드레스 신호로 정의되고, 상위 비트로 열 어드레스 신호로 정의된다면, 상기 어드레스가 연속적으로 변화할 때, 전력 소비가 최소가 될 수 있고, 따라서 열 어드레스 신호의 전이가 감소한다.
상기 설명한 바와 같이, 본 발명에 따르면, 집적화를 실질적으로 줄이지 않고, 선충전 작동에 의해 선충전된 비트 라인의 수가 감소되기 때문에, 전력 소비를 줄일 수 있다.

Claims (7)

  1. 다수의 메모리 셀(M11,M12,…)의 그룹과,
    다수의 워드 라인(WL1,WL2,…)과,
    다수의 비트 라인 쌍(BL1,,…)과,
    각각이 상기 메모리 셀 그룹중 하나의 그룹과 상기 비트 라인 쌍중 하나 사이에 접속되고, 각각이 상기 워드 라인의 하나의 전압에 의해 제어되는, 다수의 전달 게이트 수단(TG11,TG12,…)과,
    상기 워드 라인에 접속되어, 상기 워드 라인중 하나를 선택하는 제1선택 수단(DEC1)과,
    상기 메모리 셀에 접속되어, 상기 메모리 셀의 그룹의 각각으로부터 하나의 메모리 셀을 선택하는 제2선택 수단(DEC2-1)과,
    상기 비트 라인 쌍에 접속되어, 상기 다수의 비트 라인 쌍중 하나의 쌍을 선택하는 제3선택 수단(DEC2-2)을 포함하는 스태틱 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 각각의 메모리 셀이,
    제1 및 제2노드(N1,N2)와,
    상기 제2노드에 접속된 입력과 상기 제1노드에 접속된 출력을 갖는 제1인버터(I1)와,
    상기 제1노드에 접속된 입력과 상기 제2노드에 접속된 출력을 갖는 제2인버터(I2)와,
    상기 제1노드와 상기 전달 게이트 수단중 하나 사이에 접속된 제1전달 게이트(TG1)와,
    상기 제2노드와 상기 전달 게이트 수단중 하나 사이에 접속된 제2전달 게이트(TG2)를 포함하는 스태틱 반도체 메모리 장치.
  3. 제1항에 있어서, 각각 상기 비트 라인 쌍중 하나의 비트 라인에 접속된 다수의 선충전 회로(Q11,Q12,…,Q1,Q2,…)를 더 포함하는 스태틱 반도체 메모리 장치.
  4. 행과 열로 배열된 다수의 메모리 셀(M11,M12,…)과,
    각각 상기 메모리 셀의 하나의 행에 제공된 다수의 워드 라인(WL1,WL2,…)과,
    각각 상기 메모리 셀의 다수의 열에 제공된 다수의 비트 라인 쌍(BL1,,…)과,
    상기 다수의 메모리 셀의 열의 행과 상기 비트 라인 쌍중 하나 사이에 접속되고, 각각이 상기 워드 라인의 전압에 의해 제어되는, 다수의 전달 게이트 수단(TG11,TG12,…)을 포함하는 스태틱 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 워드 라인에 접속되어 상기 워드 라인중 하나를 선택하는 제1선택 수단(DEC1)과,
    상기 메모리 셀에 접속되어 상기 다수의 열 메모리 셀중 하나의 메모리 셀 열을 선택하는 제2선택 수단(DEC2-1)과,
    상기 비트 라인 쌍에 접속되어, 상기 다수의 비트 라인 쌍중 하나의 쌍을 선택하는 제3선택 수단(DEC2-2)을 더 포함하는 스태틱 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 각각의 메모리 셀이,
    제1 및 제2노드(N1,N2)와,
    상기 제2노드에 접속된 입력과 상기 제1노드에 접속된 출력을 갖는 제1인버터(I1)와,
    상기 제1노드에 접속된 입력과 상기 제2노드에 접속된 출력을 갖는 제2인버터(I2)와,
    상기 제1노드와 상기 전달 게이트 수단중 하나 사이에 접속된 제1전달 게이트(TG1)와,
    상기 제2노드와 상기 전달 게이트 수단중 하나 사이에 접속된 제2전달 게이트(TG2)를 포함하는 스태틱 반도체 메모리 장치.
  7. 제4항에 있어서, 각각 상기 비트 라인 쌍중 하나의 비트 라인에 접속된 다수의 선충전 회로(Q11,Q12,…,Q1,Q2,…)를 더 포함하는 스태틱 반도체 메모리 장치.
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