CN1184315A - 能够降低预充电功耗的静态半导体存贮器件 - Google Patents

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Abstract

在一包括有多个存贮单元组(M11,M12,……),多个字线(WL1,WL2,……),和多个位线对(BL1,BL1,……)的静态半导体存贮器件中,提供有多个传送门电路(TG11,TG12……)。每一传送门电路被连接在存贮单元组中的一组和所述位线对中的一对之间,并且由在该字线中的一字线上的电压所控制。

Description

能够降低予充电功耗的 静态半导体存贮器件
本发明涉及一种半导体存贮器件，特别是涉及一种静态随机存取存贮(SRAM)器件。
通常，在由以行和列排列的触发型存贮单元所构成并且多个字线和多个位线被连接到该存贮单元的SRAM器件中，需要在诸如写操作或读操作之类的存取操作执行之前执行予充电操作。
在第一现有技术的SRAM器件中，多个字线中的一个被连接到该存贮单元的每一行，并且位线对中的一对被连接到该存贮单元的每一列。这将在后面予以详述。
但是，在上述第一现有技术的SRAM器件中，因为位线数与该存贮单元的列数相同，所以由每一予充电操作所予充电的位线数就大。其结果是功耗增大。
在第二现有技术的SRAM器件中，两字线被连接到该存贮单元的每一行上，并且在两相邻位线之间插入该存贮单元的每一列。在这种情况中，位线数是该存贮单元的列数加1。其结果，由每一予充电操作所予充电的位线数减少，因而降低了功耗。这在后面将予以详述。
在该第二现有技术的SRAM器件中，因为位线数不小于该存贮单元的列数，所以限制了功耗的降低。
本发明的目的是进一步降低由于在SRAM器件中予充电操作而引起的功耗。
根据本发明，在一包含有多组存贮单元、多个字线和多对位线对的静态半导体存贮器件中，提供有多个传送门电路。每一传送门电路被连接在一组存贮单元组和一对位线对之间并由一位线处的电压所控制。也就是，与该存贮单元的列数相同的位线由在一存贮单元组中的存贮单元数所分离。例如，如果存贮单元的一组是由四个存贮单元所构成，则位线数是存贮单元的列数的四分之一。
因此，由每一予充电操作所予充电的位线数被减少，这样就降低了功耗。
与现有技术相比，从下面参考附图所作的说明中可对本发明有更为清楚的了解。
图1示出了一SRAM单元的电路图；
图2示出了一第一现有技术SRAM器件的电路图；
图3A和3B示出了图2的器件的操作的时序图；
图4示出了一第二现有技术SRAM器件的电路图；
图5示出了根据本发明的该SRAM器件的第一实施例的一电路图；
图6是图5的该SRAM器件的部分详细电路；
图7A至图71示出了图5的该器件操作的时序图；
图8示出了根据本发明的该SRAM器件的第二实施例的一电路；
图9是图8的该SRAM器件的部分详细电路；和
图10A至图10I示出了图8的该器件操作的时序图。
在说明本发明最佳实施例之前，将结合图1，2，3A，3B和4来说明现有技术的SRAM器件。
图1示出了一个SRAM单元，一存贮单元Mij；与一字线WLi和两个互外的位线BLj和BLj相连。该存贮单元Mij包括有连接在结点N1和N2之间构成一触发器的二个反相器I1和I2，连接在结点N1和位线BLj之间的一传送门TG1，和连接在结点N2和位线BLj之间的一传送门TG2。
在图1中，假定在位线BLj和BLj处的电压分别为高和低。在这种情况下，通过在位线BLj和BLj处的电压，当在字线WLi处电压被置为高以使传送门TG1和TG2为导通时，则在结点N1和N2处的电压分别为高和低。因而，数据“0”(高电平)被写入存贮单元Mij。
另一方面，假定位线BLj和BLj处的电压为低和高，则位线BLj和BLj分别为低和高。在这种情况下，通过在位线BLj和BLj处的电压，当字线WLi处的电压被置为高以使传送门TG1和TG2导通时，在结点N1和N2处的电压分别为低和高。这样数据“1”(低电平)被写入存贮单元Mij。
另外，在位线BLj和BLj被予充电到一予置电压之后，当在字线WLi处的电压被置为高时，在结点N1和N2处的电荷分别流到位线BLj和BLj。其结果，在存贮单元Mij中存贮的数据被读出到位线BLj和BLj。
此外，当在字线WLi处的电压为低时，存贮单元Mij的数据被保存在存贮单元Mij中。
在示出第一现有技术的SRAM器件的图2中，具有图1所示构成的存贮单元M11，M12，……，M18，M21，M22，……，M28的每一个与字线WL1和WL2以及位线BL1，BL1，BL2，BL2，……，BL8，BL8相连接。例如，存贮单元M11与字线WL1和位线BL1和BL1相连。另外，通过予充电晶体管Q11，Q12，Q21，Q22，……，Q81，Q82该位线BL1，BL1，BL2，BL2，……，BL8，BL8与其电压为VCC的一予充电线PRE相连。利用一予定电信号φPRE而使予充电晶体管Q11，Q12，Q21，Q22，……，Q81，Q82导通。
另外，在图2中，行译码器DEC1接收行地址信号AR1，AR2，……，以选择字线WL1，WL2，……中的一个，并且列译码器DEC2接收列地址信号AC1，AC2，……，以产生列选择信号Y1，Y2，……，中的一个，因而选择诸如BL1和BL1之类的位线中的一对。应注意的是，例如Y1之类的列选择信号使列选择晶体管(未示出)导通，这样诸如BL1和BL1之类的位线对被连接到数据总线(未示出)。
图3A和3B示出了图2器件的操作。也就是，在通过利用如图3B所示地址ADD1，ADD2，……，以及通过行地址信号AR1，AR2，……和列地址信号AC1，AC2，……所规定的诸如一写操作或一读操作之类的一存取操作被执行之前，执行如图3A所示的一予充电操作。
但是，在图2中，一字线被连接到每一存贮单元行，并且一位线对，即二条位线，被连接到每一存贮单元列。例如，在图2中，通过每一予充电操作，16条位线被充电。其结果是通过每一予定充电操作被予充电的位线数很大。这就增加了功耗。
在示出了第二现有技术的SRAM件(见：JP-A-60-69891)的图4中，提供了四条字线WL11和WL12而不是图2中的两条字线WL1，并且提供了字线WL21和WL22而不是图2的字线WL。存贮单元M11，M13，……，M17与字线WL11相连，并且存贮单元M12，M14，……M18与字线WL12相连。类似地，存贮单元M21，M23，……，M27与字线WL21相连，并且存贮单元M22，M24，……，M28与字线WL22相连。另外，仅提供了9条位线BL1，BL2，……，BL9而不是图2的16条位线，相应地仅提供了9个予定电晶体管Q1，Q2，……，Q9而不是图2的16个予充电晶体管。在这种情况下，对于相邻存贮单元行共同地使用了位线BL2，BL3，……，BL8。
另外，在图4中，行译码器DEC1接收行地址信号AR1，AR2，……以选择字线WL11，WL12，……中的一个，并且列译码器DEC2接收列地址信号AC1，AC2，……以产生选择信号Y1，Y2，……中的一个，以选择诸如BL1和BL2之类的位线中的一对。
在图3A和3B中还示出了图4器件的操作。也就是，在通过使用如图3B中所示地址ADD1，ADD2，……和由行地址信号AR1，AR2，……和列地址信号AC1，AC2，……所规定的诸如一写操作或一读操作之类的存取操作被执行之前，执行如图3A所示的予充电操作。
在图4中，两字线与第一存贮单元行相连，并且一位线与每一存贮单元列相连。确切地说，位线数是存贮单元列数加1。例如，在图4中，9条位线通过每一予充电操作被充电。其结果，通过每一予充电操作被予充电的位线数变少了。这就使功耗降低了。
但是，在图4的该器件中，因为位线数不可能小于该存贮单元的列数，所以功耗的降低受到限制。
在示出了本发明第一实施例的图5中，诸如位线BL1和BL1之类的位线对被提供于诸如存贮单元M11和M21的一列和存贮单元M12和M22的一列之类的二个存贮器列。另外，存贮单元M11，M12，……，M18，M21，M22，……M28被分成以每组由二个存贮单元所构成的若干组。在这种情况下，传送门被共同地提供给每组的存贮单元。例如，传送门TG11和TG12被共同地提供给存贮单元M11和M12，并被连接在存贮单元M11和M12组和位线BL1和BL1之间。该传送门TG11和TG12由在字线WL1处的电压所控制。
另外，在图5中，行译码器DEC1接收行地址信号AR1，AR2，……以选择字线WL1，WL2……中的一个。列译码器DEC2-1接收列地址信号AC1以产生列选择信号Y1和Y2中的一个，因而从每个存贮单元中选择一个存贮单元。列译码器DEC2接收列地址信号AC2，AC3，……以产生列选择信号Y3，Y4……中的一个，因而选择诸如BL1和BL1之类的位线中的一对。
在图5中，仅提供有8个位线BL1，BL1，BL2，BL2，……，BL4，BL4，并相应地仅提供有8个予充电晶体管Q11，Q12，Q13，Q14，……，Q17和Q18。
在示出了图5的存贮单元M11和M12的部分详细电路的图6中，每个存贮单元M11和M12具有如图1所示的存贮单元相同的构成。但是该存贮单元M11的传送门TG1和TG2是由列选择信号Y1所控制而不是由在字线WL1上的电压所控制。类似地，该存贮单元M12的传送门TG1和TG2是由列选择信号Y2所控制而不是由在字线WL1上的电压所控制。另外，通过传送门TG11和TG12与位线BL1和BL1相连的存贮单元M11和M12由在字线WL1上的电压所控制。
在图7A至71中示出了图5的该器件的操作。也就是，如图7A所示，在诸如一写操作或一读操作之类的存取操作被执行之前，一予充电操作被执行。
例如，如果WL1＝“1”，WL2＝“0”，Y1＝“1”，Y2＝“0”，Y3＝“1”和Y4＝Y5＝Y6＝“0”，则存贮单元M11被访问。如果WL1＝“0”，WL2＝“1”，Y1＝“1”，Y2＝“0”，Y3＝“1”和Y4＝Y5＝Y6＝“0”，则存贮单元M21被访问。如果WL1＝“1”，WL2＝“0”，Y1＝“1”，Y2＝“0”，Y3＝“1”，Y4＝“1”和Y5＝Y6＝“0”，则存贮单元M13被访问。如果WL1＝“0”，WL2＝“1”，Y1＝“0”，Y2＝“1”，Y3＝“0”，Y4＝“1”和Y5＝Y6＝“0”，则存贮单元M24被访问。
在图5中，一字线与每个存贮单元行相连，和一位线与每个存贮单元列相连。例如，在图5中，8位位线通过每个予定电操作而被充电。其结果，与第二现有技术器件相比较由每个予充电操作所予充电的位线数较少。这就进一步减少了功耗。
在示出了本发明的第二实施例的图8中，对于诸如存贮单元M11和M21的一列、存贮单元M12和M22的一列、存贮单元M13和M23的一列和存贮单元M14和M24的一列之类的四个存贮单元列提供有诸如位线BL1和BL1之类的一位线对。另外，存贮单元M11，M12……，M13，M21，M22，……，M28被分成若干组，每组由四个存贮单元所构成。在这种情况中，对于每组的存贮单元共同地提供有传送门。例如，对于存贮单元M11，M12，M13和M14共同地提供有传送门TG11和TG12，并且被连接在存贮单元M11，M12，M13和M14组和位线BL1和BL1之间。该传送门TG11和TG12是由在该字线WL1上的电压所控制。
另外，在图8中，行译码器DEC1接收行地址信号AR1，AR2，……以选择字线WL1，WL2，……中的一个。列译码器DEC2-1接收列地址信号AC1和AC2以产生列选择信号Y1，Y2，Y3和Y4中的一个，从而自每一存贮单元组中选择一存贮单元。列译码器DEQ2接收列地址信号AC3，AC4，……以产生列选择信号Y5，Y6，……中的一个，从而选择诸如BL1和BL1之类的一对位线。
在图8中，仅提供有四个位线BL1，BL1，BL2和BL2，并且相应地提供有四个晶体管Q1，Q2，Q3和Q4。
在示出了图8的存贮单元M11，M12，M12和M14的部分详细电路的图9中，存贮单元M11，M12，M12和M14的每一个均具有与图1所示的存贮单元相同的构成，但是，该存贮单元M11的传送门TG1和TG2是由列选择信号Y1来控制而不是由在字线WL1处的电压怕控制的。类似地，该存贮单元M12的传送门TG1和TG2是由列选择信号Y2控制而不是由在字线WL1处的电压控制。另外，该存贮单元M13的传送门TG1和TG2是由列选择信号Y3控制而不是在字线WL1处的电压控制。类似地，该存贮单元M14的传送门TG1和TG2是由列选择信号Y4控制而不是由在字线WL1处的电压控制的。另外，存贮单元M11，M12，M12和M14通过由在字线WL1处的电压所控制的传送门TG11和TG12与位线BL1和BL1相连。
在图10A至10中示出了8的该器件的操作，也就是，如图10A所示，在一诸如一写操作或一读操作之类的存取操作被执行之前，执行了一予充电操作。
例如，如果WL1＝“1”，WL2＝“0”，Y1＝“1”，Y2＝“0”，Y3＝Y4＝“0”，Y5＝“1”和Y6＝“0”，则存贮单元M11被存取。如果WL1＝“0”，WL2＝“1”，Y1＝“1”，Y2＝Y3＝Y4＝“0”，Y5＝“1”和Y6＝“0”，则存贮单元M21被存取。如果WL1＝“1”，WL2＝“0”，Y1＝“0”，Y2＝“1”，Y3＝Y4＝Y5＝“0”，和Y6＝“0”，则存贮单元M16被存取。如果WL1＝“0”，WL2＝“1”，Y1＝“0”，Y2＝“1”，Y3＝Y4＝Y5＝“0”和Y6＝“1”，则存贮单元M26被存取。
在图8中，一字线与每一存贮单元行相连，和一位线与每二个存贮单元列相连。例如，在图8中，由每个予光电操作将四个位线充电。其结果，与第二现有技术的器件相比，由每个予充电操作所予充电的位线数大为减少。这就进一步减小了功耗。应注意的是，在第二实施例中的功耗可减小为大约为第一实施例的一半。
在上述实施例中，如果一地址由作为低位的行地址信号或由和作为高位的列地址信号所规定，则当这个地址顺序地变化时，该功耗可为最小，因此该列地址号的过渡被减小。
如上所述，根据本发明，因为通过一个予充电操作使充电的位线数减少而无须实际降低其集成度就可降低其功耗。

Claims (7)

1.一静态半导体存贮器件包括：
多个存贮单元(M11，M12，……)；
多个字线(WL1，WL2，……)，
多个位线对(BL1，BL1，……)；
多个传送门装置(TG11，TG12，……)，每一个被连接在所述存贮单元组的一组和所述位线对的一对之间，每个所述传送门装置是由所述字线上的一电压所控制。
—第一选择装置(DEC1)，被连接到所述字线，用来选择所述字线中的一个；
—第二选择装置(DEC2-1)，被连接到所述存贮单元，用来选择来自每个所述存贮单元组中的一存贮单元；和
—第三选择装置(DEC2-2)，被连接到所述位线对，用来选择所述多个位线对中的一对。
2.如权利要求1的器件，其中每个所述存贮单元包括：
第一和第二结点(N1，N2)；
—第一反相器(I1)，其一输入连接到所述第二结点和一输出连接到所述第一结点；
—第反相器(I2)，其一输入连接到所述第一结点和一输出连接到所述第二结点；
—第二传送门(TG1)，被连接在所述第一结点和所述传送门装置之间；和
—第二传送门(TG2)，被连接在所述第二结点和所述传送门装置之间。
3.如权利要求1的器件，进一步包括有多个予充电电路(Q11，Q12，……，Q1，Q2，……)，每一个与所述位线对的一位线相连。
4.一静态半导体存贮器件包括：
在行和列中的多个存贮单元(M11，M12，……)；
多个字线(WL1，WL2，……)，每一个被提供用于所述存贮单元中的一行；
多个位线对(BL1，BL1，……)，每一个被提供用于所述存贮单元的多列
多个传送门装置(TG11，TG12，……)，每一个被连接在存贮器的多列的一行和所述位线对的一对之间，所述传送门装置的每一个由在所述字线中的一字线上的电压所控制。
5.如权利要求4的器件，进一步包括：
—第一选择装置(DEC1)，被连接到所述字线，用来选择所述字线中的一个；
—第二选择装置(DEC2-1)，被连接到所述存贮单元，用来从多个列存贮单元中选择一存贮单元列；和
—第三选择装置(DEC2-2)，被连接到所述位线对，用来选择所述多个位线对中的一对。
6.如权利要求4的器件，其中每个所述存贮装置包括：
第一和第二结点(N1，N2)；
—第一反相器(I1)，具有一连接到所述第二结点和一输出连接到所述第一结点的一输出；
—第二反相器(I2)，具有一输入连接到所述第一结点和一输出连接到所述第二结点的一输出；
—第一传送门(TG1)，连接在所述第一结点和所述传送门装置之间；和
—第二传送门(TG2)，连接在所述第二结点和所述传送门装置中的一个之间。
7.如权利要求4的器件，进一步包括有多个予充电电路(Q11，Q12……，Q1，Q2，……)，每一个与所述位线对的一位线相连。
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C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication