JPH04205890A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04205890A JPH04205890A JP2336153A JP33615390A JPH04205890A JP H04205890 A JPH04205890 A JP H04205890A JP 2336153 A JP2336153 A JP 2336153A JP 33615390 A JP33615390 A JP 33615390A JP H04205890 A JPH04205890 A JP H04205890A
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- 238000011084 recovery Methods 0.000 abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体記憶装置の特に記憶保持のためのりフ
レッンユ動作か不必要な随時読み出し書き込み可能な半
導体記憶装置（以下スタティックＲＡＭと呼ぶ）に関す
るものである。
レッンユ動作か不必要な随時読み出し書き込み可能な半
導体記憶装置（以下スタティックＲＡＭと呼ぶ）に関す
るものである。
第３図は従来のスタティックＲＡＭにおけるメモリセル
とワード線トライバの接続を示す回路図である。図にお
いて、セル１、セル２、セル３、セル４は記憶の最小の
単位であるメモリセル０υを示しており、Ｑｌ、Ｑ２は
アクセルゲートトランジスタ、Ｑ３、Ｑ４はインバータ
トランジスタ、Ｑ５、Ｑ、Ｑ７、Ｑ８はビット線負荷ト
ランジスタ、Ｒ１、Ｒ２は高抵抗、（１） （２＋はワ
ード線ドライバー、（３） （４）はアドレスデコート
信号、（５） （６）はワード線、（７）α０）はビッ
ト線（８） （９１はヒツト線を示している。
とワード線トライバの接続を示す回路図である。図にお
いて、セル１、セル２、セル３、セル４は記憶の最小の
単位であるメモリセル０υを示しており、Ｑｌ、Ｑ２は
アクセルゲートトランジスタ、Ｑ３、Ｑ４はインバータ
トランジスタ、Ｑ５、Ｑ、Ｑ７、Ｑ８はビット線負荷ト
ランジスタ、Ｒ１、Ｒ２は高抵抗、（１） （２＋はワ
ード線ドライバー、（３） （４）はアドレスデコート
信号、（５） （６）はワード線、（７）α０）はビッ
ト線（８） （９１はヒツト線を示している。
従来のスタティックＲＡＭでは第２図のようにメモリセ
ル０１）を活性化させるワード線トライバ（１）（２）
はアドレスデコード信号（３） （４）によってのみそ
の電流駆動能力か制御されていた。
ル０１）を活性化させるワード線トライバ（１）（２）
はアドレスデコード信号（３） （４）によってのみそ
の電流駆動能力か制御されていた。
次に、従来のスタティックＲＡＭの動作について第４図
第５図第６図を用いて説明する。
第５図第６図を用いて説明する。
スタティックＲＡＭは外部から与えられたＲ／Ｗ信号に
より読み出し状態と書き込み状態とか切り替えられ動作
している。
より読み出し状態と書き込み状態とか切り替えられ動作
している。
初めに、読み出し状態におけるスタティックＲＡＭの動
作について第４図を用いて説明する。
作について第４図を用いて説明する。
Ｒ／Ｗ信号か“Ｈ”の時つまり読み出し状態においであ
るアドレス入力か変化すると、アドレスデコード信号に
必要な時間ｄ、たけ遅れ、第４図のように選択されたワ
ード線信号か立ち上かり、非選択になるワード線信号か
立ち下がる。
るアドレス入力か変化すると、アドレスデコード信号に
必要な時間ｄ、たけ遅れ、第４図のように選択されたワ
ード線信号か立ち上かり、非選択になるワード線信号か
立ち下がる。
スタティックＲＡＭにおけるヒツト線ヒツト線（７）
（８）信号は読み出し状態において一方か“Ｈ”ノード
になり、もう一方か“Ｌ”ノードになる。
（８）信号は読み出し状態において一方か“Ｈ”ノード
になり、もう一方か“Ｌ”ノードになる。
“Ｈ”ノードはビット線負荷トランジスタＱＳ又はＱ６
により与えられる電位であり、“Ｌ”ノードはビット線
負荷トランジスタＱ５又はＱ６により与えられた電位か
ら、メモリセルＯＤ内のインバータトランジスタＱ３と
Ｑ４とて形成されたフリップフロップ回路のＯＮ状態に
なっている方のトランジスタＱ。
により与えられる電位であり、“Ｌ”ノードはビット線
負荷トランジスタＱ５又はＱ６により与えられた電位か
ら、メモリセルＯＤ内のインバータトランジスタＱ３と
Ｑ４とて形成されたフリップフロップ回路のＯＮ状態に
なっている方のトランジスタＱ。
もしくはＱ４かアクセストランジスタＱ１もしくはＱ２
を通して、ＧＮＤレヘレベ引っばられるため、“Ｈ″ノ
ードりやや低い電位となる。この時、メモリセルｅｌｌ
）内のトランジスタＱ、Ｑ２Ｑ、Ｑ４は電流駆動能力か
小さいため、“Ｌ”ノードは第４図のように、“Ｈ”ノ
ードよりやや低いのみてＧＮＤレヘレベはあまり近づか
ない。例えばインバータトランジスタＱ１かＯＮＬ、イ
ンバータトランジスタＱ、かＯＦＦした状態であると、
ヒツト線（８）か“Ｌ ”ノードになり、ビット線（９
）か“Ｈ”ノードとなる。
を通して、ＧＮＤレヘレベ引っばられるため、“Ｈ″ノ
ードりやや低い電位となる。この時、メモリセルｅｌｌ
）内のトランジスタＱ、Ｑ２Ｑ、Ｑ４は電流駆動能力か
小さいため、“Ｌ”ノードは第４図のように、“Ｈ”ノ
ードよりやや低いのみてＧＮＤレヘレベはあまり近づか
ない。例えばインバータトランジスタＱ１かＯＮＬ、イ
ンバータトランジスタＱ、かＯＦＦした状態であると、
ヒツト線（８）か“Ｌ ”ノードになり、ビット線（９
）か“Ｈ”ノードとなる。
従って第４図のようにアドレス入力か変化した後、ヒ、
ト線ヒツト線はワード線か選択された後に“Ｈ”になる
ノードは第３図のビット線負荷Ｑ５もしくはＱ６により
“Ｈ′にブリチャーンされ“Ｌ”になるノードはメモリ
セル０υのトランジスタＱ３もしくはＱ、により“Ｈ“
から“Ｌ”へ電位か下がる。
ト線ヒツト線はワード線か選択された後に“Ｈ”になる
ノードは第３図のビット線負荷Ｑ５もしくはＱ６により
“Ｈ′にブリチャーンされ“Ｌ”になるノードはメモリ
セル０υのトランジスタＱ３もしくはＱ、により“Ｈ“
から“Ｌ”へ電位か下がる。
この“Ｈ”から“Ｌ“への変化は電流駆動能力の小さな
メモリセルαυ内のトランジスタによって達成されるた
め、ある一定時間のデイレイｄ１を必要とする。このた
めビット線ヒツト線ペアの変化もワードラインの変化後
、ある一定時間ｄまたけ遅れて完了する。
メモリセルαυ内のトランジスタによって達成されるた
め、ある一定時間のデイレイｄ１を必要とする。このた
めビット線ヒツト線ペアの変化もワードラインの変化後
、ある一定時間ｄまたけ遅れて完了する。
次に書き込み状態におけるスタティックＲＡＭの動作に
ついて第５図を用いて説明する。
ついて第５図を用いて説明する。
スタティックＲＡＭにおける書き込みは第５図のように
、アドレス信号か確定した後にＲ／Ｗ入力を“Ｈ”から
“Ｌ”へ変化させることにより書き込み状態となり、ビ
ット線もしくはヒツト線の一方の電位か、大きな電流駆
動能力を持ったＲ／Ｗ入力により、制御されているデー
タ書き込み用のトランジスタてＧＮＤレベル近くまて下
げられる。ビット線もしくはビット線の電位か、読み出
し時の“Ｌ”レベルより十分低く ＧＮＤレベルまで下
がると、それによりメモリセル０υはフリップフロップ
の双安定状態を形成しなくなり、単安定状態になりメモ
リセルαυにデータが書き込まれ、メモリセルαυは記
憶状態を反転させる。
、アドレス信号か確定した後にＲ／Ｗ入力を“Ｈ”から
“Ｌ”へ変化させることにより書き込み状態となり、ビ
ット線もしくはヒツト線の一方の電位か、大きな電流駆
動能力を持ったＲ／Ｗ入力により、制御されているデー
タ書き込み用のトランジスタてＧＮＤレベル近くまて下
げられる。ビット線もしくはビット線の電位か、読み出
し時の“Ｌ”レベルより十分低く ＧＮＤレベルまで下
がると、それによりメモリセル０υはフリップフロップ
の双安定状態を形成しなくなり、単安定状態になりメモ
リセルαυにデータが書き込まれ、メモリセルαυは記
憶状態を反転させる。
書き込みの終了は第５図のようにＲ／Ｗ入力を“Ｌ”か
ら“Ｈ”へ変化させることにより、Ｒ／Ｗ入力により制
御されている書き込みドライバーがＯＦＦするため、第
３図のビット線負荷Ｑ５もしくはＱ、によりビット線も
しくはｒ下線かプリチャージされ、ＧＮＤ近くまで下か
っていた電位か読み出し状態の“Ｌ”レベルまで上昇す
る。この時ビット線もしくはビット線は容量を持ってい
るため、ビット線負荷てのプリチャージに比較的大きな
デイレイ時間ｄ、を必要とする。デイレイ時間ｄ、の後
に書き込みか終了したことになる。その後、スタティッ
クＲＡＭは読み出し状態となり、アドレスを変化させる
ことか可能になる。
ら“Ｈ”へ変化させることにより、Ｒ／Ｗ入力により制
御されている書き込みドライバーがＯＦＦするため、第
３図のビット線負荷Ｑ５もしくはＱ、によりビット線も
しくはｒ下線かプリチャージされ、ＧＮＤ近くまで下か
っていた電位か読み出し状態の“Ｌ”レベルまで上昇す
る。この時ビット線もしくはビット線は容量を持ってい
るため、ビット線負荷てのプリチャージに比較的大きな
デイレイ時間ｄ、を必要とする。デイレイ時間ｄ、の後
に書き込みか終了したことになる。その後、スタティッ
クＲＡＭは読み出し状態となり、アドレスを変化させる
ことか可能になる。
第６図のようにデイレイ時間ｄ３を待たすＲ／Ｗ“Ｈ”
から“Ｌ”と変化した後、すぐにアドレス入力を変化さ
せた場合には、一般にｄ、＞ｄ、であるため、ビット線
もしくはビット線かＧＮＤレヘレベ近いまま、次のアド
レスのワード線か選択され立ち上かり、次のアドレスの
メモリセルαＤに前アドレスに書き込まれたデータか、
そのまま書き込まれることになり誤動作の原因となる。
から“Ｌ”と変化した後、すぐにアドレス入力を変化さ
せた場合には、一般にｄ、＞ｄ、であるため、ビット線
もしくはビット線かＧＮＤレヘレベ近いまま、次のアド
レスのワード線か選択され立ち上かり、次のアドレスの
メモリセルαＤに前アドレスに書き込まれたデータか、
そのまま書き込まれることになり誤動作の原因となる。
従来のスタティックＲＡＭは以上のように構成されてい
たので、Ｒ／Ｗ入力が“Ｌ”から“Ｈ”になった後、デ
イレイ時間てｄ４経過後にアドレス入力を変化させなけ
ればならず、スタティックＲＡＭを使用し、システムを
設計する場合に、Ｒ／Ｗ入力が“Ｌ″から“Ｈ”になっ
てから、アドレス人力を変化させてはいけない時間（以
下ライトリカバリタイムと呼ぶ）をとって設計すること
か必要で、システムの高速化を妨げ、システム設計か煩
雑になるなとの問題点かあった。
たので、Ｒ／Ｗ入力が“Ｌ”から“Ｈ”になった後、デ
イレイ時間てｄ４経過後にアドレス入力を変化させなけ
ればならず、スタティックＲＡＭを使用し、システムを
設計する場合に、Ｒ／Ｗ入力が“Ｌ″から“Ｈ”になっ
てから、アドレス人力を変化させてはいけない時間（以
下ライトリカバリタイムと呼ぶ）をとって設計すること
か必要で、システムの高速化を妨げ、システム設計か煩
雑になるなとの問題点かあった。
この発明は上記のような問題点を解消するためになされ
たもので、ライトリカバリタイムを“０”つまりＲ／Ｗ
入力信号か“Ｌ”から“Ｈ”となると同時に、アドレス
人力を変化させても誤動作しないスタティックＲＡＭを
得ることを目的とする。
たもので、ライトリカバリタイムを“０”つまりＲ／Ｗ
入力信号か“Ｌ”から“Ｈ”となると同時に、アドレス
人力を変化させても誤動作しないスタティックＲＡＭを
得ることを目的とする。
この発明に係るスタティックＲＡ Ｍは、ワード線トラ
イバの電流駆動能力をＲ／Ｗ信号で制御し、読み出し状
態と書き込み状態とで変化させるようにしたものである
。
イバの電流駆動能力をＲ／Ｗ信号で制御し、読み出し状
態と書き込み状態とで変化させるようにしたものである
。
この発明におけるワード線は、ワード線ドライバがＲ／
Ｗ信号に制御されているため、Ｒ／Ｗ信号が“Ｈ″の時
とＲ／Ｗ信号か“Ｌ”の時とて立ち上がりに必要とする
時間か異なり、Ｒ／Ｗ信号か“Ｌ”の時つまり書き込み
状態の時にはワード線の立ち上がりか遅くなるようにな
る。
Ｗ信号に制御されているため、Ｒ／Ｗ信号が“Ｈ″の時
とＲ／Ｗ信号か“Ｌ”の時とて立ち上がりに必要とする
時間か異なり、Ｒ／Ｗ信号か“Ｌ”の時つまり書き込み
状態の時にはワード線の立ち上がりか遅くなるようにな
る。
以下、この発明の一実施例を図について説明する。
第１図において、セル１、セル２、セル３、セル４は記
憶の最小単位であるメモリセルＯＩＪを示しており、Ｑ
、、 Ｑ２はアクセスゲートトランジスタ、Ｑ８、Ｑ、
はインバータトランジスタ、Ｑ３、Ｑ６、Ｑ７、Ｑ８は
ビット線負荷トランジスタ、Ｑ９、Ｑ＋ｏはワード線ド
ライバ制御トランジスタ、Ｒ１、Ｒ２は高抵抗、（１）
（２＋はワード線トライバ、（３１（４１はアドレス
デコード信号、（５１（６１はワード線、（７）Ｑ０）
はピント線、（８） （９＋はヒント線、Ｑ２はライト
イネーブル信号である。
憶の最小単位であるメモリセルＯＩＪを示しており、Ｑ
、、 Ｑ２はアクセスゲートトランジスタ、Ｑ８、Ｑ、
はインバータトランジスタ、Ｑ３、Ｑ６、Ｑ７、Ｑ８は
ビット線負荷トランジスタ、Ｑ９、Ｑ＋ｏはワード線ド
ライバ制御トランジスタ、Ｒ１、Ｒ２は高抵抗、（１）
（２＋はワード線トライバ、（３１（４１はアドレス
デコード信号、（５１（６１はワード線、（７）Ｑ０）
はピント線、（８） （９＋はヒント線、Ｑ２はライト
イネーブル信号である。
ここてライトイネーブル信号α力は第２図のように、ス
タティックＲＡＭに与えられたＲ／Ｗ信号により形成さ
れ、Ｒ／Ｗ信号が“Ｈ”から“Ｌ″となる時ｄ、たけ遅
れ“Ｈ”から“Ｌ”になり、Ｒ／Ｗ信号が“Ｌ”から“
Ｈ”になる時にｄ６だけ遅れ“Ｌ”から“Ｈ”になる信
号である。
タティックＲＡＭに与えられたＲ／Ｗ信号により形成さ
れ、Ｒ／Ｗ信号が“Ｈ”から“Ｌ″となる時ｄ、たけ遅
れ“Ｈ”から“Ｌ”になり、Ｒ／Ｗ信号が“Ｌ”から“
Ｈ”になる時にｄ６だけ遅れ“Ｌ”から“Ｈ”になる信
号である。
このライトイネーブル信号０ｚはワード線ドライバに電
源電圧を供給する２つのトランジスタＱ３、Ｑｌ。の一
方のトランジスタＱ、。に入力されており、トランジス
タＱ、のゲート電圧は一定であり、トランジスタＱ、は
常にＯＮ状態である。この時、トランジスタＱ９に比へ
トランジスタＱｔｏの電流駆動能力は大きいため、ライ
トイネーブル信号Ｏ２によりワード線ドライバへの電源
電圧供給能力を変えることかでき、Ｒ／Ｗ信号か“Ｈ”
の時とＲ／Ｗ信号か“Ｌ”の時とて、ワード線トライバ
（１） （２）の電流駆動能力か異なり、Ｒ／Ｗ信号か
“Ｌ”の時にはトランジスタＱ、のみにより電流が供給
されるので、ワード線の立ち上がりに大きな時間ｄ１′
を必要とする。
源電圧を供給する２つのトランジスタＱ３、Ｑｌ。の一
方のトランジスタＱ、。に入力されており、トランジス
タＱ、のゲート電圧は一定であり、トランジスタＱ、は
常にＯＮ状態である。この時、トランジスタＱ９に比へ
トランジスタＱｔｏの電流駆動能力は大きいため、ライ
トイネーブル信号Ｏ２によりワード線ドライバへの電源
電圧供給能力を変えることかでき、Ｒ／Ｗ信号か“Ｈ”
の時とＲ／Ｗ信号か“Ｌ”の時とて、ワード線トライバ
（１） （２）の電流駆動能力か異なり、Ｒ／Ｗ信号か
“Ｌ”の時にはトランジスタＱ、のみにより電流が供給
されるので、ワード線の立ち上がりに大きな時間ｄ１′
を必要とする。
以上のようにワード線ドライバ（１） （２＋の電流駆
動能力をＲ／Ｗ信号で制御しているため、ライトリカバ
リタイムｄ４を０としても誤動作せず、十分なタイミン
グマージンを持っていることを第２図を用いて説明する
。
動能力をＲ／Ｗ信号で制御しているため、ライトリカバ
リタイムｄ４を０としても誤動作せず、十分なタイミン
グマージンを持っていることを第２図を用いて説明する
。
ライトリカバリタイムが０の時、ＧＮＤレベル付近まて
電位か下がっているビット線もしくはヒツト線が、読み
出し状態のビット線しベルに回復するのにｄ３の時間か
必要であるか、ライトイネーブル信号か“Ｌ”から“Ｈ
”に変化するまでにｄ、の時間か必要であるため、次ア
ドレスにより選択されたワード線の立ち上かりに必要な
時間はｄ、１てあり、ｄ＋’ ＞６３であるため次アド
レスにより選択されるメモリセルＯＤに前アドレスのメ
モリセルに書き込まれたデータが誤書き込みされること
かない。
電位か下がっているビット線もしくはヒツト線が、読み
出し状態のビット線しベルに回復するのにｄ３の時間か
必要であるか、ライトイネーブル信号か“Ｌ”から“Ｈ
”に変化するまでにｄ、の時間か必要であるため、次ア
ドレスにより選択されたワード線の立ち上かりに必要な
時間はｄ、１てあり、ｄ＋’ ＞６３であるため次アド
レスにより選択されるメモリセルＯＤに前アドレスのメ
モリセルに書き込まれたデータが誤書き込みされること
かない。
以上のようにこの発明によれば、ワード線ドライバの電
流駆動能力をＲ／Ｗ信号により制御するようにしたので
、ライトリカバリタイムを０としてスタティックＲＡＭ
を動作させても、誤動作することがなく十分なライトリ
カバリマージンを持ったスタティックＲＡＭを得ること
ができるという効果がある。
流駆動能力をＲ／Ｗ信号により制御するようにしたので
、ライトリカバリタイムを０としてスタティックＲＡＭ
を動作させても、誤動作することがなく十分なライトリ
カバリマージンを持ったスタティックＲＡＭを得ること
ができるという効果がある。
第１図はこの発明の一実施例であるスタティックＲＡＭ
のメモリセル周辺の回路図、第２図は第１図のスタティ
ックＲＡＭのライトリカバリタイムか０の時の内部タイ
ミング波形図、第３図は従来のスタティックＲＡＭメモ
リセル周辺の回路図、第４図は第３図のスタティックＲ
Ａ Ｍの読み出し状態における内部タイミング波形図、
第５図は第３図のスタティックＲＡ Ｍの書き込み状態
における内部タイミング波形図、第６図は第３図のスタ
ティックＲＡＭのライトリカバリタイムか０の時の内部
タイミング波形図である。 図において、Ｑ、、 Ｑ２はアクセスゲートトランジス
タ、Ｑ３、Ｑ４はインバータトランジスタ、Ｑ５、Ｑ６
、Ｑ７、Ｑ８はビット線負荷トランジスタ、Ｑｌ、ＱＩ
Ｏはワード線ドライバ制御トランジスタ、（１） （２
）はワード線ドライバ、＋３１ （４１はアドレスデコ
ード信号、（５）（６）はワード線、（７）α０）はピ
ット線、（８） （９）はヒツト線、αＤはメモリセル
、０２はライトイネーブル信号を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
のメモリセル周辺の回路図、第２図は第１図のスタティ
ックＲＡＭのライトリカバリタイムか０の時の内部タイ
ミング波形図、第３図は従来のスタティックＲＡＭメモ
リセル周辺の回路図、第４図は第３図のスタティックＲ
Ａ Ｍの読み出し状態における内部タイミング波形図、
第５図は第３図のスタティックＲＡ Ｍの書き込み状態
における内部タイミング波形図、第６図は第３図のスタ
ティックＲＡＭのライトリカバリタイムか０の時の内部
タイミング波形図である。 図において、Ｑ、、 Ｑ２はアクセスゲートトランジス
タ、Ｑ３、Ｑ４はインバータトランジスタ、Ｑ５、Ｑ６
、Ｑ７、Ｑ８はビット線負荷トランジスタ、Ｑｌ、ＱＩ
Ｏはワード線ドライバ制御トランジスタ、（１） （２
）はワード線ドライバ、＋３１ （４１はアドレスデコ
ード信号、（５）（６）はワード線、（７）α０）はピ
ット線、（８） （９）はヒツト線、αＤはメモリセル
、０２はライトイネーブル信号を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- １の記憶装置の記憶の最小単位であるメモリセルにデー
タを書き込んだり読み出したりすることを可能にするた
め、データか読み出されるデータ線（ビット線）とメモ
リセルの記憶ノードとをスイッチングする役目を持つア
クセスゲートトランジスタをＯＮ状態にするワード線ド
ライバーの電流駆動能力を、半導体記憶装置の読み出し
及び書き込みの状態を制御する信号によって制御するよ
うにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336153A JPH04205890A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2336153A JPH04205890A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04205890A true JPH04205890A (ja) | 1992-07-28 |
Family
ID=18296235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2336153A Pending JPH04205890A (ja) | 1990-11-29 | 1990-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04205890A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020957A (ja) * | 2007-07-12 | 2009-01-29 | Renesas Technology Corp | 半導体記憶装置 |
| US8144523B2 (en) | 2009-03-25 | 2012-03-27 | Renesas Electronics Coporation | Semiconductor storage device |
-
1990
- 1990-11-29 JP JP2336153A patent/JPH04205890A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020957A (ja) * | 2007-07-12 | 2009-01-29 | Renesas Technology Corp | 半導体記憶装置 |
| US8144523B2 (en) | 2009-03-25 | 2012-03-27 | Renesas Electronics Coporation | Semiconductor storage device |
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