JPH11126481A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11126481A JPH11126481A JP28722597A JP28722597A JPH11126481A JP H11126481 A JPH11126481 A JP H11126481A JP 28722597 A JP28722597 A JP 28722597A JP 28722597 A JP28722597 A JP 28722597A JP H11126481 A JPH11126481 A JP H11126481A
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- data bus
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】 （修正有）
【課題】読み出し動作に支障を与えずに、書き込み動作
を高速化することができるセンスアンプの駆動回路を提
供する。 【解決手段】ビット線対に接続され、一方のビット線を
第１のレベルに駆動する第１のセンスアンプ回路部ＮＳ
Ａと、他方のビット線を第１のレベルより高い第２のレ
ベルに駆動する第２のセンスアンプ回路部ＰＳＡとを有
するセンスアンプＳＡと、ビット線対のそれぞれ設けら
れたコラムゲートと、コラムゲートを介していずれかの
ビット線対に接続されるデータバス線対ＤＢＸ／Ｚと、
データバス線対に接続され、データバス線対のレベルを
検出する読み出しアンプ３０と、データバス線対を駆動
する書き込みアンプ５０とを有するデータバスアンプＤ
ＢＡＭＰと、コラムゲートが開かれるタイミングで、セ
ンスアンプの第１または第２のセンスアンプ回路部のい
ずれか一方を非活性化するセンスアンプ制御回路ＬＥＧ
ＥＮとを有する。
を高速化することができるセンスアンプの駆動回路を提
供する。 【解決手段】ビット線対に接続され、一方のビット線を
第１のレベルに駆動する第１のセンスアンプ回路部ＮＳ
Ａと、他方のビット線を第１のレベルより高い第２のレ
ベルに駆動する第２のセンスアンプ回路部ＰＳＡとを有
するセンスアンプＳＡと、ビット線対のそれぞれ設けら
れたコラムゲートと、コラムゲートを介していずれかの
ビット線対に接続されるデータバス線対ＤＢＸ／Ｚと、
データバス線対に接続され、データバス線対のレベルを
検出する読み出しアンプ３０と、データバス線対を駆動
する書き込みアンプ５０とを有するデータバスアンプＤ
ＢＡＭＰと、コラムゲートが開かれるタイミングで、セ
ンスアンプの第１または第２のセンスアンプ回路部のい
ずれか一方を非活性化するセンスアンプ制御回路ＬＥＧ
ＥＮとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ等の半導
体記憶装置に関し、特に読み出しと書き込みにおけるセ
ンスアンプの制御を統一し且つ書き込みを高速化した半
導体記憶装置に関する。
体記憶装置に関し、特に読み出しと書き込みにおけるセ
ンスアンプの制御を統一し且つ書き込みを高速化した半
導体記憶装置に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリは、大容量化と高速化の一途をたどっている。メモ
リの大容量化は、メモリセルアレイの増大、それに伴う
アドレスデコーダの増大等を伴い、それらの回路を制御
する制御回路の簡素化を要求する。また、一方、メモリ
の高速化は、読み出し速度や書き込み速度を高くするこ
とであり、その為にそれぞれの動作に最適な異なる制御
回路を設ける傾向にある。かかる相矛盾する課題を解決
することが、半導体記憶装置の大容量化と高速化の要求
を同時に満足させることに必要である。
モリは、大容量化と高速化の一途をたどっている。メモ
リの大容量化は、メモリセルアレイの増大、それに伴う
アドレスデコーダの増大等を伴い、それらの回路を制御
する制御回路の簡素化を要求する。また、一方、メモリ
の高速化は、読み出し速度や書き込み速度を高くするこ
とであり、その為にそれぞれの動作に最適な異なる制御
回路を設ける傾向にある。かかる相矛盾する課題を解決
することが、半導体記憶装置の大容量化と高速化の要求
を同時に満足させることに必要である。
【０００３】図１は、従来の半導体記憶装置の一部概略
図である。この図には、メモリセル領域ＭＣＲとその周
辺回路とが示されている。メモリセル領域ＭＣＲは、複
数のワード線ＷＬ、それに交差する複数のビット線対Ｂ
Ｌ、及びそれらの交差位置に図示されない複数のメモリ
セルが設けられたセルアレイ１と、ビット線対にそれぞ
れ接続されたセンスアンプＳＡのアレイ５，６とを有す
る。図示しないワード線駆動回路によりワード線ＷＬが
選択されて駆動され、そこに接続されたメモリセルの状
態がビット線対ＢＬに読み出され、そのビット線対ＢＬ
の電位がセンスアンプＳＡにて検出され増幅される。
図である。この図には、メモリセル領域ＭＣＲとその周
辺回路とが示されている。メモリセル領域ＭＣＲは、複
数のワード線ＷＬ、それに交差する複数のビット線対Ｂ
Ｌ、及びそれらの交差位置に図示されない複数のメモリ
セルが設けられたセルアレイ１と、ビット線対にそれぞ
れ接続されたセンスアンプＳＡのアレイ５，６とを有す
る。図示しないワード線駆動回路によりワード線ＷＬが
選択されて駆動され、そこに接続されたメモリセルの状
態がビット線対ＢＬに読み出され、そのビット線対ＢＬ
の電位がセンスアンプＳＡにて検出され増幅される。
【０００４】ビット線対ＢＬは、図示しないコラムゲー
トを経由してデータバス対ＤＢＸ、ＤＢＺに接続され、
データバスアンプ４に接続される。データバスアンプ４
には、データバスＤＢＸ／Ｚに読み出されたデータを更
に増幅してメインデータバスＭＤＢＸ／Ｚに出力する読
み出し用アンプと、外部からの書き込みデータに従っ
て、データバスＤＢＸ／Ｚを駆動する書き込みアンプと
を有する。
トを経由してデータバス対ＤＢＸ、ＤＢＺに接続され、
データバスアンプ４に接続される。データバスアンプ４
には、データバスＤＢＸ／Ｚに読み出されたデータを更
に増幅してメインデータバスＭＤＢＸ／Ｚに出力する読
み出し用アンプと、外部からの書き込みデータに従っ
て、データバスＤＢＸ／Ｚを駆動する書き込みアンプと
を有する。
【０００５】コラムゲートを選択するコラムゲート選択
信号ＣＬ０Ｚ〜ＣＬ３Ｚは、それぞれコラムアドレスを
デコードして得られたコラム選択信号ＣＡ０Ｚ〜ＣＡ３
Ｚを供給されるコラムデコーダ・ドライバ回路３により
生成される。また、センスアンプ活性化のタイミング信
号ＴＷＬＺは、図示しないワード線選択信号から生成さ
れ、選択されたワード線の駆動から所定時間後に活性化
する信号である。このタイミング信号ＴＷＬＺに応答し
て、ラッチイネーブル生成回路２は、センスアンプの活
性化を行うラッチイネーブル信号（活性化信号）ＬＥ
Ｘ，ＬＥＺを生成する。このラッチイネーブル信号ＬＥ
Ｘ，ＬＥＺにより、上下のセンスアンプアレイ５，６内
のセンスアンプＳＡが活性化される。
信号ＣＬ０Ｚ〜ＣＬ３Ｚは、それぞれコラムアドレスを
デコードして得られたコラム選択信号ＣＡ０Ｚ〜ＣＡ３
Ｚを供給されるコラムデコーダ・ドライバ回路３により
生成される。また、センスアンプ活性化のタイミング信
号ＴＷＬＺは、図示しないワード線選択信号から生成さ
れ、選択されたワード線の駆動から所定時間後に活性化
する信号である。このタイミング信号ＴＷＬＺに応答し
て、ラッチイネーブル生成回路２は、センスアンプの活
性化を行うラッチイネーブル信号（活性化信号）ＬＥ
Ｘ，ＬＥＺを生成する。このラッチイネーブル信号ＬＥ
Ｘ，ＬＥＺにより、上下のセンスアンプアレイ５，６内
のセンスアンプＳＡが活性化される。
【０００６】上記の構成の半導体記憶装置の動作は、ス
タンバイ状態からアクティブ状態になると、先ずローア
ドレスが入力されてワード線ＷＬが選択され、所定時間
後に活性化するタイミング信号ＴＷＬＺに応答して、セ
ンスアンプＳＡが活性化される。その後、コラムアドレ
スが供給されると共に、読み出しまたは書き込みのコマ
ンドに応じて、センスアンプにより検出されたデータが
データバスアンプで増幅されて読み出されるか、或い
は、外部からの書き込みデータに応じてデータバスアン
プによりビット線対を介してメモリセルに書き込まれ
る。書き込みの場合は、コラムゲート選択信号ＣＬによ
り選択されないビット線対に対しては、センスアンプに
より増幅された電位でメモリセルへの再書き込みが行わ
れる。
タンバイ状態からアクティブ状態になると、先ずローア
ドレスが入力されてワード線ＷＬが選択され、所定時間
後に活性化するタイミング信号ＴＷＬＺに応答して、セ
ンスアンプＳＡが活性化される。その後、コラムアドレ
スが供給されると共に、読み出しまたは書き込みのコマ
ンドに応じて、センスアンプにより検出されたデータが
データバスアンプで増幅されて読み出されるか、或い
は、外部からの書き込みデータに応じてデータバスアン
プによりビット線対を介してメモリセルに書き込まれ
る。書き込みの場合は、コラムゲート選択信号ＣＬによ
り選択されないビット線対に対しては、センスアンプに
より増幅された電位でメモリセルへの再書き込みが行わ
れる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
通り、読み出し動作において、センスアンプＳＡはデー
タバスＤＢを駆動しながらデータバスアンプ４内の読み
出しアンプに読み出しデータを伝える。一方、書き込み
動作時において、メモリセルに保持されていたデータの
反転データを書き込む場合は、データバスアンプ４内の
書き込みアンプが、センスアンプＳＡの状態を反転駆動
しながらビット線の電位を書き込みデータに応じたレベ
ルに駆動する。従って、書き込み動作時において、選択
されたビット線に接続されるセンスアンプの動作は書き
込み動作を遅らせる要因になる。一方で、非選択のビッ
ト線に接続されるセンスアンプは、非選択のメモリセル
に対して再書き込みを行う必要があり、ワード線ＷＬを
駆動した時にセンスアンプＳＡの動作は必要である。
通り、読み出し動作において、センスアンプＳＡはデー
タバスＤＢを駆動しながらデータバスアンプ４内の読み
出しアンプに読み出しデータを伝える。一方、書き込み
動作時において、メモリセルに保持されていたデータの
反転データを書き込む場合は、データバスアンプ４内の
書き込みアンプが、センスアンプＳＡの状態を反転駆動
しながらビット線の電位を書き込みデータに応じたレベ
ルに駆動する。従って、書き込み動作時において、選択
されたビット線に接続されるセンスアンプの動作は書き
込み動作を遅らせる要因になる。一方で、非選択のビッ
ト線に接続されるセンスアンプは、非選択のメモリセル
に対して再書き込みを行う必要があり、ワード線ＷＬを
駆動した時にセンスアンプＳＡの動作は必要である。
【０００８】上記の書き込み動作の遅れを解決する手段
として、例えば、書き込み時には選択されたビット線の
センスアンプの活性化を停止することが提案されてい
る。しかしながら、かかる提案は、読み出し時のセンス
アンプの動作と書き込み時のセンスアンプの動作とを異
ならせる必要がある。その為に、その動作の制御信号を
生成する回路を追加し、各センスアンプの活性化の制御
信号を個別に生成できるようにする必要がある。しか
も、選択コラムと非選択コラムとでセンスアンプＳＡの
制御を異ならせる必要がある。
として、例えば、書き込み時には選択されたビット線の
センスアンプの活性化を停止することが提案されてい
る。しかしながら、かかる提案は、読み出し時のセンス
アンプの動作と書き込み時のセンスアンプの動作とを異
ならせる必要がある。その為に、その動作の制御信号を
生成する回路を追加し、各センスアンプの活性化の制御
信号を個別に生成できるようにする必要がある。しか
も、選択コラムと非選択コラムとでセンスアンプＳＡの
制御を異ならせる必要がある。
【０００９】そこで、本発明の目的は、上記従来の課題
を解決して、センスアンプは読み出し時と書き込み時と
で同じ動作を行い、且つ書き込み時の高速化を実現でき
る半導体記憶装置を提供することにある。
を解決して、センスアンプは読み出し時と書き込み時と
で同じ動作を行い、且つ書き込み時の高速化を実現でき
る半導体記憶装置を提供することにある。
【００１０】更に、本発明の別の目的は、センスアンプ
は読み出し時と書き込み時で同じ動作を行い、且つ読み
出し及び書き込みが共に高速化された半導体記憶装置を
提供することにある。
は読み出し時と書き込み時で同じ動作を行い、且つ読み
出し及び書き込みが共に高速化された半導体記憶装置を
提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、半導体記憶装置において、複数のビット
線対と、前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複
数のメモリセルと、前記ビット線対に接続され、一方の
ビット線を第１のレベルに駆動する第１のセンスアンプ
回路部と、前記他方のビット線を前記第１のレベルより
高い第２のレベルに駆動する第２のセンスアンプ回路部
とを有するセンスアンプと、前記ビット線対のそれぞれ
設けられたコラムゲートと、前記コラムゲートを介して
いずれかの前記ビット線対に接続されるデータバス線対
と、前記データバス線対に接続され、前記データバス線
対のレベルを検出する読み出しアンプと、前記データバ
ス線対を駆動する書き込みアンプとを有するデータバス
アンプと、前記コラムゲートが開かれるタイミングで、
前記センスアンプの第１または第２のセンスアンプ回路
部のいずれか一方を非活性化するセンスアンプ制御回路
とを有することを特徴とする。
に、本発明は、半導体記憶装置において、複数のビット
線対と、前記ビット線対に交差する複数のワード線と、
前記ビット線対とワード線との交差位置に配置される複
数のメモリセルと、前記ビット線対に接続され、一方の
ビット線を第１のレベルに駆動する第１のセンスアンプ
回路部と、前記他方のビット線を前記第１のレベルより
高い第２のレベルに駆動する第２のセンスアンプ回路部
とを有するセンスアンプと、前記ビット線対のそれぞれ
設けられたコラムゲートと、前記コラムゲートを介して
いずれかの前記ビット線対に接続されるデータバス線対
と、前記データバス線対に接続され、前記データバス線
対のレベルを検出する読み出しアンプと、前記データバ
ス線対を駆動する書き込みアンプとを有するデータバス
アンプと、前記コラムゲートが開かれるタイミングで、
前記センスアンプの第１または第２のセンスアンプ回路
部のいずれか一方を非活性化するセンスアンプ制御回路
とを有することを特徴とする。
【００１２】上記発明によれば、コラムゲートが開かれ
てセンスアンプがデータバスを介してデータバスアンプ
に接続されたとき、センスアンプの一方のセンスアンプ
回路部が非活性化されるので、データバスアンプ内の書
き込みアンプとセンスアンプとの競合する動作が避けら
れ、書き込みを高速に行うことができる。また、書き込
み時と読み出し時とで、センスアンプの制御を変更する
ことなく、読み出しに影響を与えずに書き込み速度を上
げることができる。
てセンスアンプがデータバスを介してデータバスアンプ
に接続されたとき、センスアンプの一方のセンスアンプ
回路部が非活性化されるので、データバスアンプ内の書
き込みアンプとセンスアンプとの競合する動作が避けら
れ、書き込みを高速に行うことができる。また、書き込
み時と読み出し時とで、センスアンプの制御を変更する
ことなく、読み出しに影響を与えずに書き込み速度を上
げることができる。
【００１３】更に、本発明は、前記データバス線対に接
続され、前記コラムゲートが開かれる期間以外の時に前
記データバス線対をＨレベルに駆動するクランプ回路を
有し、前記センスアンプ制御回路は、前記コラムゲート
が開かれるタイミングで、前記第２のセンスアンプ回路
部を非活性化することを特徴とする。
続され、前記コラムゲートが開かれる期間以外の時に前
記データバス線対をＨレベルに駆動するクランプ回路を
有し、前記センスアンプ制御回路は、前記コラムゲート
が開かれるタイミングで、前記第２のセンスアンプ回路
部を非活性化することを特徴とする。
【００１４】上記のクランプ回路を有する場合は、Ｈレ
ベル側にビット線対の一方を駆動する第２のセンスアン
プ回路部を非活性化しても、読み出し動作に支障を与え
ることはない。
ベル側にビット線対の一方を駆動する第２のセンスアン
プ回路部を非活性化しても、読み出し動作に支障を与え
ることはない。
【００１５】更に、本発明は、前記データバス線対に接
続され、前記コラムゲートが開かれる期間以外の時に前
記データバス線対をＬレベルに駆動するクランプ回路を
有し、前記センスアンプ制御回路は、前記コラムゲート
が開かれるタイミングで、前記第１のセンスアンプ回路
部を非活性化することを特徴とする。
続され、前記コラムゲートが開かれる期間以外の時に前
記データバス線対をＬレベルに駆動するクランプ回路を
有し、前記センスアンプ制御回路は、前記コラムゲート
が開かれるタイミングで、前記第１のセンスアンプ回路
部を非活性化することを特徴とする。
【００１６】上記のクランプ回路を有する場合は、Ｌレ
ベル側にビット線対の一方を駆動する第１のセンスアン
プ回路部を非活性化しても、読み出し動作に支障を与え
ることはない。
ベル側にビット線対の一方を駆動する第１のセンスアン
プ回路部を非活性化しても、読み出し動作に支障を与え
ることはない。
【００１７】更に、本発明では、センスアンプ制御回路
は、前記第１及び第２のセンスアンプ回路部をそれぞれ
活性化する第１及び第２の活性化信号を前記センスアン
プに供給し、前記コラムゲートが開かれるタイミングで
前記第１または第２の活性化信号の一方を非活性レベル
に駆動し、更に、前記第１または第２の活性化信号の一
方の非活性レベルへの駆動が、所定数のセンスアンプを
有する様にワード線方向に分割されたセグメント毎に行
われることを特徴とする。
は、前記第１及び第２のセンスアンプ回路部をそれぞれ
活性化する第１及び第２の活性化信号を前記センスアン
プに供給し、前記コラムゲートが開かれるタイミングで
前記第１または第２の活性化信号の一方を非活性レベル
に駆動し、更に、前記第１または第２の活性化信号の一
方の非活性レベルへの駆動が、所定数のセンスアンプを
有する様にワード線方向に分割されたセグメント毎に行
われることを特徴とする。
【００１８】上記の構成によれば、第１または第２の活
性化信号線の負荷を軽くし、コラムゲートが開かれるタ
イミングに同期して高速に非活性化レベルへ駆動するこ
とを可能にする。
性化信号線の負荷を軽くし、コラムゲートが開かれるタ
イミングに同期して高速に非活性化レベルへ駆動するこ
とを可能にする。
【００１９】更に、本発明では、メモリセル領域が複数
のブロック領域に分割される場合は、選択されたブロッ
ク領域内においてのみ、上記の第１または第２の活性化
信号の一方の非活性化がレベルへの駆動が行われる。
のブロック領域に分割される場合は、選択されたブロッ
ク領域内においてのみ、上記の第１または第２の活性化
信号の一方の非活性化がレベルへの駆動が行われる。
【００２０】選択されたブロック領域のコラムゲートの
みが開かれてセンスアンプがデータバス線に接続される
ので、そのブロック領域のセンスアンプだけ一部非活性
化するだけでよい。
みが開かれてセンスアンプがデータバス線に接続される
ので、そのブロック領域のセンスアンプだけ一部非活性
化するだけでよい。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面を参照しながら説明する。しかしながら、か
かる実施の形態例が本発明の技術的範囲を限定するもの
ではない。本発明はＤＲＡＭに限定されずにセンスアン
プとデータバスアンプを有するメモリ回路に適用可能で
あるが、以下の実施の形態例ではＤＲＡＭを例にして説
明する。また、一般に以下に説明する制御信号におい
て、引用番号にＺが付与される制御信号は活性化レベル
がＨレベルであり、引用番号にＸが付与される制御信号
は活性化レベルがＬレベルである。但し、ビット線やデ
ータバスなどは、Ｘ、Ｚにより一対の構成を示す。
ついて図面を参照しながら説明する。しかしながら、か
かる実施の形態例が本発明の技術的範囲を限定するもの
ではない。本発明はＤＲＡＭに限定されずにセンスアン
プとデータバスアンプを有するメモリ回路に適用可能で
あるが、以下の実施の形態例ではＤＲＡＭを例にして説
明する。また、一般に以下に説明する制御信号におい
て、引用番号にＺが付与される制御信号は活性化レベル
がＨレベルであり、引用番号にＸが付与される制御信号
は活性化レベルがＬレベルである。但し、ビット線やデ
ータバスなどは、Ｘ、Ｚにより一対の構成を示す。
【００２２】図２は、本発明の実施の形態例の半導体記
憶装置の一部構成図である。図１と対応する部分には同
じ引用番号を与えた。この実施の形態例は、図１と異な
り、センスアンプを活性化するラッチイネーブル信号Ｌ
ＥＸ／Ｚを生成するラッチイネーブル生成回路１５に
は、ワード線駆動から一定時間後に発生するタイミング
信号ＴＷＬＺに加えて、コラムアドレスをデコードした
コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚも供給される。そし
て、後で説明するラッチイネーブル生成回路から明らか
な通り、ラッチイネーブル生成回路１５は、コラム選択
信号ＣＡ０Ｚ〜ＣＡ３Ｚのいずれかが選択状態のＨレベ
ルになってコラムゲートが開かれる時に、ラッチイネー
ブル信号ＬＥＸ／Ｚのいずれか一方の活性化状態を解除
する。その結果、センスアンプＳＡの増幅機能の一部が
停止し、データバスアンプ内の書き込みアンプの駆動動
作の遅延をなくすことができる。しかも、読み出し動作
には何らの支障も与えない。
憶装置の一部構成図である。図１と対応する部分には同
じ引用番号を与えた。この実施の形態例は、図１と異な
り、センスアンプを活性化するラッチイネーブル信号Ｌ
ＥＸ／Ｚを生成するラッチイネーブル生成回路１５に
は、ワード線駆動から一定時間後に発生するタイミング
信号ＴＷＬＺに加えて、コラムアドレスをデコードした
コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚも供給される。そし
て、後で説明するラッチイネーブル生成回路から明らか
な通り、ラッチイネーブル生成回路１５は、コラム選択
信号ＣＡ０Ｚ〜ＣＡ３Ｚのいずれかが選択状態のＨレベ
ルになってコラムゲートが開かれる時に、ラッチイネー
ブル信号ＬＥＸ／Ｚのいずれか一方の活性化状態を解除
する。その結果、センスアンプＳＡの増幅機能の一部が
停止し、データバスアンプ内の書き込みアンプの駆動動
作の遅延をなくすことができる。しかも、読み出し動作
には何らの支障も与えない。
【００２３】図２には、半導体記憶装置の一部のメモリ
セル領域ＭＣＲが示されているが、図示されないメモリ
セル領域のコラムが選択されて、図２に示されたメモリ
セル領域ＭＣＲのコラムが選択されない場合は、ラッチ
イネーブル生成回路１５に供給されるコラム選択信号Ｃ
Ａ０Ｚ〜ＣＡ３Ｚは全てＬレベルとなり、センスアンプ
のラッチイネーブル信号の一方の非活性化は行われな
い。
セル領域ＭＣＲが示されているが、図示されないメモリ
セル領域のコラムが選択されて、図２に示されたメモリ
セル領域ＭＣＲのコラムが選択されない場合は、ラッチ
イネーブル生成回路１５に供給されるコラム選択信号Ｃ
Ａ０Ｚ〜ＣＡ３Ｚは全てＬレベルとなり、センスアンプ
のラッチイネーブル信号の一方の非活性化は行われな
い。
【００２４】但し、全てのメモリセル領域ＭＣＲ内で活
性化されるワード線に従属するセンスアンプＳＡのいず
れかが必ず選択される場合は、ラッチイネーブル生成回
路１５は、コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚのうちい
ずれかが必ずＨレベルになるので、活性化されたワード
線に従属する全てのセンスアンプＳＡに対してその一方
のラッチイネーブル信号ＬＥＸ／Ｚを非活性化する。そ
の結果、同様に読み出しの支障を与えずに書き込みの速
度を上げることができる。
性化されるワード線に従属するセンスアンプＳＡのいず
れかが必ず選択される場合は、ラッチイネーブル生成回
路１５は、コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚのうちい
ずれかが必ずＨレベルになるので、活性化されたワード
線に従属する全てのセンスアンプＳＡに対してその一方
のラッチイネーブル信号ＬＥＸ／Ｚを非活性化する。そ
の結果、同様に読み出しの支障を与えずに書き込みの速
度を上げることができる。
【００２５】図３は、メモリセル領域ＭＣＲの一部の詳
細回路図である。図３では、ビット線対ＢＬＸ，ＢＬＺ
とワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）との交差位置
に、メモリセルＭＣｎ、ＭＣn+1 とが設けられる。メモ
リセルＭＣｎ、ＭＣn+1 とは、それぞれ選択トランジス
タとキャパシタとから構成される。
細回路図である。図３では、ビット線対ＢＬＸ，ＢＬＺ
とワード線ＷＬ（ｎ）、ＷＬ（ｎ＋１）との交差位置
に、メモリセルＭＣｎ、ＭＣn+1 とが設けられる。メモ
リセルＭＣｎ、ＭＣn+1 とは、それぞれ選択トランジス
タとキャパシタとから構成される。
【００２６】ビット線対ＢＬＸ、ＢＬＺにはセンスアン
プＳＡが接続される。図３に示されたセンスアンプＳＡ
は、ＣＭＯＳ回路で構成される最も一般的な回路であ
り、一方のビット線をグランドレベルに引き下げる第１
のセンスアンプＮＡＳと、一方のビット線を高い電源レ
ベルに引き上げる第２のセンスアンプＰＳＡとで構成さ
れる。そして、これらのセンスアンプＮＳＡ，ＰＳＡ
は、それぞれ活性化の為のラッチイネーブル信号ＬＥ
Ｚ，ＬＥＸにより活性化される。
プＳＡが接続される。図３に示されたセンスアンプＳＡ
は、ＣＭＯＳ回路で構成される最も一般的な回路であ
り、一方のビット線をグランドレベルに引き下げる第１
のセンスアンプＮＡＳと、一方のビット線を高い電源レ
ベルに引き上げる第２のセンスアンプＰＳＡとで構成さ
れる。そして、これらのセンスアンプＮＳＡ，ＰＳＡ
は、それぞれ活性化の為のラッチイネーブル信号ＬＥ
Ｚ，ＬＥＸにより活性化される。
【００２７】より具体的には、第１のセンスアンプＮＳ
Ａは、ソース端子が共通に接続され、それぞれのゲート
がビット線ＢＬＺ，ＢＬＸに接続されたＮ型のトランジ
スタＮ１１，Ｎ１２と、その共通ソース端子ｎ２をグラ
ンドＶｓｓに引き下げる活性化トランジスタＮ１０とを
有する。そして、第１のラッチイネーブル信号ＬＥＺが
Ｈレベルに制御される時に、活性化トランジスタＮ１０
が導通し、共通ソース端子ｎ１をグランドに引き下げ
て、ビット線ＢＬＸ、ＢＬＺのうち電気的に高い側のビ
ット線にゲートが接続されたトランジスタＮ１１または
Ｎ１２が導通し、電気的に低い側のビット線をグランド
レベルに引き下げる。
Ａは、ソース端子が共通に接続され、それぞれのゲート
がビット線ＢＬＺ，ＢＬＸに接続されたＮ型のトランジ
スタＮ１１，Ｎ１２と、その共通ソース端子ｎ２をグラ
ンドＶｓｓに引き下げる活性化トランジスタＮ１０とを
有する。そして、第１のラッチイネーブル信号ＬＥＺが
Ｈレベルに制御される時に、活性化トランジスタＮ１０
が導通し、共通ソース端子ｎ１をグランドに引き下げ
て、ビット線ＢＬＸ、ＢＬＺのうち電気的に高い側のビ
ット線にゲートが接続されたトランジスタＮ１１または
Ｎ１２が導通し、電気的に低い側のビット線をグランド
レベルに引き下げる。
【００２８】一方、第２のセンスアンプＰＳＡは、ソー
ス端子が共通に接続され、それぞれのゲートがビット線
ＢＬＺ，ＢＬＸに接続されたＰ型のトランジスタＰ１
１，Ｐ１２と、その共通ソース端子ｎ２を電源ＶDDのレ
ベルに引き上げる活性化トランジスタＰ１０とを有す
る。そして、第２のラッチイネーブル信号ＬＥＸがＬレ
ベルに制御される時に、活性化トランジスタＰ１０が導
通し、共通ソース端子ｎ２を電源ＶDDのレベルに引き上
げて、ビット線ＢＬＸ、ＢＬＺのうち電気的に低い側の
ビット線にゲートが接続されたトランジスタＰ１１また
はＰ１２が導通し、電気的に高い側のビット線を電源Ｖ
DDレベルに引き上げる。尚、電源ＶDDは、チップに供給
された外部電源であっても、外部電源からチップ内部で
生成した内部電源であってもよい。
ス端子が共通に接続され、それぞれのゲートがビット線
ＢＬＺ，ＢＬＸに接続されたＰ型のトランジスタＰ１
１，Ｐ１２と、その共通ソース端子ｎ２を電源ＶDDのレ
ベルに引き上げる活性化トランジスタＰ１０とを有す
る。そして、第２のラッチイネーブル信号ＬＥＸがＬレ
ベルに制御される時に、活性化トランジスタＰ１０が導
通し、共通ソース端子ｎ２を電源ＶDDのレベルに引き上
げて、ビット線ＢＬＸ、ＢＬＺのうち電気的に低い側の
ビット線にゲートが接続されたトランジスタＰ１１また
はＰ１２が導通し、電気的に高い側のビット線を電源Ｖ
DDレベルに引き上げる。尚、電源ＶDDは、チップに供給
された外部電源であっても、外部電源からチップ内部で
生成した内部電源であってもよい。
【００２９】上記の通り、ＣＭＯＳ回路構成のセンスア
ンプＳＡは、ビット線をグランドレベルに引き下げる機
能を有する第１のセンスアンプＮＳＡと、ビット線を電
源Ｖ DDに引き上げる機能を有する第２のセンスアンプＰ
ＳＡとを有する。そして、通常のビット線ＢＬＸ、ＢＬ
Ｚ間の微小電圧差を検出する為に、両ラッチイネーブル
信号ＬＥＺ，ＬＥＸにより両センスアンプＮＳＡ、ＰＳ
Ａを活性化して、ビット線ＢＬＸ、ＢＬＺを上下のレベ
ルに引き上げ及び引き下げる。
ンプＳＡは、ビット線をグランドレベルに引き下げる機
能を有する第１のセンスアンプＮＳＡと、ビット線を電
源Ｖ DDに引き上げる機能を有する第２のセンスアンプＰ
ＳＡとを有する。そして、通常のビット線ＢＬＸ、ＢＬ
Ｚ間の微小電圧差を検出する為に、両ラッチイネーブル
信号ＬＥＺ，ＬＥＸにより両センスアンプＮＳＡ、ＰＳ
Ａを活性化して、ビット線ＢＬＸ、ＢＬＺを上下のレベ
ルに引き上げ及び引き下げる。
【００３０】選択されたコラムのビット線対ＢＬＺ、Ｂ
ＬＸは、コラムゲート選択信号ＣＬのＨレベルに応答し
て導通するコラムゲートトランジスタＮ１３，Ｎ１４を
介して、データバス線対ＤＢＺ、ＤＢＸにそれぞれ接続
される。データバスＤＢＸ、ＤＢＺには、後述するクラ
ンプ回路、読み出しアンプ及び書き込みアンプが接続さ
れる。
ＬＸは、コラムゲート選択信号ＣＬのＨレベルに応答し
て導通するコラムゲートトランジスタＮ１３，Ｎ１４を
介して、データバス線対ＤＢＺ、ＤＢＸにそれぞれ接続
される。データバスＤＢＸ、ＤＢＺには、後述するクラ
ンプ回路、読み出しアンプ及び書き込みアンプが接続さ
れる。
【００３１】図４は、データバスに接続されるクランプ
回路、読み出しアンプ及び書き込みアンプの例を示す詳
細回路図である。クランプ回路２０は、データバスＤＢ
Ｘ／Ｚが逆相信号に駆動される時を除いて、両データバ
スＤＢＸ、ＤＢＺのレベルをＨレベルまたはＬレベルに
クランプする回路である。図４の例では、クランプ回路
２０は、３つのＰ型トランジスタＰ２０，Ｐ２１，Ｐ２
２を有する。クランプ制御信号ＣＬＭＰＸのＬレベルに
より、それらのトランジスタＰ２０〜Ｐ２２が同時に導
通し、両データバスＤＢＸ、ＤＢＺ間をトランジスタＰ
２０で短絡してイコライズすると共に、プルアップトラ
ンジスタＰ２１，Ｐ２２により電源ＶDDレベルに引き上
げる。このクランプ回路２０は、読み出しまたは書き込
み動作時にセンスアンプＳＡまたは書き込みアンプ５０
によりデータバスが駆動される時には、非活性化され、
データバスの駆動が終了すると活性化される。
回路、読み出しアンプ及び書き込みアンプの例を示す詳
細回路図である。クランプ回路２０は、データバスＤＢ
Ｘ／Ｚが逆相信号に駆動される時を除いて、両データバ
スＤＢＸ、ＤＢＺのレベルをＨレベルまたはＬレベルに
クランプする回路である。図４の例では、クランプ回路
２０は、３つのＰ型トランジスタＰ２０，Ｐ２１，Ｐ２
２を有する。クランプ制御信号ＣＬＭＰＸのＬレベルに
より、それらのトランジスタＰ２０〜Ｐ２２が同時に導
通し、両データバスＤＢＸ、ＤＢＺ間をトランジスタＰ
２０で短絡してイコライズすると共に、プルアップトラ
ンジスタＰ２１，Ｐ２２により電源ＶDDレベルに引き上
げる。このクランプ回路２０は、読み出しまたは書き込
み動作時にセンスアンプＳＡまたは書き込みアンプ５０
によりデータバスが駆動される時には、非活性化され、
データバスの駆動が終了すると活性化される。
【００３２】データバスアンプＤＢＡＭＰに設けられた
読み出しアンプ３０と書き込みアンプ５０とは、図４の
例では同じ回路構成であり、読み出しアンプ３０は、デ
ータバスＤＢＸ／Ｚの電位差を検出して、メインデータ
バスＭＤＢＸ／Ｚを駆動する。一方、書き込みアンプ５
０は、メインデータバスＭＤＢＸ／Ｚに供給された書き
込みデータに対応する電位差を検出して、データバスＤ
ＢＸ／Ｚを駆動する。
読み出しアンプ３０と書き込みアンプ５０とは、図４の
例では同じ回路構成であり、読み出しアンプ３０は、デ
ータバスＤＢＸ／Ｚの電位差を検出して、メインデータ
バスＭＤＢＸ／Ｚを駆動する。一方、書き込みアンプ５
０は、メインデータバスＭＤＢＸ／Ｚに供給された書き
込みデータに対応する電位差を検出して、データバスＤ
ＢＸ／Ｚを駆動する。
【００３３】読み出しアンプ３０は、リセット用のＰ型
トランジスタＰ３０，Ｐ３１と、データバスＤＢＸ／Ｚ
の電位差を検出するＰ型トランジスタＰ３２，Ｐ３３，
Ｎ型トランジスタＮ３４〜３８からなる差動増幅回路
と、差動増幅回路の出力に応答してメインデータバスＭ
ＤＢＸ／Ｚを駆動する駆動回路とを有する。この駆動回
路は、インバータ２５，２６と、Ｐ型トランジスタＰ３
９，Ｐ４０及びＮ型トランジスタＮ４１，Ｎ４２とを有
する。
トランジスタＰ３０，Ｐ３１と、データバスＤＢＸ／Ｚ
の電位差を検出するＰ型トランジスタＰ３２，Ｐ３３，
Ｎ型トランジスタＮ３４〜３８からなる差動増幅回路
と、差動増幅回路の出力に応答してメインデータバスＭ
ＤＢＸ／Ｚを駆動する駆動回路とを有する。この駆動回
路は、インバータ２５，２６と、Ｐ型トランジスタＰ３
９，Ｐ４０及びＮ型トランジスタＮ４１，Ｎ４２とを有
する。
【００３４】読み出しアンプ３０の動作は、非活性時は
活性化信号ＳＢＥＺがＬレベルとなり、トランジスタＰ
３０，Ｐ３１が共に導通状態にあり、ノードｎ１０、ｎ
１１が共にＨレベル状態にある。これがリセット状態で
ある。そこで、コラムゲートが開かれて読み出しアンプ
３０が活性化される時は、活性化信号ＳＢＥＺがＨレベ
ルとなり、トランジスタＰ３０，Ｐ３１が共に非導通、
トランジスタＮ３８が導通する。その結果、トランジス
タＮ３６，Ｎ３７からなる差動増幅回路が活性化され
て、データバス線ＤＢＸ／Ｚの電位差を検出する。
活性化信号ＳＢＥＺがＬレベルとなり、トランジスタＰ
３０，Ｐ３１が共に導通状態にあり、ノードｎ１０、ｎ
１１が共にＨレベル状態にある。これがリセット状態で
ある。そこで、コラムゲートが開かれて読み出しアンプ
３０が活性化される時は、活性化信号ＳＢＥＺがＨレベ
ルとなり、トランジスタＰ３０，Ｐ３１が共に非導通、
トランジスタＮ３８が導通する。その結果、トランジス
タＮ３６，Ｎ３７からなる差動増幅回路が活性化され
て、データバス線ＤＢＸ／Ｚの電位差を検出する。
【００３５】今仮に、データバス線ＤＢＺがＨレベル、
データバス線ＤＢＸがＬレベルとすると、トランジスタ
Ｎ３６がより導通しノードｎ１１をＬレベルに引き下げ
る。一方、ノードｎ１１のＬレベルへの引き下げによ
り、トランジスタＮ３５は非導通状態になり、ノードｎ
１０の引き下げはなくなる。トランジスタＰ３２，Ｐ３
３，Ｎ３４，Ｎ３５はラッチ回路構成をなし、上記のノ
ードｎ１１がＬレベル、ノードｎ１０がＨレベルの状態
が保持される。
データバス線ＤＢＸがＬレベルとすると、トランジスタ
Ｎ３６がより導通しノードｎ１１をＬレベルに引き下げ
る。一方、ノードｎ１１のＬレベルへの引き下げによ
り、トランジスタＮ３５は非導通状態になり、ノードｎ
１０の引き下げはなくなる。トランジスタＰ３２，Ｐ３
３，Ｎ３４，Ｎ３５はラッチ回路構成をなし、上記のノ
ードｎ１１がＬレベル、ノードｎ１０がＨレベルの状態
が保持される。
【００３６】そして、上記のノードｎ１０とｎ１１のＨ
レベル及びＬレベルにより、駆動回路が動作し、トラン
ジスタＰ３９がメインデータバスＭＤＢＺをＨレベルに
駆動し、トランジスタＮ４２がメインデータバスＭＤＢ
ＸをＬレベルに駆動する。
レベル及びＬレベルにより、駆動回路が動作し、トラン
ジスタＰ３９がメインデータバスＭＤＢＺをＨレベルに
駆動し、トランジスタＮ４２がメインデータバスＭＤＢ
ＸをＬレベルに駆動する。
【００３７】やがて、活性化信号ＳＢＥＺがＬレベルに
戻ると、Ｐ型トランジスタＰ３０，Ｐ３１が共に導通し
て、両ノードｎ１０，ｎ１１がリセット状態のＨレベル
に駆動される。
戻ると、Ｐ型トランジスタＰ３０，Ｐ３１が共に導通し
て、両ノードｎ１０，ｎ１１がリセット状態のＨレベル
に駆動される。
【００３８】書き込みアンプ５０は、上記の読み出しア
ンプ３０と同様の回路構成であり、同様の動作を行う。
書き込みアンプ５０は、リセット用のＰ型トランジスタ
Ｐ５０，Ｐ５１と、メインデータバスＭＤＢＸ／Ｚの電
位差を検出するＰ型トランジスタＰ５２，Ｐ５３，Ｎ型
トランジスタＮ５４〜５８からなる差動増幅回路と、差
動増幅回路の出力に応答してデータバスＤＢＸ／Ｚを駆
動する駆動回路とを有する。この駆動回路は、インバー
タ２７，２８と、Ｐ型トランジスタＰ５９，Ｐ６０及び
Ｎ型トランジスタＮ６１，Ｎ６２とを有する。
ンプ３０と同様の回路構成であり、同様の動作を行う。
書き込みアンプ５０は、リセット用のＰ型トランジスタ
Ｐ５０，Ｐ５１と、メインデータバスＭＤＢＸ／Ｚの電
位差を検出するＰ型トランジスタＰ５２，Ｐ５３，Ｎ型
トランジスタＮ５４〜５８からなる差動増幅回路と、差
動増幅回路の出力に応答してデータバスＤＢＸ／Ｚを駆
動する駆動回路とを有する。この駆動回路は、インバー
タ２７，２８と、Ｐ型トランジスタＰ５９，Ｐ６０及び
Ｎ型トランジスタＮ６１，Ｎ６２とを有する。
【００３９】書き込みアンプ５０の動作は、非活性時は
活性化信号ＷＡＥＺがＬレベルとなり、トランジスタＰ
５０，Ｐ５１が共に導通状態にあり、ノードｎ１２、ｎ
１３が共にＨレベル状態にある。これがリセット状態で
ある。活性化される時は、活性化信号ＷＡＥＺがＨレベ
ルとなり、トランジスタＰ５０，Ｐ５１が共に非導通、
トランジスタＮ５８が導通する。その結果、トランジス
タＮ５６，Ｎ５７からなる差動増幅回路が活性化され
て、メインデータバス線ＭＤＢＸ／Ｚの電位差を検出す
る。その後の動作は、上記の読み出しアンプ３０の場合
と同様である。
活性化信号ＷＡＥＺがＬレベルとなり、トランジスタＰ
５０，Ｐ５１が共に導通状態にあり、ノードｎ１２、ｎ
１３が共にＨレベル状態にある。これがリセット状態で
ある。活性化される時は、活性化信号ＷＡＥＺがＨレベ
ルとなり、トランジスタＰ５０，Ｐ５１が共に非導通、
トランジスタＮ５８が導通する。その結果、トランジス
タＮ５６，Ｎ５７からなる差動増幅回路が活性化され
て、メインデータバス線ＭＤＢＸ／Ｚの電位差を検出す
る。その後の動作は、上記の読み出しアンプ３０の場合
と同様である。
【００４０】ここで、ワード線が駆動されてからメモリ
セルが開かれ、センスアンプＳＡによりビット線対がＨ
レベルとＬレベルに駆動された後に、書き込みアンプ５
０が、それとは反対のデータをコラムゲート及びビット
線対を介してメモリセルに書き込む場合に、書き込みア
ンプ５０とセンスアンプＳＡとの動作の競合により書き
込み動作が遅くなる。
セルが開かれ、センスアンプＳＡによりビット線対がＨ
レベルとＬレベルに駆動された後に、書き込みアンプ５
０が、それとは反対のデータをコラムゲート及びビット
線対を介してメモリセルに書き込む場合に、書き込みア
ンプ５０とセンスアンプＳＡとの動作の競合により書き
込み動作が遅くなる。
【００４１】図５は、本実施の形態例のセンスアンプＳ
Ａと書き込みアンプ５０とを示す回路図である。この図
を利用して上記の書き込み動作が遅くなる理由を説明す
る。図５に示される通り、書き込み動作において、セン
スアンプＳＡと書き込みアンプ５０とがコラムゲートＮ
１３，Ｎ１４及びデータバスＤＢＸ／Ｚを介して接続さ
れる。今仮に、メモリセルＭＣにＨレベルが記憶されて
いて、センスアンプＳＡの活性化によりビット線ＢＬＸ
がＨレベルにビット線ＢＬＺがＬレベルに駆動されてい
るとする。即ち、センスアンプＳＡのトランジスタＰ１
１によりビット線ＢＬＸが駆動され、トランジスタＮ１
２によりビット線ＢＬＺが駆動される。
Ａと書き込みアンプ５０とを示す回路図である。この図
を利用して上記の書き込み動作が遅くなる理由を説明す
る。図５に示される通り、書き込み動作において、セン
スアンプＳＡと書き込みアンプ５０とがコラムゲートＮ
１３，Ｎ１４及びデータバスＤＢＸ／Ｚを介して接続さ
れる。今仮に、メモリセルＭＣにＨレベルが記憶されて
いて、センスアンプＳＡの活性化によりビット線ＢＬＸ
がＨレベルにビット線ＢＬＺがＬレベルに駆動されてい
るとする。即ち、センスアンプＳＡのトランジスタＰ１
１によりビット線ＢＬＸが駆動され、トランジスタＮ１
２によりビット線ＢＬＺが駆動される。
【００４２】そこで、メインデータバスＭＤＢＸにＬレ
ベル、ＭＤＢＺにＨレベルが駆動されると、書き込みア
ンプ５０はノードｎ１２がＨレベル、ノードｎ１３がＬ
レベルに駆動し、データバス線ＤＢＸをＬレベル側に引
き下げ、データバス線ＤＢＺをＨレベルに引き上げる。
この時、図中破線で示した通り、センスアンプＳＡのト
ランジスタＰ１１から書き込みアンプ５０のトランジス
タＮ６２に貫通電流が流れ、書き込みアンプ５０のトラ
ンジスタＮ６２の大きい駆動能力により、強制的にビッ
ト線ＢＬＸがＬレベル側に駆動される。同様に、図中一
点鎖線で示した通り、書き込みアンプ５０のトランジス
タＰ５９からセンスアンプＳＡのトランジスタＮ１２に
貫通電流が流れ、書き込みアンプ５０のトランジスタＰ
５９の大きい駆動能力により、強制的にビット線ＢＬＺ
がＨレベル側に駆動される。
ベル、ＭＤＢＺにＨレベルが駆動されると、書き込みア
ンプ５０はノードｎ１２がＨレベル、ノードｎ１３がＬ
レベルに駆動し、データバス線ＤＢＸをＬレベル側に引
き下げ、データバス線ＤＢＺをＨレベルに引き上げる。
この時、図中破線で示した通り、センスアンプＳＡのト
ランジスタＰ１１から書き込みアンプ５０のトランジス
タＮ６２に貫通電流が流れ、書き込みアンプ５０のトラ
ンジスタＮ６２の大きい駆動能力により、強制的にビッ
ト線ＢＬＸがＬレベル側に駆動される。同様に、図中一
点鎖線で示した通り、書き込みアンプ５０のトランジス
タＰ５９からセンスアンプＳＡのトランジスタＮ１２に
貫通電流が流れ、書き込みアンプ５０のトランジスタＰ
５９の大きい駆動能力により、強制的にビット線ＢＬＺ
がＨレベル側に駆動される。
【００４３】上記の通り、書き込みアンプ５０は、ビッ
ト線を反転駆動させる場合は、ビット線に接続されたセ
ンスアンプＳＡを反転する必要があり、かかる駆動動作
は書き込み速度の遅延をもたらすと共に、上記の貫通電
流は消費電流の増大を招く。
ト線を反転駆動させる場合は、ビット線に接続されたセ
ンスアンプＳＡを反転する必要があり、かかる駆動動作
は書き込み速度の遅延をもたらすと共に、上記の貫通電
流は消費電流の増大を招く。
【００４４】そこで、本実施の形態例では、センスアン
プＳＡが活性化された後に、コラムゲートが開かれるタ
イミングでセンスアンプＳＡの一方の活性化信号ＬＥＸ
／Ｚを非活性レベルにする。その結果、センスアンプＳ
ＡのＨレベル引き上げ用の回路ＰＳＡまたはＬレベル引
き下げ用の回路ＮＳＡの一方が非活性状態になる。従っ
て、少なくとも上記した破線または一点鎖線の駆動トラ
ンジスタ同士のコンフリクトの一方がなくなり、書き込
み動作を高速にすることができる。また、読み出しにお
いては何ら支障を与えない。上記の動作は、書き込み時
と読み出し時において同様であるので、書き込みと読み
出しを区別してセンスアンプＳＡを制御する必要はな
い。
プＳＡが活性化された後に、コラムゲートが開かれるタ
イミングでセンスアンプＳＡの一方の活性化信号ＬＥＸ
／Ｚを非活性レベルにする。その結果、センスアンプＳ
ＡのＨレベル引き上げ用の回路ＰＳＡまたはＬレベル引
き下げ用の回路ＮＳＡの一方が非活性状態になる。従っ
て、少なくとも上記した破線または一点鎖線の駆動トラ
ンジスタ同士のコンフリクトの一方がなくなり、書き込
み動作を高速にすることができる。また、読み出しにお
いては何ら支障を与えない。上記の動作は、書き込み時
と読み出し時において同様であるので、書き込みと読み
出しを区別してセンスアンプＳＡを制御する必要はな
い。
【００４５】センスアンプＳＡの活性化信号ＬＥＸ／Ｚ
のいずれを非活性化するかについては、データバスクラ
ンプ回路が、Ｈレベルにクランプするか、Ｌレベルをク
ランプするかで選択される。データバスクランプ回路
が、図４，５の様なＨレベルクランプである場合は、セ
ンスアンプＳＡの活性化信号ＬＥＸが非活性化され、Ｈ
レベルに引き上げる第２のセンスアンプＰＳＡが非活性
化される。一方、データクランプ回路が、Ｌレベルクラ
ンプである場合は、センスアンプＳＡの活性化信号ＬＥ
Ｚが非活性化され、Ｌレベルに引き下げる第１のセンス
アンプＮＳＡが非活性化される。
のいずれを非活性化するかについては、データバスクラ
ンプ回路が、Ｈレベルにクランプするか、Ｌレベルをク
ランプするかで選択される。データバスクランプ回路
が、図４，５の様なＨレベルクランプである場合は、セ
ンスアンプＳＡの活性化信号ＬＥＸが非活性化され、Ｈ
レベルに引き上げる第２のセンスアンプＰＳＡが非活性
化される。一方、データクランプ回路が、Ｌレベルクラ
ンプである場合は、センスアンプＳＡの活性化信号ＬＥ
Ｚが非活性化され、Ｌレベルに引き下げる第１のセンス
アンプＮＳＡが非活性化される。
【００４６】図５に示された実施の形態例では、データ
バスクランプ回路２０がＨレベルクランプタイプである
ので、センスアンプＳＡが活性化された後、コラムゲー
ト選択信号ＣＬ０ＺがＨレベルになるタイミングで、活
性化信号であるラッチイネーブル信号ＬＥＸが一旦Ｈレ
ベルに非活性化され、センスアンプＰＳＡ側が非活性状
態になる。図５には、その為のラッチイネーブル生成回
路１５が示される。ラッチイネーブル生成回路１５に
は、ワード線ＷＬが属するコラムに対するコラム選択信
号ＣＡ０Ｚ〜ＣＡ３Ｚとタイミング信号ＴＷＬＺとが供
給される。更に、ＮＯＲゲート６１，６２、ＮＡＮＤゲ
ート６３、インバータ６４，６５を有する。
バスクランプ回路２０がＨレベルクランプタイプである
ので、センスアンプＳＡが活性化された後、コラムゲー
ト選択信号ＣＬ０ＺがＨレベルになるタイミングで、活
性化信号であるラッチイネーブル信号ＬＥＸが一旦Ｈレ
ベルに非活性化され、センスアンプＰＳＡ側が非活性状
態になる。図５には、その為のラッチイネーブル生成回
路１５が示される。ラッチイネーブル生成回路１５に
は、ワード線ＷＬが属するコラムに対するコラム選択信
号ＣＡ０Ｚ〜ＣＡ３Ｚとタイミング信号ＴＷＬＺとが供
給される。更に、ＮＯＲゲート６１，６２、ＮＡＮＤゲ
ート６３、インバータ６４，６５を有する。
【００４７】図６は、図５の動作を示す信号波形図であ
る。スタンドバイ状態で、データバス線対ＤＢＸ／Ｚは
共にクランプ回路２０によりＨレベルに維持されてい
る。アクティブ状態にて、ロー・アドレス・ストローブ
信号／ＲＡＳに同期して供給されるコマンドがアクティ
ブの場合、同時に供給されるローアドレスにより選択さ
れたワード線ＷＬが立ち上がる。その結果、メモリセル
ＭＣのトランジスタが導通し、ビット線対ＢＬＸ、ＢＬ
Ｚに微小な電圧差が生成される。今仮に、ビット線ＢＬ
Ｘのほうが電気的に高いレベルにあるとする。
る。スタンドバイ状態で、データバス線対ＤＢＸ／Ｚは
共にクランプ回路２０によりＨレベルに維持されてい
る。アクティブ状態にて、ロー・アドレス・ストローブ
信号／ＲＡＳに同期して供給されるコマンドがアクティ
ブの場合、同時に供給されるローアドレスにより選択さ
れたワード線ＷＬが立ち上がる。その結果、メモリセル
ＭＣのトランジスタが導通し、ビット線対ＢＬＸ、ＢＬ
Ｚに微小な電圧差が生成される。今仮に、ビット線ＢＬ
Ｘのほうが電気的に高いレベルにあるとする。
【００４８】そこで、ビット線ＷＬの立ち上がりから所
定の時間後に生成されるタイミング信号ＴＷＬＺの立ち
上がりにより、ラッチイネーブル生成回路１５は、活性
化信号ＬＥＺ、ＬＥＸをそれぞれＨレベル、Ｌレベルに
駆動する。その結果、センスアンプＳＡの活性化トラン
ジスタＮ１０、Ｐ１０は共に導通し、ビット線対の電圧
差が検出され、Ｈレベル側センスアンプＰＳＡのトラン
ジスタＰ１１によりビット線ＢＬＸはＨレベルに引き上
げられ、Ｌレベル側センスアンプＮＳＡのトランジスタ
Ｎ１２によりビット線ＢＬＺはＬレベルに引き下げられ
る。
定の時間後に生成されるタイミング信号ＴＷＬＺの立ち
上がりにより、ラッチイネーブル生成回路１５は、活性
化信号ＬＥＺ、ＬＥＸをそれぞれＨレベル、Ｌレベルに
駆動する。その結果、センスアンプＳＡの活性化トラン
ジスタＮ１０、Ｐ１０は共に導通し、ビット線対の電圧
差が検出され、Ｈレベル側センスアンプＰＳＡのトラン
ジスタＰ１１によりビット線ＢＬＸはＨレベルに引き上
げられ、Ｌレベル側センスアンプＮＳＡのトランジスタ
Ｎ１２によりビット線ＢＬＺはＬレベルに引き下げられ
る。
【００４９】センスアンプＳＡが十分にビット線対ＢＬ
Ｘ、ＢＬＺを駆動してから、コラム・アドレス・ストロ
ーブ信号／ＣＡＳに同期してコラムアドレスが供給され
る。また、同時にコマンドとして書き込みまたは読み出
しコマンドが与えられる。コラムアドレス信号から生成
されるコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚのいずれかが
Ｈレベルに立ち上がり、それに応答してコラムデコーダ
ドライバ３によりコラムゲート選択信号ＣＬ０Ｚ〜ＣＬ
３Ｚのいずれかが立ち上がり、ビット線対とデータバス
線対との間のコラムゲートが開かれる。
Ｘ、ＢＬＺを駆動してから、コラム・アドレス・ストロ
ーブ信号／ＣＡＳに同期してコラムアドレスが供給され
る。また、同時にコマンドとして書き込みまたは読み出
しコマンドが与えられる。コラムアドレス信号から生成
されるコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚのいずれかが
Ｈレベルに立ち上がり、それに応答してコラムデコーダ
ドライバ３によりコラムゲート選択信号ＣＬ０Ｚ〜ＣＬ
３Ｚのいずれかが立ち上がり、ビット線対とデータバス
線対との間のコラムゲートが開かれる。
【００５０】本実施の形態例では、コラムゲートが開か
れるタイミングで、センスアンプＳＡの一方の活性化信
号ＬＥＸの活性化状態が解除される。具体的には、図５
中で示す活性化信号ＬＥＸがＮＡＮＤゲート６３により
Ｈレベルに駆動される。
れるタイミングで、センスアンプＳＡの一方の活性化信
号ＬＥＸの活性化状態が解除される。具体的には、図５
中で示す活性化信号ＬＥＸがＮＡＮＤゲート６３により
Ｈレベルに駆動される。
【００５１】読み出し動作の場合は、センスアンプＳＡ
はデータバス線ＤＢＸ／Ｚを駆動する。より具体的に
は、図４中で示すデータバス線ＤＢＺをＨレベルからＬ
レベルに駆動する。そして、データバスアンプＤＢＡＭ
Ｐの読み出しアンプ３０が活性化され、データバス線Ｄ
ＢＸ／Ｚの電位差が検出され、メインデータバス線ＭＤ
ＢＸ／Ｚが更に駆動される。この時、センスアンプＳＡ
の活性化信号ＬＥＸの活性化が解除されても、Ｈレベル
クランプ状態のデータバス線をＬレベル側に駆動するセ
ンスアンプＮＳＡの活性化状態は解除されないので、読
み出し動作時のセンスアンプＳＡによるデータバス線の
駆動動作に何らの支障も与えない。
はデータバス線ＤＢＸ／Ｚを駆動する。より具体的に
は、図４中で示すデータバス線ＤＢＺをＨレベルからＬ
レベルに駆動する。そして、データバスアンプＤＢＡＭ
Ｐの読み出しアンプ３０が活性化され、データバス線Ｄ
ＢＸ／Ｚの電位差が検出され、メインデータバス線ＭＤ
ＢＸ／Ｚが更に駆動される。この時、センスアンプＳＡ
の活性化信号ＬＥＸの活性化が解除されても、Ｈレベル
クランプ状態のデータバス線をＬレベル側に駆動するセ
ンスアンプＮＳＡの活性化状態は解除されないので、読
み出し動作時のセンスアンプＳＡによるデータバス線の
駆動動作に何らの支障も与えない。
【００５２】一方、書き込み動作の場合は、図５中で示
す書き込みアンプ５０が活性化される。今仮に、メイン
データバス線ＭＤＢＸにＬレベル、ＭＤＢＺにＨレベル
が供給されていたとすると、書き込みアンプ５０によ
り、データバス線ＤＢＸがＬレベルにＤＢＺがＨレベル
にそれぞれ駆動される。但し、その時、センスアンプＳ
ＡのＨレベルに引き上げる側のセンスアンプＰＳＡが非
活性状態にあるので、トランジスタＰ１１は非導通状態
にあり、書き込みアンプ５０のトランジスタＮ６２とセ
ンスアンプＳＡのトランジスタＰ１１との競合動作はな
い。その結果、データバス線ＤＢＸとビット線ＢＬＸの
Ｌレベルへの駆動は高速に行われる。そして、ビット線
ＢＬＸは急速にＬレベルになり、トランジスタＮ１２を
非導通状態にし、書き込みアンプ５０のトランジスタＰ
５９とセンスアンプＳＡのトランジスタＮ１２との競合
動作も少なくなる。
す書き込みアンプ５０が活性化される。今仮に、メイン
データバス線ＭＤＢＸにＬレベル、ＭＤＢＺにＨレベル
が供給されていたとすると、書き込みアンプ５０によ
り、データバス線ＤＢＸがＬレベルにＤＢＺがＨレベル
にそれぞれ駆動される。但し、その時、センスアンプＳ
ＡのＨレベルに引き上げる側のセンスアンプＰＳＡが非
活性状態にあるので、トランジスタＰ１１は非導通状態
にあり、書き込みアンプ５０のトランジスタＮ６２とセ
ンスアンプＳＡのトランジスタＰ１１との競合動作はな
い。その結果、データバス線ＤＢＸとビット線ＢＬＸの
Ｌレベルへの駆動は高速に行われる。そして、ビット線
ＢＬＸは急速にＬレベルになり、トランジスタＮ１２を
非導通状態にし、書き込みアンプ５０のトランジスタＰ
５９とセンスアンプＳＡのトランジスタＮ１２との競合
動作も少なくなる。
【００５３】その後、非活性化されたセンスアンプの活
性化信号ＬＥＸ／Ｚは、再度活性化レベルに駆動され、
センスアンプＳＡによるメモリセルへの再書き込み動作
が確実に行われる。
性化信号ＬＥＸ／Ｚは、再度活性化レベルに駆動され、
センスアンプＳＡによるメモリセルへの再書き込み動作
が確実に行われる。
【００５４】以上の通り、データバス線ＤＢＸ／ＺのＨ
レベルクランプの場合は、コラムゲートが開かれるタイ
ミングでセンスアンプＳＡのＨレベル側の回路ＰＡＳを
非活性化することで、読み出し動作に支障を与えること
なく、書き込み動作を高速化することができる。しか
も、読み出し時と書き込み時とでセンスアンプＳＡの制
御方法を異ならせる必要はないので、その制御回路１５
はシンプルな構成となる。
レベルクランプの場合は、コラムゲートが開かれるタイ
ミングでセンスアンプＳＡのＨレベル側の回路ＰＡＳを
非活性化することで、読み出し動作に支障を与えること
なく、書き込み動作を高速化することができる。しか
も、読み出し時と書き込み時とでセンスアンプＳＡの制
御方法を異ならせる必要はないので、その制御回路１５
はシンプルな構成となる。
【００５５】図７は、データバス線クランプ回路２０が
Ｌレベルクランプ動作する場合のラッチイネーブル生成
回路を示す回路図である。この回路におけるラッチイネ
ーブル信号の動作は、図６の破線にて示される。即ち、
クランプ回路２０は、クランプ信号ＣＬＭＰＺが立ち上
がることにより、データバス線ＤＢＸ／ＺをＬレベルに
駆動する。そして、ラッチイネーブル生成回路１５は、
コラムゲート選択信号ＣＬが立ち上がってコラムゲート
が開かれるタイミングで、活性化信号ＬＥＺをＬレベル
の非活性化状態にし、センスアンプＳＡのＬレベル側に
駆動する回路ＮＳＡの活性化状態を解除する。その結
果、トランジスタＮ１２の導通状態はなくなり、書き込
みアンプ５０のトランジスタＰ５９とトランジスタＮ１
２との競合動作はなくなる。それ以外の動作は、図５、
６にて説明したのと同じである。
Ｌレベルクランプ動作する場合のラッチイネーブル生成
回路を示す回路図である。この回路におけるラッチイネ
ーブル信号の動作は、図６の破線にて示される。即ち、
クランプ回路２０は、クランプ信号ＣＬＭＰＺが立ち上
がることにより、データバス線ＤＢＸ／ＺをＬレベルに
駆動する。そして、ラッチイネーブル生成回路１５は、
コラムゲート選択信号ＣＬが立ち上がってコラムゲート
が開かれるタイミングで、活性化信号ＬＥＺをＬレベル
の非活性化状態にし、センスアンプＳＡのＬレベル側に
駆動する回路ＮＳＡの活性化状態を解除する。その結
果、トランジスタＮ１２の導通状態はなくなり、書き込
みアンプ５０のトランジスタＰ５９とトランジスタＮ１
２との競合動作はなくなる。それ以外の動作は、図５、
６にて説明したのと同じである。
【００５６】以上の通り、データバス線ＤＢＸ／Ｚのク
ランプレベルに応じて、センスアンプＳＡのＨレベル駆
動側の回路又はＬレベル駆動側の回路の活性化状態を一
時的に解除することで、読み出し動作に支障を与えるこ
となく、書き込み動作を高速化し、書き込み動作時のト
ランジスタ同士の競合動作による無駄な貫通電流を減ら
すことができる。
ランプレベルに応じて、センスアンプＳＡのＨレベル駆
動側の回路又はＬレベル駆動側の回路の活性化状態を一
時的に解除することで、読み出し動作に支障を与えるこ
となく、書き込み動作を高速化し、書き込み動作時のト
ランジスタ同士の競合動作による無駄な貫通電流を減ら
すことができる。
【００５７】［第２の実施の形態例］上記の実施の形態
例では、コラムゲートが開かれるタイミングに同期し
て、センスアンプＳＡの一方の活性化信号（ラッチイネ
ーブル信号）ＬＥＸ／Ｚを非活性のレベルに駆動した。
しかしながら、ラッチイネーブル信号生成回路１６は、
複数のセンスアンプＳＡに接続される活性化信号ＬＥＸ
／Ｚを駆動する必要がある。従って、活性化信号線の容
量負荷が大きいと高速に駆動することが困難になる。一
方で、センスアンプＳＡの活性化信号の駆動は、コラム
ゲートが開かれるビット線に接続されるセンスアンプＳ
Ａに対して行えば良く、無関係のセンスアンプＳＡの活
性化信号の駆動は、消費電流の無駄である。そこで、第
２の実施の形態例では、一時的に非活性化されるセンス
アンプＳＡの活性化信号をセグメント毎に分割し、各セ
グメント毎にその活性化信号を駆動するラッチイネーブ
ルデコーダ回路を設ける。
例では、コラムゲートが開かれるタイミングに同期し
て、センスアンプＳＡの一方の活性化信号（ラッチイネ
ーブル信号）ＬＥＸ／Ｚを非活性のレベルに駆動した。
しかしながら、ラッチイネーブル信号生成回路１６は、
複数のセンスアンプＳＡに接続される活性化信号ＬＥＸ
／Ｚを駆動する必要がある。従って、活性化信号線の容
量負荷が大きいと高速に駆動することが困難になる。一
方で、センスアンプＳＡの活性化信号の駆動は、コラム
ゲートが開かれるビット線に接続されるセンスアンプＳ
Ａに対して行えば良く、無関係のセンスアンプＳＡの活
性化信号の駆動は、消費電流の無駄である。そこで、第
２の実施の形態例では、一時的に非活性化されるセンス
アンプＳＡの活性化信号をセグメント毎に分割し、各セ
グメント毎にその活性化信号を駆動するラッチイネーブ
ルデコーダ回路を設ける。
【００５８】図８は、第２の実施の形態例の全体回路図
である。この例では、メモリセル領域ＭＣＲを左右のセ
グメントＳＥＧ０，ＳＥＧ１に分割し、それぞれにセン
スアンプＳＡの活性化信号を駆動するラッチイネーブル
デコーダ１７を設ける。ラッチイネーブル生成回路１６
は、ワード線ＷＬの立ち上がりから所定時間後のタイミ
ング信号ＴＷＬＺによって制御され、センスアンプＳＡ
の活性化信号ＬＥＸ／Ｚを生成する。そして、コラムゲ
ートが開かれるタイミングで駆動される活性化信号は、
ラッチイネーブルデコーダ１７によりセグメント毎に生
成される。
である。この例では、メモリセル領域ＭＣＲを左右のセ
グメントＳＥＧ０，ＳＥＧ１に分割し、それぞれにセン
スアンプＳＡの活性化信号を駆動するラッチイネーブル
デコーダ１７を設ける。ラッチイネーブル生成回路１６
は、ワード線ＷＬの立ち上がりから所定時間後のタイミ
ング信号ＴＷＬＺによって制御され、センスアンプＳＡ
の活性化信号ＬＥＸ／Ｚを生成する。そして、コラムゲ
ートが開かれるタイミングで駆動される活性化信号は、
ラッチイネーブルデコーダ１７によりセグメント毎に生
成される。
【００５９】ラッチイネーブルセット回路１８は、各セ
グメント毎に設けられ、そのセグメントに属するコラム
ゲートが選択される場合に活性化信号ＬＥＸ／Ｚの一方
の駆動を許可するラッチイネーブルセット信号ＬＥＳＸ
を生成する。図８の例では、セグメントＳＥＧ０，ＳＥ
Ｇ１に設けられたラッチイネーブルセット回路１８に
は、同じコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚが与えられ
る。しかしながら、このコラム選択信号は、選択された
セグメントに対して与えられる信号セットにのみ選択状
態のレベルの信号を有する。そして、その制御は、図示
されないセグメント選択信号により行われる。従って、
例えばセグメントＳＥＧ０側のコラムゲートが選択され
る場合は、セグメントＳＥＧ０側の活性化信号ラッチイ
ネーブルセット回路１８にだけ、Ｈレベルになるコラム
選択信号ＣＡ０Ｚ〜ＣＡ３Ｚが与えられる。そして、セ
グメントＳＥＧ０側の活性化信号（ラッチイネーブル信
号）ＬＥＸ／Ｚだけが駆動される。
グメント毎に設けられ、そのセグメントに属するコラム
ゲートが選択される場合に活性化信号ＬＥＸ／Ｚの一方
の駆動を許可するラッチイネーブルセット信号ＬＥＳＸ
を生成する。図８の例では、セグメントＳＥＧ０，ＳＥ
Ｇ１に設けられたラッチイネーブルセット回路１８に
は、同じコラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚが与えられ
る。しかしながら、このコラム選択信号は、選択された
セグメントに対して与えられる信号セットにのみ選択状
態のレベルの信号を有する。そして、その制御は、図示
されないセグメント選択信号により行われる。従って、
例えばセグメントＳＥＧ０側のコラムゲートが選択され
る場合は、セグメントＳＥＧ０側の活性化信号ラッチイ
ネーブルセット回路１８にだけ、Ｈレベルになるコラム
選択信号ＣＡ０Ｚ〜ＣＡ３Ｚが与えられる。そして、セ
グメントＳＥＧ０側の活性化信号（ラッチイネーブル信
号）ＬＥＸ／Ｚだけが駆動される。
【００６０】図８の実施の形態例では、各セグメントの
データバスＤＢＸ／Ｚにそれぞれデータバスアンプ４が
接続される。また、図中下側のセンスアンプＳＡ列は、
データバスアンプ４を介してメインデータバスＭＤＢ０
Ｘ／Ｚに接続され、上側のセンスアンプＳＡ列は、デー
タバスアンプ４を介してメインデータバスＭＤＢ１Ｘ／
Ｚに接続される。また、コラムデコーダ・ドライバ回路
３は、コラムゲート選択信号を上側と下側のセンスアン
プＳＡに同時に与える。従って、上下のセンスアンプＳ
Ａ列からそれぞれ１個のセンスアンプＳＡがデータバス
線のデータバスアンプに接続される。
データバスＤＢＸ／Ｚにそれぞれデータバスアンプ４が
接続される。また、図中下側のセンスアンプＳＡ列は、
データバスアンプ４を介してメインデータバスＭＤＢ０
Ｘ／Ｚに接続され、上側のセンスアンプＳＡ列は、デー
タバスアンプ４を介してメインデータバスＭＤＢ１Ｘ／
Ｚに接続される。また、コラムデコーダ・ドライバ回路
３は、コラムゲート選択信号を上側と下側のセンスアン
プＳＡに同時に与える。従って、上下のセンスアンプＳ
Ａ列からそれぞれ１個のセンスアンプＳＡがデータバス
線のデータバスアンプに接続される。
【００６１】図９は、ラッチイネーブル生成回路、ラッ
チイネーブルセット回路及びラッチイネーブルデコーダ
回路の構成を示す図である。この例は、データバス線に
Ｈレベルクランプ回路が設けられる場合の例である。タ
イミング信号ＴＷＬＺが供給されるラッチイネーブル生
成回路１６は、２つのインバータ７０，７１により活性
化信号ＬＥＺを生成する。また、ラッチイネーブルセッ
ト回路１８は、ＮＯＲゲート７２，７３とＮＡＮＤゲー
ト７４及びインバータ７５により構成され、コラム選択
信号ＣＡ０Ｚ〜ＣＡ３ＺのいずれかがＨレベルになる時
に、ラッチイネーブルセット信号ＬＥＳＸを駆動する。
その信号に応答して、ラッチイネーブルデコーダ１７
は、ＮＡＮＤゲート７６により、活性化信号ＬＥＸを一
時的に非活性状態（Ｈレベル）に駆動する。
チイネーブルセット回路及びラッチイネーブルデコーダ
回路の構成を示す図である。この例は、データバス線に
Ｈレベルクランプ回路が設けられる場合の例である。タ
イミング信号ＴＷＬＺが供給されるラッチイネーブル生
成回路１６は、２つのインバータ７０，７１により活性
化信号ＬＥＺを生成する。また、ラッチイネーブルセッ
ト回路１８は、ＮＯＲゲート７２，７３とＮＡＮＤゲー
ト７４及びインバータ７５により構成され、コラム選択
信号ＣＡ０Ｚ〜ＣＡ３ＺのいずれかがＨレベルになる時
に、ラッチイネーブルセット信号ＬＥＳＸを駆動する。
その信号に応答して、ラッチイネーブルデコーダ１７
は、ＮＡＮＤゲート７６により、活性化信号ＬＥＸを一
時的に非活性状態（Ｈレベル）に駆動する。
【００６２】図１０は、ラッチイネーブル生成回路、ラ
ッチイネーブルセット回路及びラッチイネーブルデコー
ダ回路の他の構成を示す図である。この例は、データバ
ス線にＬレベルクランプ回路が設けられる場合の例であ
る。タイミング信号ＴＷＬＺが供給されるラッチイネー
ブル生成回路１６は、インバータ７０により活性化信号
ＬＥＸを駆動する。また、ラッチイネーブルセット回路
１８は、ＮＯＲゲート７２，７３とＮＡＮＤゲート７４
により構成され、コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚの
いずれかがＨレベルになる時に、ラッチイネーブルセッ
ト信号ＬＥＳＺを生成する。その信号に応答して、ラッ
チイネーブルデコーダ１７は、ＮＡＮＤゲート７６によ
り、活性化信号ＬＥＺを一時的に非活性状態（Ｌレベ
ル）に駆動する。
ッチイネーブルセット回路及びラッチイネーブルデコー
ダ回路の他の構成を示す図である。この例は、データバ
ス線にＬレベルクランプ回路が設けられる場合の例であ
る。タイミング信号ＴＷＬＺが供給されるラッチイネー
ブル生成回路１６は、インバータ７０により活性化信号
ＬＥＸを駆動する。また、ラッチイネーブルセット回路
１８は、ＮＯＲゲート７２，７３とＮＡＮＤゲート７４
により構成され、コラム選択信号ＣＡ０Ｚ〜ＣＡ３Ｚの
いずれかがＨレベルになる時に、ラッチイネーブルセッ
ト信号ＬＥＳＺを生成する。その信号に応答して、ラッ
チイネーブルデコーダ１７は、ＮＡＮＤゲート７６によ
り、活性化信号ＬＥＺを一時的に非活性状態（Ｌレベ
ル）に駆動する。
【００６３】上記の第２の実施の形態例では、センスア
ンプＳＡの一方の活性化信号を、セグメント毎にコラム
ゲートが開かれるタイミングで一次的に非活性化レベル
に駆動する。従って、必要なセグメントの活性化信号だ
けを駆動すればよく、また駆動負荷も少ない。よって、
消費電流が少なく、高速に駆動することができる。
ンプＳＡの一方の活性化信号を、セグメント毎にコラム
ゲートが開かれるタイミングで一次的に非活性化レベル
に駆動する。従って、必要なセグメントの活性化信号だ
けを駆動すればよく、また駆動負荷も少ない。よって、
消費電流が少なく、高速に駆動することができる。
【００６４】［第３の実施の形態例］上記の第２の実施
の形態例では、コラム方向に分割されたセグメントに対
して、選択されたセグメント毎に活性化信号ＬＥＸ／Ｚ
の一方の駆動を行うラッチイネーブルデコーダＬＥＤＥ
Ｃを設けた。一方、第３の実施の形態例では、ロー方向
に分割されたブロックに対して、それぞれラッチイネー
ブルデコーダＬＥＤＥＣを設ける。そして、ブロックデ
コーダにより選択されたブロックに対するコラムゲート
選択信号を利用して、ラッチイネーブルデコーダＬＥＤ
ＥＣが、選択されたブロックにおけるセンスアンプＳＡ
の活性化信号ＬＥＸ／Ｚの一方を非活性化状態に駆動す
る。
の形態例では、コラム方向に分割されたセグメントに対
して、選択されたセグメント毎に活性化信号ＬＥＸ／Ｚ
の一方の駆動を行うラッチイネーブルデコーダＬＥＤＥ
Ｃを設けた。一方、第３の実施の形態例では、ロー方向
に分割されたブロックに対して、それぞれラッチイネー
ブルデコーダＬＥＤＥＣを設ける。そして、ブロックデ
コーダにより選択されたブロックに対するコラムゲート
選択信号を利用して、ラッチイネーブルデコーダＬＥＤ
ＥＣが、選択されたブロックにおけるセンスアンプＳＡ
の活性化信号ＬＥＸ／Ｚの一方を非活性化状態に駆動す
る。
【００６５】図１１は、第３の実施の形態例の全体回路
図である。この例では、メモリセル領域ＭＣＲは、左右
のセグメントＳＥＧ０，ＳＥＧ１に分割され、更に、上
下のブロックＢＬＫ０，ＢＬＫ１に分割される。この例
では、セグメント内の４つのビット線対は、それぞれ同
時に４つのデータバスＤＢＸ／Ｚに接続され、それぞれ
のデータバスＤＢＸ／Ｚは、データバスアンプ４を介し
て４対のメインデータバスＭＤＢＸ／Ｚに接続される。
従って、４ビット出力の構成である。
図である。この例では、メモリセル領域ＭＣＲは、左右
のセグメントＳＥＧ０，ＳＥＧ１に分割され、更に、上
下のブロックＢＬＫ０，ＢＬＫ１に分割される。この例
では、セグメント内の４つのビット線対は、それぞれ同
時に４つのデータバスＤＢＸ／Ｚに接続され、それぞれ
のデータバスＤＢＸ／Ｚは、データバスアンプ４を介し
て４対のメインデータバスＭＤＢＸ／Ｚに接続される。
従って、４ビット出力の構成である。
【００６６】また、ブロックＢＬＫ０，ＢＬＫ１は、ブ
ロックデコーダ８０により選択される。ブロックデコー
ダ８０は、ローアドレスから生成されるブロック選択信
号ＢＬＫＥＸ０，１を供給され、ブロックコラムゲート
選択信号ＢＣＬＸ０，１を生成する。また、セグメント
ＳＥＧ０，１は、メインコラムデコーダ８２により選択
される。メインコラムデコーダ８２は、コラム選択信号
ＣＡ０Ｚ、ＣＡ１Ｚを供給され、メインコラムゲート選
択信号ＭＣＬＸ０，１を生成する。
ロックデコーダ８０により選択される。ブロックデコー
ダ８０は、ローアドレスから生成されるブロック選択信
号ＢＬＫＥＸ０，１を供給され、ブロックコラムゲート
選択信号ＢＣＬＸ０，１を生成する。また、セグメント
ＳＥＧ０，１は、メインコラムデコーダ８２により選択
される。メインコラムデコーダ８２は、コラム選択信号
ＣＡ０Ｚ、ＣＡ１Ｚを供給され、メインコラムゲート選
択信号ＭＣＬＸ０，１を生成する。
【００６７】そして、サブコラムデコーダ回路８４は、
ブロックコラムゲート選択信号ＢＣＬＸとメインコラム
ゲート選択信号ＭＣＬＸを供給され、選択されたブロッ
ク内の選択されたセグメント内の４つのビット線対に対
して、サブコラム選択信号ＳＣＬＺ００〜ＳＣＬＺ１１
を生成する。
ブロックコラムゲート選択信号ＢＣＬＸとメインコラム
ゲート選択信号ＭＣＬＸを供給され、選択されたブロッ
ク内の選択されたセグメント内の４つのビット線対に対
して、サブコラム選択信号ＳＣＬＺ００〜ＳＣＬＺ１１
を生成する。
【００６８】本実施の形態例で特徴的な点は、ブロック
デコーダＢＤＥＣとメインコラムデコーダ８２及びサブ
コラムデコーダ８４により生成されるサブコラムゲート
選択信号ＳＣＬＺを利用して、必要なセンスアンプＳＡ
への活性化信号ＬＥＸ／Ｚの一方を一時的に非活性化レ
ベルに駆動することにある。その為に、サブコラムゲー
ト選択信号ＳＣＬＺを利用して、ラッチイネーブル生成
回路１６により生成される活性化信号ＬＥＸ／Ｚを一時
的に非活性状態に駆動する。従って、図１１の例では、
４分の１のセルアレイのビット線対に接続されたセンス
アンプＳＡに対して、その活性化信号ＬＥＸ／Ｚの一方
がコラムゲートが開かれるタイミングで一時的に非活性
化される。
デコーダＢＤＥＣとメインコラムデコーダ８２及びサブ
コラムデコーダ８４により生成されるサブコラムゲート
選択信号ＳＣＬＺを利用して、必要なセンスアンプＳＡ
への活性化信号ＬＥＸ／Ｚの一方を一時的に非活性化レ
ベルに駆動することにある。その為に、サブコラムゲー
ト選択信号ＳＣＬＺを利用して、ラッチイネーブル生成
回路１６により生成される活性化信号ＬＥＸ／Ｚを一時
的に非活性状態に駆動する。従って、図１１の例では、
４分の１のセルアレイのビット線対に接続されたセンス
アンプＳＡに対して、その活性化信号ＬＥＸ／Ｚの一方
がコラムゲートが開かれるタイミングで一時的に非活性
化される。
【００６９】図１２は、ラッチイネーブル生成回路やブ
ロックデコーダなどの構成例を示す回路図である。図１
２の例は、データバス内のクランプ回路がデータバスを
Ｈレベルクランプする場合の例であり、センスアンプＳ
Ａの活性化信号のうち、Ｈレベルに引き上げる回路ＰＳ
Ａを活性化する信号ＬＥＸを一時的に非活性状態に駆動
する。
ロックデコーダなどの構成例を示す回路図である。図１
２の例は、データバス内のクランプ回路がデータバスを
Ｈレベルクランプする場合の例であり、センスアンプＳ
Ａの活性化信号のうち、Ｈレベルに引き上げる回路ＰＳ
Ａを活性化する信号ＬＥＸを一時的に非活性状態に駆動
する。
【００７０】ラッチイネーブル生成回路１６は、インバ
ータ９０，９１で構成され、タイミング信号ＴＷＬＺを
供給され、活性化信号ＬＥＺを生成する。ブロックデコ
ーダ回路８０は、インバータ９２，９３で構成され、ブ
ロック選択信号ＢＬＫ０Ｘを供給され、ブロックコラム
ゲート選択信号ＢＣＬＸ０を生成する。
ータ９０，９１で構成され、タイミング信号ＴＷＬＺを
供給され、活性化信号ＬＥＺを生成する。ブロックデコ
ーダ回路８０は、インバータ９２，９３で構成され、ブ
ロック選択信号ＢＬＫ０Ｘを供給され、ブロックコラム
ゲート選択信号ＢＣＬＸ０を生成する。
【００７１】メインコラムデコーダ回路８２は、インバ
ータ９４で構成され、コラム選択信号ＣＡ０Ｚを供給さ
れて、メインコラムゲート選択信号ＭＣＬＸ０を生成す
る。サブコラムデコーダ回路８４は、ＮＯＲゲート９５
で構成され、ブロックコラムゲート選択信号ＢＣＬＸ０
とメインコラムゲート選択信号ＭＣＬＸ０を供給され、
両信号が選択状態のＬレベルの時にＨレベルとなるサブ
コラムゲート選択信号ＳＣＬＺ００を生成する。更に、
ラッチイネーブルデコーダ回路１７は、インバータ９６
とＮＡＮＤゲート９７で構成され、活性化信号ＬＥＺと
サブコラムゲート選択信号ＳＣＬＺ００を供給されて、
活性化信号ＬＥＸを、コラムゲートが開くタイミングで
一時的に非活性状態のＨレベルに駆動する。
ータ９４で構成され、コラム選択信号ＣＡ０Ｚを供給さ
れて、メインコラムゲート選択信号ＭＣＬＸ０を生成す
る。サブコラムデコーダ回路８４は、ＮＯＲゲート９５
で構成され、ブロックコラムゲート選択信号ＢＣＬＸ０
とメインコラムゲート選択信号ＭＣＬＸ０を供給され、
両信号が選択状態のＬレベルの時にＨレベルとなるサブ
コラムゲート選択信号ＳＣＬＺ００を生成する。更に、
ラッチイネーブルデコーダ回路１７は、インバータ９６
とＮＡＮＤゲート９７で構成され、活性化信号ＬＥＺと
サブコラムゲート選択信号ＳＣＬＺ００を供給されて、
活性化信号ＬＥＸを、コラムゲートが開くタイミングで
一時的に非活性状態のＨレベルに駆動する。
【００７２】図１３は、ラッチイネーブル生成回路やブ
ロックデコーダなどの他の構成例を示す回路図である。
図１３の例は、データバス内のクランプ回路がデータバ
スをＬレベルクランプの場合の例であり、センスアンプ
ＳＡの活性化信号のうち、Ｌレベルに引き下げる回路Ｎ
ＳＡを活性化する信号ＬＥＺを一時的に非活性状態に駆
動する例である。
ロックデコーダなどの他の構成例を示す回路図である。
図１３の例は、データバス内のクランプ回路がデータバ
スをＬレベルクランプの場合の例であり、センスアンプ
ＳＡの活性化信号のうち、Ｌレベルに引き下げる回路Ｎ
ＳＡを活性化する信号ＬＥＺを一時的に非活性状態に駆
動する例である。
【００７３】ラッチイネーブル生成回路１６は、インバ
ータ９０で構成され、タイミング信号ＴＷＬＺを供給さ
れ、活性化信号ＬＥＸを生成する。ブロックデコーダ回
路８０、メインコラムデコーダ回路８２、及びサブコラ
ムデコーダ回路８４は、図１２の例と同じである。更
に、ラッチイネーブルデコーダ回路１７は、ＮＯＲゲー
ト９８で構成され、活性化信号ＬＥＸとサブコラムゲー
ト選択信号ＳＣＬＺ００を供給されて、活性化信号ＬＥ
Ｚを、コラムゲートが開くタイミングで一時的に非活性
状態のＬレベルに駆動する。
ータ９０で構成され、タイミング信号ＴＷＬＺを供給さ
れ、活性化信号ＬＥＸを生成する。ブロックデコーダ回
路８０、メインコラムデコーダ回路８２、及びサブコラ
ムデコーダ回路８４は、図１２の例と同じである。更
に、ラッチイネーブルデコーダ回路１７は、ＮＯＲゲー
ト９８で構成され、活性化信号ＬＥＸとサブコラムゲー
ト選択信号ＳＣＬＺ００を供給されて、活性化信号ＬＥ
Ｚを、コラムゲートが開くタイミングで一時的に非活性
状態のＬレベルに駆動する。
【００７４】
【発明の効果】以上説明した通り、本発明によれば、ビ
ット線対に接続されたセンスアンプＳＡが、ビット線を
Ｈレベルに引き上げるセンスアンプＰＳＡとビット線を
Ｌレベルに引き下げるセンスアンプＮＳＡで構成される
場合、コラムゲートが開くタイミングでいずれか一方の
センスアンプＰＳＡ、ＮＳＡを非活性化することで、読
み出し動作に支障を与えることなく、書き込み動作を高
速化することできる。従って、読み出し時と書き込み時
とでセンスアンプＳＡを同様に制御し、且つ書き込み速
度を上げることができる。
ット線対に接続されたセンスアンプＳＡが、ビット線を
Ｈレベルに引き上げるセンスアンプＰＳＡとビット線を
Ｌレベルに引き下げるセンスアンプＮＳＡで構成される
場合、コラムゲートが開くタイミングでいずれか一方の
センスアンプＰＳＡ、ＮＳＡを非活性化することで、読
み出し動作に支障を与えることなく、書き込み動作を高
速化することできる。従って、読み出し時と書き込み時
とでセンスアンプＳＡを同様に制御し、且つ書き込み速
度を上げることができる。
【００７５】また、一方のセンスアンプを非活性化する
為に、活性化信号が一時的に非活性状態に駆動される。
そして、この活性化信号の駆動は、メモリセル領域をコ
ラム方向に分割したセグメント毎に行われる。或いは、
活性化信号の駆動は、メモリセル領域をロー方向に分割
したブロック毎に行われる。従って、必要なセンスアン
プ活性化信号の非活性状態への駆動を行うことで、より
高速駆動を可能にし、且つ無駄な消費電流を防止するこ
とができる。
為に、活性化信号が一時的に非活性状態に駆動される。
そして、この活性化信号の駆動は、メモリセル領域をコ
ラム方向に分割したセグメント毎に行われる。或いは、
活性化信号の駆動は、メモリセル領域をロー方向に分割
したブロック毎に行われる。従って、必要なセンスアン
プ活性化信号の非活性状態への駆動を行うことで、より
高速駆動を可能にし、且つ無駄な消費電流を防止するこ
とができる。
【図１】従来の半導体記憶装置の一部概略図である。
【図２】本発明の実施の形態例の半導体記憶装置の全体
構成図である。
構成図である。
【図３】メモリセル領域ＭＣＲの一部の詳細回路図であ
る。
る。
【図４】データバスに接続されるクランプ回路、読み出
しアンプ及び書き込みアンプの例を示す詳細回路図であ
る。
しアンプ及び書き込みアンプの例を示す詳細回路図であ
る。
【図５】本実施の形態例のセンスアンプと書き込みアン
プとを示す回路図である。
プとを示す回路図である。
【図６】図５の動作を示す信号波形図である。
【図７】データバス線クランプ回路２０がＬレベルクラ
ンプ動作する場合のラッチイネーブル生成回路を示す回
路図である。
ンプ動作する場合のラッチイネーブル生成回路を示す回
路図である。
【図８】第２の実施の形態例の全体回路図である。
【図９】ラッチイネーブル生成回路、ラッチイネーブル
セット回路及びラッチイネーブルデコーダ回路の構成を
示す図である。
セット回路及びラッチイネーブルデコーダ回路の構成を
示す図である。
【図１０】ラッチイネーブル生成回路、ラッチイネーブ
ルセット回路及びラッチイネーブルデコーダ回路の別の
構成を示す図である。
ルセット回路及びラッチイネーブルデコーダ回路の別の
構成を示す図である。
【図１１】第３の実施の形態例の全体回路図である。
【図１２】ラッチイネーブル生成回路やブロックデコー
ダなどの構成例を示す回路図である。
ダなどの構成例を示す回路図である。
【図１３】ラッチイネーブル生成回路やブロックデコー
ダなどの他の構成例を示す回路図である。
ダなどの他の構成例を示す回路図である。
ＭＣＲ メモリセル領域 ＷＬ ワード線 ＢＬＸ／Ｚ ビット線対 ＤＢＸ／Ｚ データバス線対 ＳＡ センスアンプ ＮＳＡ 第１のセンスアンプ回路部 ＰＳＡ 第２のセンスアンプ回路部 １ セルアレイ ３ コラムデコーダドライバ ４ データバスアンプ １５、１６ センスアンプ制御回路（ラッチイネーブ
ル信号生成回路）
ル信号生成回路）
Claims (7)
- 【請求項１】半導体記憶装置において、 複数のビット線対と、 前記ビット線対に交差する複数のワード線と、 前記ビット線対とワード線との交差位置に配置される複
数のメモリセルと、 前記ビット線対に接続され、一方のビット線を第１のレ
ベルに駆動する第１のセンスアンプ回路部と、前記他方
のビット線を前記第１のレベルより高い第２のレベルに
駆動する第２のセンスアンプ回路部とを有するセンスア
ンプと、 前記ビット線対のそれぞれ設けられたコラムゲートと、 前記コラムゲートを介していずれかの前記ビット線対に
接続されるデータバス線対と、 前記データバス線対に接続され、前記データバス線対の
レベルを検出する読み出しアンプと、前記データバス線
対を駆動する書き込みアンプとを有するデータバスアン
プと、 前記コラムゲートが開かれるタイミングで、前記センス
アンプの第１または第２のセンスアンプ回路部のいずれ
か一方を非活性化するセンスアンプ制御回路とを有する
ことを特徴とする半導体記憶装置。 - 【請求項２】請求項１において、 前記センスアンプ制御回路は、前記第１及び第２のセン
スアンプ回路部をそれぞれ活性化する第１及び第２の活
性化信号を前記センスアンプに供給し、前記コラムゲー
トが開かれるタイミングで前記第１または第２の活性化
信号の一方を非活性レベルに駆動することを特徴とする
半導体記憶装置。 - 【請求項３】請求項１または２において、 更に、前記データバス線対に接続され、前記コラムゲー
トが開かれる期間以外の時に前記データバス線対をＨレ
ベルに駆動するクランプ回路を有し、 前記センスアンプ制御回路は、前記コラムゲートが開か
れるタイミングで、前記第２のセンスアンプ回路部を非
活性化することを特徴とする半導体記憶装置。 - 【請求項４】請求項１または２において、 更に、前記データバス線対に接続され、前記コラムゲー
トが開かれる期間以外の時に前記データバス線対をＬレ
ベルに駆動するクランプ回路を有し、 前記センスアンプ制御回路は、前記コラムゲートが開か
れるタイミングで、前記第１のセンスアンプ回路部を非
活性化することを特徴とする半導体記憶装置。 - 【請求項５】請求項１または２において、 前記センスアンプ制御回路は、前記第１及び第２のセン
スアンプ回路部を活性化した後に、前記コラムゲートが
開かれるタイミングで、前記センスアンプの第１または
第２のセンスアンプ回路部のいずれか一方を非活性化
し、その後当該非活性化された第１または第２のセンス
アンプ回路部のいずれか一方を活性化状態にすることを
特徴とする半導体記憶装置。 - 【請求項６】半導体記憶装置において、 複数のビット線対と、 前記ビット線対に交差する複数のワード線と、 前記ビット線対とワード線との交差位置に配置される複
数のメモリセルと、 前記ビット線対に接続され、一方のビット線を第１のレ
ベルに駆動する第１のセンスアンプ回路部と、前記他方
のビット線を前記第１のレベルより高い第２のレベルに
駆動する第２のセンスアンプ回路部とを有するセンスア
ンプと、 前記ビット線対のそれぞれ設けられたコラムゲートと、 前記コラムゲートを介していずれかの前記ビット線対に
接続されるデータバス線対と、 前記データバス線対に接続され、前記データバス線対の
レベルを検出する読み出しアンプと、前記データバス線
対を駆動する書き込みアンプとを有するデータバスアン
プと、 前記第１及び第２のセンスアンプ回路部をそれぞれ活性
化する第１及び第２の活性化信号を前記センスアンプに
供給し、前記コラムゲートが開かれるタイミングで前記
第１または第２の活性化信号の一方を非活性レベルに駆
動するセンスアンプ制御回路とを有し、 更に、前記第１または第２の活性化信号の一方の非活性
レベルへの駆動が、所定数のセンスアンプを有する様に
ワード線方向に分割されたセグメント毎に行われること
を特徴とする半導体記憶装置。 - 【請求項７】半導体記憶装置において、 複数のビット線対と、前記ビット線対に交差する複数の
ワード線と、前記ビット線対とワード線との交差位置に
配置される複数のメモリセルと、前記ビット線対に接続
され一方のビット線を第１のレベルに駆動する第１のセ
ンスアンプ回路部及び前記他方のビット線を前記第１の
レベルより高い第２のレベルに駆動する第２のセンスア
ンプ回路部とを有するセンスアンプと、前記ビット線対
のそれぞれ設けられたコラムゲートとを有する複数のメ
モリブロックと、 前記コラムゲートを介していずれかの前記ビット線対の
接続されるデータバス線対と、 前記データバス線対に接続され、前記データバス線対の
レベルを検出する読み出しアンプと、前記データバス線
対を駆動する書き込みアンプとを有するデータバスアン
プと、 前記第１及び第２のセンスアンプ回路部をそれぞれ活性
化する第１及び第２の活性化信号を前記センスアンプに
供給し、前記コラムゲートが開かれるタイミングで前記
第１または第２の活性化信号の一方を非活性レベルに駆
動するセンスアンプ制御回路とを有し、 更に、前記センスアンプ制御回路は、前記第１または第
２の活性化信号の一方の非活性レベルへの駆動を、選択
された前記メモリブロックに対して行うことを特徴とす
る半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722597A JP3933769B2 (ja) | 1997-10-20 | 1997-10-20 | 半導体記憶装置 |
| US09/048,996 US5936897A (en) | 1997-10-20 | 1998-03-27 | Semiconductor storage device capable of fast writing operation |
| KR1019980012214A KR100306511B1 (ko) | 1997-10-20 | 1998-04-07 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28722597A JP3933769B2 (ja) | 1997-10-20 | 1997-10-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126481A true JPH11126481A (ja) | 1999-05-11 |
| JP3933769B2 JP3933769B2 (ja) | 2007-06-20 |
Family
ID=17714670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28722597A Expired - Fee Related JP3933769B2 (ja) | 1997-10-20 | 1997-10-20 | 半導体記憶装置 |
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|---|---|
| US (1) | US5936897A (ja) |
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| KR (1) | KR100306511B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343143B1 (ko) * | 2000-08-01 | 2002-07-05 | 윤종용 | 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를구비하는 반도체 메모리 장치 및 그의 제어 방법 |
| KR100394066B1 (ko) * | 2000-09-29 | 2003-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 라이트 회로 |
| JP2008016169A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
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|---|---|---|---|---|
| JP3244048B2 (ja) * | 1998-05-19 | 2002-01-07 | 日本電気株式会社 | 半導体記憶装置 |
| JP2000011647A (ja) * | 1998-06-26 | 2000-01-14 | Fujitsu Ltd | 半導体記憶装置におけるデータバスアンプ活性化方法及び半導体記憶装置 |
| US6088278A (en) * | 1998-07-23 | 2000-07-11 | Micron Technology, Inc. | Latching sense amplifier structure with pre-amplifier |
| US6552943B1 (en) * | 2000-08-31 | 2003-04-22 | United Memories, Inc. | Sense amplifier for dynamic random access memory (“DRAM”) devices having enhanced read and write speed |
| JP2003196977A (ja) * | 2001-12-27 | 2003-07-11 | Fujitsu Ltd | 半導体記憶装置のデータアクセス方法、及び半導体記憶装置 |
| JP2007095254A (ja) * | 2005-09-28 | 2007-04-12 | Hynix Semiconductor Inc | 半導体メモリ装置 |
| KR100650370B1 (ko) * | 2005-09-28 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100772714B1 (ko) * | 2006-09-01 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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|---|---|---|---|---|
| KR100213602B1 (ko) * | 1988-05-13 | 1999-08-02 | 가나이 쓰도무 | 다이나믹형 반도체 기억장치 |
| JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
| JP2795074B2 (ja) * | 1992-07-16 | 1998-09-10 | 日本電気株式会社 | ダイナミックｒａｍ |
| US5742544A (en) * | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
| JP3291206B2 (ja) * | 1996-09-17 | 2002-06-10 | 富士通株式会社 | 半導体記憶装置 |
-
1997
- 1997-10-20 JP JP28722597A patent/JP3933769B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-27 US US09/048,996 patent/US5936897A/en not_active Expired - Lifetime
- 1998-04-07 KR KR1019980012214A patent/KR100306511B1/ko not_active IP Right Cessation
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| JP2008016169A (ja) * | 2006-06-30 | 2008-01-24 | Hynix Semiconductor Inc | 半導体メモリ素子及びその駆動方法 |
| JP2011175696A (ja) * | 2010-02-23 | 2011-09-08 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5936897A (en) | 1999-08-10 |
| JP3933769B2 (ja) | 2007-06-20 |
| KR19990036464A (ko) | 1999-05-25 |
| KR100306511B1 (ko) | 2001-10-19 |
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