JPS6052519B2 - 半導体記憶装置のデコ−ダ回路 - Google Patents
半導体記憶装置のデコ−ダ回路Info
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- JPS6052519B2 JPS6052519B2 JP56209754A JP20975481A JPS6052519B2 JP S6052519 B2 JPS6052519 B2 JP S6052519B2 JP 56209754 A JP56209754 A JP 56209754A JP 20975481 A JP20975481 A JP 20975481A JP S6052519 B2 JPS6052519 B2 JP S6052519B2
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
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- G—PHYSICS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はスタティック型半導体記憶装置のデコーダ回
路に関する。
路に関する。
（２）技術の背景
第１図は一般的なスタティックＲＡＭの概略図である
。
。
図中スタティック型メモリセルアレイ１はメモリセルＮ
ＸＭビットをマトリクス状に配列して構成される。ワー
ドデコーダ２によりワード線ゞ〜Ｘ（Ｎ−、）のうちの
１つが選択され、かつコラムデコーダ３によりビット線
Ｙ。−−Ｙ（Ｍ−、）のうちの１つが選されれば、これ
らの交点に位置するセルが選択され、格納されている情
報の読出しまたは選択されたセルヘ情報を書込むことが
できる。かかるスタティックＲＡＭの消費電力は記憶容
量が大きくなる程益々大きくなり、特にワード線の選択
を行うワードデコーダ回路はアドレス選択のノアゲート
部がワード線の選択時に高レベル、非選択時に低レベル
となり、低レベルの場合が高レベルの場合より回路の消
費電力が大きいことと、選択状態にあるワード線選択回
路よりも非選択状態にあるワード線選択回路の数の方が
はるかに多いことのため半導体記憶装置の消費電力を減
少させることは困難が伴つている。（３）従来技術と問
題点 上述のデコーダ回路としては従来、第２図に示されるよ
うな回路が用いられている。
ＸＭビットをマトリクス状に配列して構成される。ワー
ドデコーダ２によりワード線ゞ〜Ｘ（Ｎ−、）のうちの
１つが選択され、かつコラムデコーダ３によりビット線
Ｙ。−−Ｙ（Ｍ−、）のうちの１つが選されれば、これ
らの交点に位置するセルが選択され、格納されている情
報の読出しまたは選択されたセルヘ情報を書込むことが
できる。かかるスタティックＲＡＭの消費電力は記憶容
量が大きくなる程益々大きくなり、特にワード線の選択
を行うワードデコーダ回路はアドレス選択のノアゲート
部がワード線の選択時に高レベル、非選択時に低レベル
となり、低レベルの場合が高レベルの場合より回路の消
費電力が大きいことと、選択状態にあるワード線選択回
路よりも非選択状態にあるワード線選択回路の数の方が
はるかに多いことのため半導体記憶装置の消費電力を減
少させることは困難が伴つている。（３）従来技術と問
題点 上述のデコーダ回路としては従来、第２図に示されるよ
うな回路が用いられている。
図中ん〜Ａｎはアドレス信号入力であり、トランジスタ
ＱＡＯ−ＱＡｎはノアゲートを構成し、トランジスタＱ
ｌｌは該ノアゲートの負荷である。トランジスタＱｌ３
はインバータであり、トランジスタＱｌ２は該インバー
タの負荷である。トランジスタＱｌ４およびＱｌ５は出
力回路を構成する。Ｖｃｃは電源でありＶｓｓは電源の
帰線側を表わす。上述の回路において、ワード線が選択
されるときは、アドレス信号ん〜Ａｎはすべて低レベル
であるからノアゲートの出力（ａ１点）は高レベルとな
り、インバータの出力（Ａ２点）は低レベルとなる。従
つて出力回路のトランジスタＱｌ４はオン、Ｑｌ５はオ
フとなる。出力ＷＤｌは高レベルとなり、トランジスタ
Ｑｌ５には電流が流れないので、この回路の消費電流は
少ない。ワード線が非選択のときは、アドレス信号Ａ。
−Ａｎの少なくとも１つは高レベルであるからａ１点は
低レベル、Ａ２点は高レベルとなり、トランジスタＱｌ
４はオフ、Ｑｌ５はオンとなる。この場合、はトランジ
スタＱｌ５がオンであるから電流が流れ電力を消費する
。前述のように従来型のデコーダ回路は、ワード線の選
択時よりも非選択時により多くの電力を消費し、かつ選
択状態にある回路よりも非選択状態にある回路の数の方
がはるかに多いという理由により、記憶装置における消
費電力のかなりの部分をこの回路で消費してしまうとい
う問題点を有し．ている。
ＱＡＯ−ＱＡｎはノアゲートを構成し、トランジスタＱ
ｌｌは該ノアゲートの負荷である。トランジスタＱｌ３
はインバータであり、トランジスタＱｌ２は該インバー
タの負荷である。トランジスタＱｌ４およびＱｌ５は出
力回路を構成する。Ｖｃｃは電源でありＶｓｓは電源の
帰線側を表わす。上述の回路において、ワード線が選択
されるときは、アドレス信号ん〜Ａｎはすべて低レベル
であるからノアゲートの出力（ａ１点）は高レベルとな
り、インバータの出力（Ａ２点）は低レベルとなる。従
つて出力回路のトランジスタＱｌ４はオン、Ｑｌ５はオ
フとなる。出力ＷＤｌは高レベルとなり、トランジスタ
Ｑｌ５には電流が流れないので、この回路の消費電流は
少ない。ワード線が非選択のときは、アドレス信号Ａ。
−Ａｎの少なくとも１つは高レベルであるからａ１点は
低レベル、Ａ２点は高レベルとなり、トランジスタＱｌ
４はオフ、Ｑｌ５はオンとなる。この場合、はトランジ
スタＱｌ５がオンであるから電流が流れ電力を消費する
。前述のように従来型のデコーダ回路は、ワード線の選
択時よりも非選択時により多くの電力を消費し、かつ選
択状態にある回路よりも非選択状態にある回路の数の方
がはるかに多いという理由により、記憶装置における消
費電力のかなりの部分をこの回路で消費してしまうとい
う問題点を有し．ている。
（４）発明の目的
本発明の目的は、前述の従来型の回路の問題点にかんが
み、アドレスを選択するノアゲートの負荷を、該ノアゲ
ートを含む回路がワード線を選択．−していない場合に
は電気的に非接続にするという着想に基づき、デコーダ
回路における電力の消費を大幅に削減することにある。
み、アドレスを選択するノアゲートの負荷を、該ノアゲ
ートを含む回路がワード線を選択．−していない場合に
は電気的に非接続にするという着想に基づき、デコーダ
回路における電力の消費を大幅に削減することにある。
（５）発明の構成本発明の１つの形態においては、アド
レスの選・択を行うノアゲート、該ノアゲートの出力を
受けるインバータ、該ノアゲートの出力および該インパ
ータの出力を受ける出力回路を有する半導体記憶装置の
デコーダ回路において、該ノアゲートの負荷として並列
に接続された第１のトランジスタおよび第２のトランジ
スタ、およびアドレス信号の変化により立上り所定の期
間持続するクロツク信号を発生するクロツク信号発生回
路を具備し、該第１のトランジスタのゲートには該クロ
ツク信号を供給し、該第２のトランジスタのゲートには
該出力回路の出力を接続したことを特徴とする半導体記
憶装置のコータ回路が提供される。
レスの選・択を行うノアゲート、該ノアゲートの出力を
受けるインバータ、該ノアゲートの出力および該インパ
ータの出力を受ける出力回路を有する半導体記憶装置の
デコーダ回路において、該ノアゲートの負荷として並列
に接続された第１のトランジスタおよび第２のトランジ
スタ、およびアドレス信号の変化により立上り所定の期
間持続するクロツク信号を発生するクロツク信号発生回
路を具備し、該第１のトランジスタのゲートには該クロ
ツク信号を供給し、該第２のトランジスタのゲートには
該出力回路の出力を接続したことを特徴とする半導体記
憶装置のコータ回路が提供される。
本発明の他の形態においては、アドレスの選択）を行う
ノアゲート、該ノアゲートの出力を受けるインバータ、
該ノアゲートの出力および該インバータの出力を受ける
出力回路を有する半導体記憶装置のデコーダ回路におい
て、該ノアゲートの負荷として並列に接続された第１の
トランジスタお・よび第２のトランジスタ、該ノアゲー
トと該出力回路の間に接続された第３のトランジスタ、
該出力回路と該第３のトランジスタの接続点と電源の間
に接続された第４のトランジスタ、該出力回路と該第３
のトランジスタの接続点と該出力回路の″出力の間に接
続されたキヤパシタ、およびアドレス信号の変化により
立上り所定の期間持続するクロツク信号を発生するクロ
ツク信号発生回路を具備し、該第１のトランジスタおよ
び該第４のトランジスタのゲートには該クロツク信号を
供給し、該第２のトランジスタのゲートには該出力回路
の出力を持続し、該第３のトランジスタのゲートには該
インバータの出力を接続したことを特徴とする半導体記
憶装置のデコーダ回路が提供される。
ノアゲート、該ノアゲートの出力を受けるインバータ、
該ノアゲートの出力および該インバータの出力を受ける
出力回路を有する半導体記憶装置のデコーダ回路におい
て、該ノアゲートの負荷として並列に接続された第１の
トランジスタお・よび第２のトランジスタ、該ノアゲー
トと該出力回路の間に接続された第３のトランジスタ、
該出力回路と該第３のトランジスタの接続点と電源の間
に接続された第４のトランジスタ、該出力回路と該第３
のトランジスタの接続点と該出力回路の″出力の間に接
続されたキヤパシタ、およびアドレス信号の変化により
立上り所定の期間持続するクロツク信号を発生するクロ
ツク信号発生回路を具備し、該第１のトランジスタおよ
び該第４のトランジスタのゲートには該クロツク信号を
供給し、該第２のトランジスタのゲートには該出力回路
の出力を持続し、該第３のトランジスタのゲートには該
インバータの出力を接続したことを特徴とする半導体記
憶装置のデコーダ回路が提供される。
｛６）発明の実施例本発明の第１の実施例としての半導
体記憶装置のデコーダ回路の回路図が第３図に示される
。
体記憶装置のデコーダ回路の回路図が第３図に示される
。
図中信号Ａ。−Ａｎはアドレス入力信号であり、ノアゲ
ートを構成するトランジススタＱＢＯ−ＱＢｎのゲート
にそれぞれ接続される。トランジスタＱＢＯ〜ＱＢｎの
ソースは電源の帰線側Ｖｓｓへ接続され、ドレインは互
に接続され負荷の第１トランジスタＱ２ｌおよび第２の
トランジスタＱ２２を介して電源Ｖｃｃに接続される。
負荷トランジスタＱ２ｌとＱ２２は並列に接続され、ト
ランジスタＱ２ｌのゲートにはクロツク信号発生回路Ｃ
Ｇの出力が供給される。ノアゲートの出力はインバータ
であるトランジスタＱ２４のゲートに供給され、トラン
ジスタＱ２４のソースはＶｓｓへ、ドレインは負荷であ
るデプレツシヨン型ＭＯＳトランジスタＱ２３を介して
Ｖｃｃへ接続される。トランジスタＱ２４の出力は出力
回路のトランジスタＱ２６のゲートへ供給される。トラ
ンジスタＱ２６のソースはＳｓへ、ドレインは出力回路
のトランジスタＱ２５のソースへ接続される。上記のト
ランジスタＱ２６のドレインとトランジスタＱ２５のソ
ースとの接続点は、このデコーダ回路の出力ＷＤ２とし
て外部へ供給されるほか、前述の第２のトランジスタＱ
２２のゲートへ供給される。トランジスタＱ２５のドレ
インはＣｃへ、ゲートはノアゲートの出力へ接続される
。次に上述の回路の動作を説明する。
ートを構成するトランジススタＱＢＯ−ＱＢｎのゲート
にそれぞれ接続される。トランジスタＱＢＯ〜ＱＢｎの
ソースは電源の帰線側Ｖｓｓへ接続され、ドレインは互
に接続され負荷の第１トランジスタＱ２ｌおよび第２の
トランジスタＱ２２を介して電源Ｖｃｃに接続される。
負荷トランジスタＱ２ｌとＱ２２は並列に接続され、ト
ランジスタＱ２ｌのゲートにはクロツク信号発生回路Ｃ
Ｇの出力が供給される。ノアゲートの出力はインバータ
であるトランジスタＱ２４のゲートに供給され、トラン
ジスタＱ２４のソースはＶｓｓへ、ドレインは負荷であ
るデプレツシヨン型ＭＯＳトランジスタＱ２３を介して
Ｖｃｃへ接続される。トランジスタＱ２４の出力は出力
回路のトランジスタＱ２６のゲートへ供給される。トラ
ンジスタＱ２６のソースはＳｓへ、ドレインは出力回路
のトランジスタＱ２５のソースへ接続される。上記のト
ランジスタＱ２６のドレインとトランジスタＱ２５のソ
ースとの接続点は、このデコーダ回路の出力ＷＤ２とし
て外部へ供給されるほか、前述の第２のトランジスタＱ
２２のゲートへ供給される。トランジスタＱ２５のドレ
インはＣｃへ、ゲートはノアゲートの出力へ接続される
。次に上述の回路の動作を説明する。
クロツク信号発生回路ＣＧはアドレス信号が変化したと
きに立上り、ある一定の短かい期間高レベルを継続する
クロツク信号を発生する。第５図１はアドレス信号およ
びその反転信号の波形図であり、第５図２は上記クロツ
ク信号の波形図である。このクロツク信号発生回路ＣＧ
は例えば、アドレス入力信号Ａ。を受け、インバータを
通し極性を反転し、キヤパシタにより遅延させた信号と
原信号んとの論理積をとることによつて得られる。アド
レス入力信号Ａ。−Ａｎがすべて低レベルのときノアゲ
ートは、上記クロツク信号が高レベルであれば第１のト
ランジスタにより負荷が形成されるから高レベルとなる
。ノアゲートの出力が高レベルとなると、トランジスタ
Ｑ２４の出力、すなわちトランジスタＱ２６のゲートは
低レベル、トランジスタＱ２５のゲートは高レベルとな
るから、トランジスタＱ２５はオン、Ｑ２６はオフとな
る。従つて出力ＷＤ２は高レベルとなりワード線を駆動
する。同時に出力ＷＤ２はトランジスタＱ２２をオンし
、ノアゲートの負荷を形成し、クロツク信号が低レベル
になつてトランジスタＱ２ｌがオフになつてもノアゲー
トの動作を保持しこのデコーダ回路のワード線選択状態
を保持する。第５図３にはアドレス入力信号の、第５図
４にはノアゲート出力の、第５図５にはインバータ出力
の、第５図７には出力ＷＤ２の波形図が示される。アド
レス入力信号Ａ。
きに立上り、ある一定の短かい期間高レベルを継続する
クロツク信号を発生する。第５図１はアドレス信号およ
びその反転信号の波形図であり、第５図２は上記クロツ
ク信号の波形図である。このクロツク信号発生回路ＣＧ
は例えば、アドレス入力信号Ａ。を受け、インバータを
通し極性を反転し、キヤパシタにより遅延させた信号と
原信号んとの論理積をとることによつて得られる。アド
レス入力信号Ａ。−Ａｎがすべて低レベルのときノアゲ
ートは、上記クロツク信号が高レベルであれば第１のト
ランジスタにより負荷が形成されるから高レベルとなる
。ノアゲートの出力が高レベルとなると、トランジスタ
Ｑ２４の出力、すなわちトランジスタＱ２６のゲートは
低レベル、トランジスタＱ２５のゲートは高レベルとな
るから、トランジスタＱ２５はオン、Ｑ２６はオフとな
る。従つて出力ＷＤ２は高レベルとなりワード線を駆動
する。同時に出力ＷＤ２はトランジスタＱ２２をオンし
、ノアゲートの負荷を形成し、クロツク信号が低レベル
になつてトランジスタＱ２ｌがオフになつてもノアゲー
トの動作を保持しこのデコーダ回路のワード線選択状態
を保持する。第５図３にはアドレス入力信号の、第５図
４にはノアゲート出力の、第５図５にはインバータ出力
の、第５図７には出力ＷＤ２の波形図が示される。アド
レス入力信号Ａ。
−Ａｎのうち少なくとも１つの信号が高レベルであると
、クロツク信号が高レベルである期間に限り、ノアゲー
ト出力が低レベル、インバータ出力が高レベルとなり、
従来型の回路と同一の動作を行い、出力ＷＤ２は低レベ
ルとなり、ワード線は非選択の状態となる。クロツク信
号が低レベルとなるとノアゲートの負荷が電気的に接続
されないから、直流電流が流れるのは選択状態にあるト
ランジスタＱ２３のみとなり、大幅に消費電流の削減が
できる。従つてクロツク信号の高レベルの持続時間をメ
モリセルの選択時間より十分短かく設定しておけばワー
ド線非選択時におけるデコーダ回路の消費電力を大幅に
減少することが可能となる。本発明の第２の実施例の回
路図が第４図に示される。
、クロツク信号が高レベルである期間に限り、ノアゲー
ト出力が低レベル、インバータ出力が高レベルとなり、
従来型の回路と同一の動作を行い、出力ＷＤ２は低レベ
ルとなり、ワード線は非選択の状態となる。クロツク信
号が低レベルとなるとノアゲートの負荷が電気的に接続
されないから、直流電流が流れるのは選択状態にあるト
ランジスタＱ２３のみとなり、大幅に消費電流の削減が
できる。従つてクロツク信号の高レベルの持続時間をメ
モリセルの選択時間より十分短かく設定しておけばワー
ド線非選択時におけるデコーダ回路の消費電力を大幅に
減少することが可能となる。本発明の第２の実施例の回
路図が第４図に示される。
第４図の回路は、ノアゲートの出力と出力回路のトラン
ジスタＱ２５のゲートとの間に第３のトランジスタＱ３
ｌを設け、トランジスタＱ３ｌのゲートにインバータ出
力を供給すること、トランジスタＱ２５のゲートから第
４のトランジスタＱ３２を介して電源Ｖｃｃに接続し、
トランジスタＱ３２のゲートにクロツク信号発生器の出
力を供給すること、および出力回路の出力とトランジス
タＱ２５のゲートとの間にキヤパシタＣを接続すること
の３点を除いて第３図の回路と同一である。キヤパシタ
Ｃと第４のトランジスタＱ３２はブーストラツプ効果に
より、従来回路に比べて出力信号の高速な立上りを可能
にし、メモリセルの高速駆動を行なうことができる。第
３のトランジスタＱ３ｌは、インバータ出力が低レベル
のとき、ノアゲート出力と出力回路のトランジスタＱ２
５のゲートの間を電気的に非接続とし、上述のブートス
トラツプ効果を助長するために設けられている。第５図
６にはトランジスタＱ２５のゲートにおける波形図が示
される。第４図の回路のその他の動作については、第３
図の回路と同様であるのて説明を省略する。なお第４図
においては、第３図の回路で用いられた同一の機能を行
う同一の要素については同じ参照符号を用いている。（
７）発明の効果本発明によれば、ワード線の非選択時に
おいてトランジスタ回路に流れる電流を減少させ、デコ
ーダ回路における電力の消費を大幅に削減することがで
きる。
ジスタＱ２５のゲートとの間に第３のトランジスタＱ３
ｌを設け、トランジスタＱ３ｌのゲートにインバータ出
力を供給すること、トランジスタＱ２５のゲートから第
４のトランジスタＱ３２を介して電源Ｖｃｃに接続し、
トランジスタＱ３２のゲートにクロツク信号発生器の出
力を供給すること、および出力回路の出力とトランジス
タＱ２５のゲートとの間にキヤパシタＣを接続すること
の３点を除いて第３図の回路と同一である。キヤパシタ
Ｃと第４のトランジスタＱ３２はブーストラツプ効果に
より、従来回路に比べて出力信号の高速な立上りを可能
にし、メモリセルの高速駆動を行なうことができる。第
３のトランジスタＱ３ｌは、インバータ出力が低レベル
のとき、ノアゲート出力と出力回路のトランジスタＱ２
５のゲートの間を電気的に非接続とし、上述のブートス
トラツプ効果を助長するために設けられている。第５図
６にはトランジスタＱ２５のゲートにおける波形図が示
される。第４図の回路のその他の動作については、第３
図の回路と同様であるのて説明を省略する。なお第４図
においては、第３図の回路で用いられた同一の機能を行
う同一の要素については同じ参照符号を用いている。（
７）発明の効果本発明によれば、ワード線の非選択時に
おいてトランジスタ回路に流れる電流を減少させ、デコ
ーダ回路における電力の消費を大幅に削減することがで
きる。
Ｌ 第１図は一般的なスタテイツク型半導体記憶装置の
概略図、第２図は従来型の半導体記憶装置のデコーダ回
路の回路図、第３図は本発明の第１の実施例としての半
導体記憶装置のデコーダ回路の回路図、第４図は本発明
の第２の実施例の回路図、第５図は第３図および第４図
の回路を説明するための波形図である。 １・・・メモリセルアレイ、２・・・ワードデコーダ、
３・・・コラムデコーダ、Ｃ・・・キヤパシタ、ＣＧ・
・・クロツク発生回路、Ｑｌｌ・・・デプレツシヨン型
ＭＯＳトランジスタ、Ｑｌ２・・・デプレツシヨン型Ｍ
ＯＳトランジスタ、Ｑｌ３，Ｑｌ４，Ｑｌ５，Ｑ２ｌ，
Ｑ２２・・・エンハンスメント型ＭＯＳトランジスタ、
Ｑ２３・・・デプレツシヨン型ＭＯＳトランジスタ、Ｑ
２４，Ｑ２５，Ｑ２６，Ｑ３ｌ，Ｑ３２・・・エンハン
スメント型ＭＯＳトランジスタ、ＱＡＯ−ＱＡｎ，ＱＢ
Ｏ−ＱＢｎ・・・エンハンスメント型ＭＯＳトランジス
タ。
概略図、第２図は従来型の半導体記憶装置のデコーダ回
路の回路図、第３図は本発明の第１の実施例としての半
導体記憶装置のデコーダ回路の回路図、第４図は本発明
の第２の実施例の回路図、第５図は第３図および第４図
の回路を説明するための波形図である。 １・・・メモリセルアレイ、２・・・ワードデコーダ、
３・・・コラムデコーダ、Ｃ・・・キヤパシタ、ＣＧ・
・・クロツク発生回路、Ｑｌｌ・・・デプレツシヨン型
ＭＯＳトランジスタ、Ｑｌ２・・・デプレツシヨン型Ｍ
ＯＳトランジスタ、Ｑｌ３，Ｑｌ４，Ｑｌ５，Ｑ２ｌ，
Ｑ２２・・・エンハンスメント型ＭＯＳトランジスタ、
Ｑ２３・・・デプレツシヨン型ＭＯＳトランジスタ、Ｑ
２４，Ｑ２５，Ｑ２６，Ｑ３ｌ，Ｑ３２・・・エンハン
スメント型ＭＯＳトランジスタ、ＱＡＯ−ＱＡｎ，ＱＢ
Ｏ−ＱＢｎ・・・エンハンスメント型ＭＯＳトランジス
タ。
Claims (1)
- 【特許請求の範囲】 １ アドレスの選択を行うノアゲート、該ノアゲートの
出力を受けるインバータ、該ノアゲートの出力および該
インバータの出力を受ける出力回路を有する半導体記憶
装置のデコーダ回路において、該ノアゲートの負荷とし
て並列に接続された第１のトランジスタおよび第２のト
ランジスタ、およびアドレス信号の変化により立上り所
定の期間持続するクロック信号を発生するクロック信号
発生回路を具備し、該第１のトランジスタのゲートには
該クロック信号を供給し、該第２のトランジスタのゲー
トには該出力回路の出力を接続したことを特徴とする半
導体記憶装置のデコーダ回路。 ２ アドレスの選択を行うノアゲート、該ノアゲートの
出力を受けるインバータ、該ノアゲートの出力および該
インバータの出力を受ける出力回路を有する半導体記憶
装置のデコーダ回路において、該ノアゲートの負荷とし
て並列に接続された第１のトランジスタおよび第２のト
ランジスタ、該ノアゲートと該出力回路の間に接続され
た第３のトランジスタ、該出力回路と該第３のトランジ
スタの接続点と電源の間に接続された第４のトランジス
タ、該出力回と該第３のトランジスタの接続点と該出力
回路の出力の間に接続されたキャパシタ、およびアドレ
ス信号の変化により立上り所定の期間持続するクロック
信号を発生するクロック信号発生回路を具備し、該第１
のトランジスタおよび該第４のトランジスタのゲートに
は該クロック信号を供給し、該第２のトランジスタのゲ
ートには該出力回路の出力を接続し、該第３のトランジ
スタのゲートには該インバータの出力を接続したことを
特徴とする半導体記憶装置のデコーダ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209754A JPS6052519B2 (ja) | 1981-12-28 | 1981-12-28 | 半導体記憶装置のデコ−ダ回路 |
| EP82306836A EP0083195B1 (en) | 1981-12-28 | 1982-12-21 | Decoder circuit for a semiconductor device |
| DE8282306836T DE3277714D1 (en) | 1981-12-28 | 1982-12-21 | Decoder circuit for a semiconductor device |
| IE3054/82A IE54352B1 (en) | 1981-12-28 | 1982-12-22 | Decoder circuit for a semiconductor device |
| US06/453,915 US4563598A (en) | 1981-12-28 | 1982-12-28 | Low power consuming decoder circuit for a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56209754A JPS6052519B2 (ja) | 1981-12-28 | 1981-12-28 | 半導体記憶装置のデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58128086A JPS58128086A (ja) | 1983-07-30 |
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