JPS61129797A - 非同期式メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリ装置に係り、特に、バッテリバックア
ップ可能な非同期式のＭＯＳランダムアクセスメモリに
関する。

〔発明の背景〕

従来のスタティック型メモリは、ｌ５ＳＣＣＤｉｇｅｓ
ｔｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ、　ｐ　２
１６−２１７　、　Ｆｅｂ。

１９８４に記載のように、情報保持のための抵抗負荷を
備えた６素子から成るスタティック型メモリセルを用い
、外部から所定のメモリセルを選択するためのアドレス
信号を入力するだけで該メモリの情報を読出しあるいは
書き込み出来る非同期方式がとられている。該非同期方
式は、外部から特別の制御信号が必要でなく、使い易い
ため、小型のメモリシステムに適したものとなっている
。また、該メモリセルの抵抗負荷は　１０１１１Ω程度
の高い抵抗値を有し、現状６４にビット／チップ程度の
集積度では、チップ当り１０μＡ以下のスタンドバイ電
流が実現できるためバッテリバックアップが可能となっ
ている６しかしながら、メモリシステムの要求に答える
べく、より高い集積度を有し、かつ従来と同等のバッテ
リバックアップ可能なスタティック型メモリ装置を実現
しようとすると。

以下の欠点が見い出された。

第１には、該メモリセルが６素子から成るためメモリセ
ル面積が大きくなり、高集積化しにくいことである。

第２には、セル面積が小さくなるにつれ、より高い抵抗
値を有する抵抗負荷が実現できなくなることである。

一方、従来のダイナミック型メモリ装置は、情報保持の
ための負荷がなく、セル面積が小さくできるため高集積
化に適しているが、反面、揮発性のメモリセルであるが
ゆえに、情報の再生（リフレッシュ）が必要で、かつ、
そのための外部制御信号が必要となってメモリ装置その
ものが該制御信号で動作する同期式メモリ装置にならざ
るをえず、ユーザ側にとっては使いすらいものとなって
いた。

〔発明の目的〕

本発明の目的は、上述した従来技術の欠点を克服し、揮
発性のメモリセルを用いながらも、ユーザ側にとっては
、情報がスタティックに保持され、バッテリバックアッ
プ可能な低電力性を有し、かつ、従来と同様の非同期式
で使うことのできる高集積のメモリ装置を提供すること
にある。

〔発明の概要〕

本発明の基本概念は、負荷抵抗など、情報をスタティッ
クに保持するための電流供給手段をセル内に備えていな
い、いわゆる揮発性のメモリセルを用いて、チップ内部
に所定の周期で自動的に全てのメモリセルの情報をリフ
レッシュするための自動リフレッシュ手段を設けること
によって、該揮発性のメモリセルを不揮発性化し、同時
にバッテリバックアップ可能な低電力性を実現し、非同
期で入力される信号による情報の読出し、あるいは書込
み動作と上記自動リフレッシュ動作の競合においては、
情報の読出し、あるいは書込み動作を優先させ、その後
に改めてリフレッシュ動作を行なうことにより高集積の
メモリ装置を実現することにある。

〔発明の実施例〕

以下、本発明の一実施例を第１図、第２図により説明す
る。

第１図は、リフレッシュを行なう場合の制御系のブロッ
ク図、第２図はそのタイミング図を示したものである。

まず、タイマ１１の出力をもとにリフレッシュカウンタ
１２でｎビットの信号を発生させる。この信号はデコー
ダで所定のワード線Ｗ１．Ｗ２．Ｗｍを順次選択するた
めのアドレス信号に相当するもので、リフレッシュカウ
ンタ１２の出力ビツト数ｎは、選択するワード線（Ｗｌ
〜Ｗ　ｍ　）の本数で決められる。ワード線が２５６本
であれば、リフレッシュカウンタの出力は８ビツトでよ
い、各リフレッシュカウンタの出力は、リフレッシュア
ドレスバッファ（ＲＡＢ）１３で正、補の２つの信号に
分けられ、デコーダ１４に入力される。リフレッシュカ
ウンタ１３の各出力信号は、リフレッシュ周期Ｔの間に
全てのワード線が選択される様に、その周波数が決めら
れる。この中で、最上位、すなわち最も周波数の高いリ
フレッシュカウンタの出力信号１５を変化検出回路（Ｔ
Ｄ）１６に入力し、リフレッシュ基本クロックを発生さ
せる（リフレッシュ基本クロック発生回路１７）。すな
わち、リフレッシュアドレスが論理変化するたびに、そ
の変化を検出して内部クロックを作り、リフレッシュ動
作を行なうための基本クロックを発生させる。この基本
クロックは、制御回路１８を経てデコーダ１４に入力さ
れ、デコーダを活性化し所定のワード線を選択する。制
御回路１８は、メモリの通常動作を行なう上で必要とな
る外部入力信号関係の制御信号１９との整合をとる回路
である。上述した制御方法を用いることの利点は、リフ
レッシュアドレスが切り換わって他のメモリセルをリフ
レッシュする際に、その変化によって発生させた基本タ
ロツクによってのみデコーダが確定し所定のワード線を
選択することができ、かつ、リフレッシュアドレスのパ
ルス幅に関係なく、基本クロックのパルス幅を決めるこ
とができ、ワード線のパルス幅を自在に決めることがで
きる。この制御方法は、後述する様に、非同期で入力さ
れる信号による読出し、あるいは書込み動作と上記リフ
レッシュ動作との競合において重要な役割をはたすもの
で、本方式によって非同期式動作が実現できるものであ
る。

第３図は、外部入力信号によるメモリの通常動作とリフ
レッシュ動作を一体化したスタティック型メモリ装置の
制御系ブロック図を示したものである。タイマ１１、リ
フレッシュカウンタ１２゜リフレッシュアドレスバッフ
ァ１３、変化検出回路１６およびリフレッシュ用基本ク
ロック発生回路１７は、第１図に示したものと同様であ
る。スタティック型メモリの通常動作を行なうため、本
発明では、外部入力アドレス信号２１から通常アドレス
バッファ２２を介してデコーダ入力信号を作ると同時に
、各アドレス信号の論理変化を検出して内部クロックを
発生させ（変化検出回路２３）、これをもとに通常動作
基本クロックを作る（通常動作クロック発生回路２４）
、この通常動作基本クロックおよびリフレッシュ用基本
クロックは、制御回路１８にまとめられ、この回路でデ
コーダを活性化してワード線を選択する信号ＸＤ、通常
アドレスを活性化する信号ＮＡＶ、リフレッシュアドレ
スを活性化する信号ＲＡＶが作られる。

通常アドレスバッファ２２とリフレッシュアドレスバッ
ファ１３の出力は一体化して共通のデコーダ回路１４に
入力されるが、両者の切り換えはそれぞれＮＡＶとＲＡ
Ｖで行なわれ、どちらか一方のアドレス信号がデコーダ
回路に入力されてＸＤ倍信号所定のワード線を選択する
。上述した制御方式を用いることにより、従来の非同期
式スタティック型ＲＡＭの動作形態とリフレッシュ動作
形態の２つを同時に満足させることができ、バッテリバ
ックアップ可能な低電力性能を有する大容量の非同期式
ＲＡＭが実現できる。

第４図は１本発明によるメモリ装置の動作タイミング図
を示したもので、通常の読出しく又は書込み）動作時（
Ｒ１）、リフレッシュ動作時（Ｒ２）、通常動作とリフ
レッシュ動作の競合時（Ｒ３）における制御信号など主
要部の波形と制御法が示されている。

まず１通常読出し動作においては、外部入力のアドレス
信号が変化して新アドレスが指定されると、その論理変
化を検出して通常動作基本クロックが作られる（同図Ａ
）、このクロックにもとづいて通常アドレス活性化信号
ＮＡＶが作られ（同図Ｂ）、外部入力のアドレス信号が
通常アドレスバッファを介してデコーダ回路に伝達され
る。通常動作基本クロックが低レベルから高レベルに遷
移するとデコーダ活性化信号ＸＤが発生され（同図Ｃ）
デコーダを活性化すると共に所定のワード線を選択する
。この時点で、Ｙデコーダは既に確定し、所定のデータ
線が列選択回路で選択されているので、所定のメモリセ
ルの情報がデータ線上に現われ、コモンデータ線、出力
回路をえてデータ出力線に″“１″もしくは“Ｏ”の情
報が出力される６ついで、制御回路（第３図）内の遅延
回路で決まる遅延時間の後、ＸＤは高レベルから低レベ
ルへと変化してワード線を非選択にする、と同時にこの
信号でＮＡＶも低レベルとなって（第４図Ｄ）アドレス
の指定を止める。一方、データ線の負荷トランジスタを
制御するプリチャージ信号ＰＣは、ＸＤで制御され（同
図Ｅ）、ワード線が選択されている間は負荷トランジス
タを遮断してメモリセルに流れる貫通電流を無くし、ワ
ード線が非選択になると負荷トランジスタが導通状態と
なってデータ線を高速にプリチャージする。なお、デー
タ出力線に出力されたデータは、ＸＤが低レベルとなっ
て非選択状態になる前に出力回路でラッチされ、外部入
力アドレスが変化するまで、そのデータが出力線に維持
される。

次に、メモリ装置に外部入力アドレスが入力さ九、デー
タ出力線にデータが出力されて、いわゆるメモリが動作
状態にある時、所定のメモリセルをリフレッシュする動
作を以下に説明する。外部から入力される信号とは全く
無関係に発生される最上位のリフレッシュカウンタ出力
信号が論理変化すると、そ、の変化検出クロックが発生
され、これにもとづいてリフレッシュ用基本クロックが
作られる（同図Ｆ）、この信号でリフレッシュアドレス
活性化信号ＲＡＶを発生させ、リフレッシュカウンタの
出力信号にもとづいたリフレッシュアドレス信号をデコ
ーダに伝達する（同図Ｇ）。ついで、ＸＤを発生させて
デコーダを活性化すると共に、リフレッシュすべきメモ
リセルのワード線を選択する（同図Ｈ）。この場合、Ｘ
Ｄのパルス幅は、メモリセルの高レベル電圧がデータ線
から供給される電流で十分に高レベルになるまでの時間
である。この時間は、制御回路（第３図）内の遅延回路
で決められる。前述した通常動作の場合には、データが
出力されて後にＸＤを低レベルにするため、はぼアクセ
ス時間に相当する長いパルス幅のＸＤが必要であるが、
リフレッシュ動作時には、メモリセルの情報の再生がで
きうる最低限の時間のパルス幅でよい。この手法が、特
にバッテリバックアップ時の低電力化に大きく貢献して
いる。なお、このリフレッシュ時には、Ｙデコーダは非
選択状態に制御しておく。一方、リフレッシュ用基本ク
ロックは、所定の遅延時間の後低レベルとなり、同時に
ＲＡＶも低レベルとなってリフレッシュアドレスの伝達
を止める。以上で、所定のアドレスのメモリセルのリフ
レッシュ動作が完了するが、再び最上位のカウンタ出力
が変化して他のメモリセルのリフレッシュを行なう場合
には、同様の動作と繰り返すことになる。

ついで、通常動作とリフレッシュ動作がほぼ同時に生じ
、互いに競合する場合の動作を以下に説明する。本発明
のメモリ装置は、非同期式であり。

内部で自動的に行なうリフレッシュ動作の間にも、全く
無関係に外部入力アドレスが変化し、情報の読出し、あ
るいは書込みが可能でなければならない。このような状
況のもとで、本メモリ装置は外部入力信号（アドレスな
ど）による情報の読出し、あるいは書込み動作を優先さ
せることが特徴となっている。まず、内部でリフレッシ
ュ動作が開始され、上述と同様のＦ’　、Ｇ’　、Ｈ’
で所定のメモリセルのリフレッシュが行なわれる。この
途中で、外部入力アドレスが変化すると、この論理変化
を検出して発生させた通常動作基本クロックは（同図Ａ
′）、リフレッシュアドレス活性化信号ＲＡＶを強制的
に低レベルにして（同図Ｊ）デコーダ活性化信号ＸＤも
一レベルにする（同図Ｋ）ことにより、リフレッシュア
ドレスの選択およびリフレッシュ動作を止める６はぼ同
時に１通常動作基本クロックによるＮＡＶ、ＸＤが活性
化され（同図Ｂ’　、Ｃ’　）、通常の読出し、あるい
は書込み動作が、外部入力アドレスに対応したメモリセ
ルに対して行なわれる。この一連の通常動作が終了して
（同図Ｄ’）なおリフレッシュ用基本クロックが高レベ
ルにある場合には、再びＦ　′、、　Ｇ　ｒとおなじり
フレッシュアドレスに対応するメモリセルへのリフレッ
シュが開始される（同図り、Ｍ）、これは、Ｆ’、Ｇ’
、Ｈ’でのリフレッシュ動作が不十分で、所定のパルス
幅をもったＸＤでリフレッシュが行なわれる途中に、そ
のＸＤが低レベルになる場合があるためである。従って
、外部入力アドレスに対応した一連の通常動作が終了し
たあとで、再び完全なリフレッシュ動作が必要となる。

リフレッシュ用基本クロックのパルス幅は、上述した点
を考慮して、少なくとも、（通常動作時のＸＤパルス幅
）＋（リフレッシュ時のＸＤパルス［）Ｘ２以上に設定
しておく必要がある。

また１通常の読出し、あるいは書込み動作が行なわれて
いる。すなわち、ＮＡＶが高しノベル時にリフレッシュ
動作が入り、リフレッシュ用基本クロックが発生された
場合には、リフレッシュアドレス活性化信号ＮＡＶが高
レベルにならないため、通常動作の終了後にリフレッシ
ュ動作が行なわれる。

以上説明した如く、本発明は、（１）情報をスタティッ
クに保持するための電流供給手段をメモリセル内に持た
ない揮発性メモリセルを用い、（２）チップ内にタイマ
、リフレッシュカウンタ。

リフレッシュアドレスバッファから成り、カウンタ出力
信号の論理変化を検出して発生した基本クロックで動作
する自動リフレッシュ動作手段を備え、（３）外部入力
信号による通常の読出し、書込み動作をその論理変化を
検出して発生した基本クロックをもとに非同期で行ない
、（４）リフレッシュ動作時でも外部入力信号による通
常動作を優先させ、それが終了した後にリフレッシュ動
作を行なう、ことを特徴としている。外部入力のチップ
セレクト信号により、本発明のメモリ装置が非選択状態
、すなわち通常のスタンドバイ時に置かれた場合でも、
内部で自動的にリフレッシュ動作が行なわれ、メモリセ
ルの情報が破壊されることはない。また、バッテリによ
る情報の長期保存に対しても１本発明の特徴とするリフ
レッシュ方法による低電力特性によって十分可能となる
。スタンドバイ時、あるいはバッテリバックアップ時の
消費電力については、本発明のメモリ装置の場合、はと
んどがワード線の容量を駆動し、データ線の容量をプリ
チャージする電力、カウンタの出力容量を駆動する電力
で占められる。但し、回路の構成素子がＣＭＯ３（相補
型ＭＯＳ）の場合を仮定している。この電力は、基本的
にｐ＝ｃ−ｖ”・ｆ（Ｃ：容量、ｖ：電圧、ｆ：周波数
）で表わされ、このことから、容量が小さく、電圧振巾
が小さく１周波数が小さい、はど低電力になる。メモリ
セルを配置するアレー構成の点でみると、一対のデータ
線につながるメモリセルの数よりもワード線につながる
メモリセルの数が多いほど低電力となる。なぜなら、一
本のワード線につながるメモリセルは一括して同時にリ
フレッシュされ、一定の周期Ｔの間に全てのメモリセル
がリフレッシュされる関係上、ワード線の数が少ないほ
ど低電力になる。データ線の電力については、データ線
につながるメモリセルの数が少ないほど容量が小さく、
該セルをリフレッシュする際、その選択を短時間にして
データ線をプリチャージする電位差ΔＶを小さくするほ
ど低電力にできる。また。

カウンタの電力については、そのほとんどが出力線の容
量を駆動するのに費されるため、できるだけカウンタの
ビット数、すなわち選ぶべきデコーダの数が少ないほど
低電力になる。したがって、通常動作の場合に、一本の
ワード線を他のアドレス線で細分化し１選択すべきメモ
リセルの数を減らすことで動作時の低電力化をはかる様
な方法は、リフレッシュ時には低電力化のため最低限に
おさえる必要がある。

なお、本発明で用いるメモリセルは、揮発性のセルであ
れば基本的に使用可能である。特に、４つのｎチャネル
ＭＯＳトランジスタで構成される４素子型メモリセル（
第５図）が最適であり、このメモリセルは、ｐ型基板上
、あるいは、ｎ型基板上に形成したｐ型つェル内に形成
される。また。

ｐチャネル形ＭＯＳトランジスタを転送ＭＯＳ　Ｔ。

ｎチャネル形ＭｏＳトランジスタを駆動ＭＯ８Ｔとした
４ＭＯ８型のメモリセルにも適用できることは言うまで
もない、この場合、ワード線が低レベルの時に該メモリ
セルが選択されてリフレッシュされる。

さらに、第１図、第３図に示した本発明の回路ブロック
を構成する素子は、低電力化の点から０ＭＯ８（相補型
ＭＯ８）構成とした方が良いことは言うまでもない。

以下に、１例として、４素子型メモリセルのリフレッシ
ュについて説明する。

第６図は、第５図に示した４つのＭＯＳ）−ランジスタ
で構成されるメモリセルのリフレッシュ方法を示したも
ので、メモリセルのワード線７．一対のデータＪｉ５，
６、およびメモリセル蓄積ノード８，９の電圧波形を時
１ｉｆｔ軸で示しである。

まず、ワード線を低レベルから高レベルにすることによ
って、該ワード線に接続されたすべてのメモリセルを選
択する。この時点で、あらかじめ高電位にプリチャージ
された一対のデータ線に、メモリセルに蓄えら九た情報
によって微少電位差ΔＶが生ずる。すなわち、メモリセ
ル内の蓄積ノードのうち、転送ＭＯ８Ｔを介して低電位
のノードにつながるデータ線の電位（第３図では丁で示
しである）が下がり始め、他方の高電位のノードにつな
がるデータ線の電位がほぼプリチャージしたレベルの電
位を保つ。高電位のノードにつながるデータ線の電位が
ほぼプリチャージしたレベルの電位を保つのは、データ
線に寄生する容量Ｃ，とメモリセルｊＩ積ノードに寄生
する容量Ｃ８の値に大きな差があるためで（通常、Ｃつ
は＞ＩｐＦ、Ｃｍは≦２０ｆＦの値である）、接合のリ
ーク電流などによって高電位ノードの電圧が低下しても
、データ線から減少した電圧に相当する電荷が供給され
、かつ該データ線の電圧はほぼプリチャージしたレベル
の電位を保つのである６上述したことは。

データ線から、メモリセルにデータが再書込みされたこ
とを意味し、情報が再生さ九たことになる。

これらの情報は、一定の期間経過するとリーク電流など
のために消滅してしまうので、所定の周期Ｔで再び所定
のメモリセル行を選択して再生を行なう。

次に上記ワード線が高レベルとなって情報の再生を行な
う時間ｔを極力短かくし、一対のデータ線の電位差ΔＶ
を小さくすることについて説明する。この時間ｔは、デ
ータ線から転送ＭＯ５Ｔを介してメモリセルの高電位ノ
ードに、減少した電荷を供給し、十分な高レベル電圧に
再生するまでの時間でよい１通常、２０ｎｓ以下に設定
される一方、データ線間の電位差ΔＶは、消費電力に直
接影響する。すなわち、時間ｔの後に、ワード線が高レ
ベルから低レベルに移行し、所定のメモリセルの選択お
よび情報の再生を止めるが、その後、データ線の電圧は
、データ線につながる負荷トランジスタによって、一対
のデータ線の電位が等しく高レベルになる様プリチャー
ジされる。このプリチャージに要する電力は、プリチャ
ージすべき電位差ＡＶの二乗に比例するため、この電位
差が小さいほど低電力化できることになる。第７図は。

情報再生時におけるデータ線の消費電力と電位差の関係
を示したもので、データ線に２５６ビツトのメモリセル
が接続され、情報再生の周期Ｔを１００ｍ５の場合であ
る。バッテリバックアップ可能な消費電力は、はぼ１０
μＷ（電源電圧５Ｖ。

室温）と言われており、これを達成するためには、デー
タ線間の電位差７１Ｉｖを、各種マージンを考慮して１
ｖ以下に設定すべきことが明らかとなっている。

また、データ線につながる負荷トランジスタは。

ワード線が高レベルにあってメモリセルを選択している
間はできる限り非導通状態にあるのが望ましい。なぜな
ら、メモリセルが第５図の４つのｎ　Ｍ　ＯＳで構成さ
れる場合、ワード線が高レベルになるとデータ線から低
電位ノードを経て電流が流れるためで、データ線に負荷
トランジスタが接続され、そのトランジスタが導通状態
にあると、電源からメモリセルにＤＣ電流が流れて大き
な電力を消費することになるからである。したがって。

ワード線が高レベル時にデータ線の負荷トランジスタが
非導通状態であれば、その期間に電源端子から流れる電
流はなく、消費電流は、ワード線が低レベルとなってデ
ータ線をプリチャージする電流のみとなる。

また、第８図（ａ）に示した如く、ｐチャネル形ＭＯ８
Ｔを転送ＭＯ８Ｔ、ｎチャネル形ＭＯ８Ｔ　　。

を駆動ＭＯ８Ｔとした４Ｍ０８Ｔ形のメモリセルの場合
、同図（ｂ）に示した如くワード線が低レベルの時に該
メモリセルが選択されてリフレッシュされる。

以上、４素子型メモリセルを例示したが、他のタイプの
メモリセルにも本発明を適用、できることは明白である
。

【図面の簡単な説明】

第１図は本発明のリフレッシュ制御法を示す回路ブロッ
ク図、第２図は第１図のタイミング図。 第３図は本発明の全体制御法、構成を示す回路ブロック
図、第４図は本発明の動作を示すタイミング図、第５図
はメモリセル回路図、第６図はリフレッシュ法を示すタ
イミング図、第７図は消費電力とデータ線間電位差の関
係を示す図、第８図は他のメモリセルを説明する図であ
る。 １１・・・タイマ、１２・・・リフレッシュカウンタ、
１３・・・リフレッシュアドレスバッファ、１４・・・
デ■　１　　図 冨　Ｚ　　ロ 篤　３　　口 冨　４　図 ■５図 ｆ　６　図 基　７　　図 「

Claims (1)

【特許請求の範囲】
1. １、非同期式メモリ装置において、チップ内にタイマ、
   リフレッシュカウンタ、リフレッシュアドレスバッファ
   から成り、カウンタ出口信号の論理変化を検出して発生
   した基本クロックによつて動作する自動リフレッシュ動
   作手段を備え、該リフレッシュ動作と非同期で入力され
   る信号による情報の読出し、あるいは書込み動作との関
   係において、後者の動作を優先させることを特徴とする
   非同期式メモリ装置。