JPS62140294A - 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 - Google Patents
半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系Info
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- JPS62140294A JPS62140294A JP60280511A JP28051185A JPS62140294A JP S62140294 A JPS62140294 A JP S62140294A JP 60280511 A JP60280511 A JP 60280511A JP 28051185 A JP28051185 A JP 28051185A JP S62140294 A JPS62140294 A JP S62140294A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体メモリのワード線・ダミーワード線駆
動系に関する。
動系に関する。
第３因Ｌダイナミツク型ランダム・アクセス・メモリ（
ＤＲＡＭ）集積回路の一例におけるメモリセルアレイお
よびその周辺回路の一部を示してお５、ＢＬおよびＢＬ
は対をなすビット線であシ、それぞれ複数個のメモリセ
ルＭＣ・・・と１個のダミーセルＤＣが接続されておシ
、上記メモリセルＭＣ・・・罠はそれぞれワード線ＷＬ
が接続され、ダミーセルＤＣにはダミーワード線ＤＷＬ
が接続されている。上記ビット線ＢＬ。
ＤＲＡＭ）集積回路の一例におけるメモリセルアレイお
よびその周辺回路の一部を示してお５、ＢＬおよびＢＬ
は対をなすビット線であシ、それぞれ複数個のメモリセ
ルＭＣ・・・と１個のダミーセルＤＣが接続されておシ
、上記メモリセルＭＣ・・・罠はそれぞれワード線ＷＬ
が接続され、ダミーセルＤＣにはダミーワード線ＤＷＬ
が接続されている。上記ビット線ＢＬ。
ＢＬはセンスアンプ８Ａに接続されると共にそれぞれブ
リチャージ信号φＰ１により駆動されるプリチャージ用
のＭＯＳ｝ランジスタＴＰ。
リチャージ信号φＰ１により駆動されるプリチャージ用
のＭＯＳ｝ランジスタＴＰ。
Ｔｐを介してＶＤＤ ’ＩＥ源線に接続されている。
上記センスアンプ８Ａは、センスアンプ制御用クロック
φ８Ｅ１．φ８’ａ２によりスイッチ制御される。ＲＤ
およびＲＤは前記ワード線ＷＬ・・・およびダミーワー
ド線ＤＷＬを行アドレス信号に基いて選択して駆動する
ための行デコーダである。なお、ＯｓおよびＴは＃Ｉ紀
メモリセルＭＣ・・・における電荷保持用容量およびト
ランスファゲート用ＭＯ８）ランジスタであり、ＣＢは
ビット線ＢＬ 、ＢＬそれぞれが有する容量である。ま
た、ダミーセルＤＣは電荷保持用容量ＣＤ、）ランスフ
ァゲート用ＭＯ８）ランジスタＴおよびφＰ２信号によ
り駆動されて上記キャパシタＣＤの電荷を放電する放電
用ＭＯ８）ランジスタＴＤとから力る。
φ８Ｅ１．φ８’ａ２によりスイッチ制御される。ＲＤ
およびＲＤは前記ワード線ＷＬ・・・およびダミーワー
ド線ＤＷＬを行アドレス信号に基いて選択して駆動する
ための行デコーダである。なお、ＯｓおよびＴは＃Ｉ紀
メモリセルＭＣ・・・における電荷保持用容量およびト
ランスファゲート用ＭＯ８）ランジスタであり、ＣＢは
ビット線ＢＬ 、ＢＬそれぞれが有する容量である。ま
た、ダミーセルＤＣは電荷保持用容量ＣＤ、）ランスフ
ァゲート用ＭＯ８）ランジスタＴおよびφＰ２信号によ
り駆動されて上記キャパシタＣＤの電荷を放電する放電
用ＭＯ８）ランジスタＴＤとから力る。
上記メモリの読み出し動作に際しては、先ずブジチャー
ジ信号φＰ１によりトランジスタＴｐ 、Ｔｐがオンに
なってビット線ＢＬ 、 ＢＬがプリチャージでれ、こ
れと同時にφＰ２信号によりダミーセルＤＣが所定の電
荷量を有するように放電される。次に、たとえば行デコ
ーダＲＤにより１本のワード線Ｗ Ｔ、が選択されると
共に、センスアンプＳＡを介して上記ワード線ＷＬとは
反対側に位置するダミーワード線ＤＷＬが行デコーダＲ
，Ｄにより選択される。これによって、ビット線ＢＬｌ
′ｉ選択されたメモリセルＭＣの保持電荷（′１”デー
タ、″′０″データによって異なる）が分配されて電位
が定まり、ビット線ＢＬは選択されたダミーセルＤＣの
保持電荷が分配されて電位が定まシ、上記ビット線ＢＬ
、ＢＬ相互間に微少な電位差が生じる。
ジ信号φＰ１によりトランジスタＴｐ 、Ｔｐがオンに
なってビット線ＢＬ 、 ＢＬがプリチャージでれ、こ
れと同時にφＰ２信号によりダミーセルＤＣが所定の電
荷量を有するように放電される。次に、たとえば行デコ
ーダＲＤにより１本のワード線Ｗ Ｔ、が選択されると
共に、センスアンプＳＡを介して上記ワード線ＷＬとは
反対側に位置するダミーワード線ＤＷＬが行デコーダＲ
，Ｄにより選択される。これによって、ビット線ＢＬｌ
′ｉ選択されたメモリセルＭＣの保持電荷（′１”デー
タ、″′０″データによって異なる）が分配されて電位
が定まり、ビット線ＢＬは選択されたダミーセルＤＣの
保持電荷が分配されて電位が定まシ、上記ビット線ＢＬ
、ＢＬ相互間に微少な電位差が生じる。
次に、クロックφＥＩ Ｅ ｌ 、φＢｍ３によりセン
スアンプ、９Ａが活性化され、上記微少電位差をセンス
して増幅する。次に、列デコーダ（図示せず）のデコー
ド出力により選択される列選択用トランジスタ（図示せ
ず）を経て、これに接続されている特定のセンスアンプ
ＳＡのセンス出力がデータ出力回路側に読み出される。
スアンプ、９Ａが活性化され、上記微少電位差をセンス
して増幅する。次に、列デコーダ（図示せず）のデコー
ド出力により選択される列選択用トランジスタ（図示せ
ず）を経て、これに接続されている特定のセンスアンプ
ＳＡのセンス出力がデータ出力回路側に読み出される。
ところで、前記微少電位差を決める要素として、メモリ
セルＭＣの容量Ｃ８とビット線容量ＣＢとの容量比、メ
モリセルＭＣの記憶電圧の大きさ、ワード線ＷＬおよび
ダミーワード線ＤＷＬの駆動電圧などが挙げられる。そ
して、従来はワード線ＷＬおよびダミーワード線ＤＷＬ
の駆動電圧としてメモリ外部から与えられる電源電圧と
等しい電圧が使用されていたが、近年になつて読み出し
動作の高速化の要望に対処すべく上記電源電圧をメモリ
内部で昇圧させた電圧をワード線ＷＬおよびダミーフー
ド線ＤＷＬの駆動電圧として使用し、前記微少電位差を
十分に且つ速やかに生じさせる方式が採用されている。
セルＭＣの容量Ｃ８とビット線容量ＣＢとの容量比、メ
モリセルＭＣの記憶電圧の大きさ、ワード線ＷＬおよび
ダミーワード線ＤＷＬの駆動電圧などが挙げられる。そ
して、従来はワード線ＷＬおよびダミーワード線ＤＷＬ
の駆動電圧としてメモリ外部から与えられる電源電圧と
等しい電圧が使用されていたが、近年になつて読み出し
動作の高速化の要望に対処すべく上記電源電圧をメモリ
内部で昇圧させた電圧をワード線ＷＬおよびダミーフー
ド線ＤＷＬの駆動電圧として使用し、前記微少電位差を
十分に且つ速やかに生じさせる方式が採用されている。
しかし、メモリの高集積化が進んでいる現在、ワード線
１本、ダミーワード線１本のそれぞれの容量はかなυ大
きくなってきており、それぞれを駆動するために電源電
圧を昇圧して駆動電圧を得るための昇圧回路を実現する
には非常に沢山の電荷、換言すれば容量が必要になシ、
それだけ集積回路チップの占有面積が大きくなり、ひい
てはチップ面積が増大するという問題がある。
１本、ダミーワード線１本のそれぞれの容量はかなυ大
きくなってきており、それぞれを駆動するために電源電
圧を昇圧して駆動電圧を得るための昇圧回路を実現する
には非常に沢山の電荷、換言すれば容量が必要になシ、
それだけ集積回路チップの占有面積が大きくなり、ひい
てはチップ面積が増大するという問題がある。
本発明は上記の事情に鑑みてなされたもので、電源電圧
昇圧回路の使用数が少なく、テップ面積の増大を抑える
ことができ、しかもメモリセルデータ読み出し時にビッ
ト線対に十分かつ速やかに電位差を生じさせることがで
き、センスアンプのセンス動作の余裕度を上げると共に
高速化を達成し得る半導体メモリのワード線・ダミーワ
ード線駆動系を提供するものである。
昇圧回路の使用数が少なく、テップ面積の増大を抑える
ことができ、しかもメモリセルデータ読み出し時にビッ
ト線対に十分かつ速やかに電位差を生じさせることがで
き、センスアンプのセンス動作の余裕度を上げると共に
高速化を達成し得る半導体メモリのワード線・ダミーワ
ード線駆動系を提供するものである。
即ち、本発明の半導体メモリのワード線・ダミーワード
線駆動系は、ワード線およびダミーワード線を同時に駆
動し、それぞれに接続されているメモリセルおよびダミ
ーセルを選択し、このメモリセルおよびダミーセルのそ
れぞれの保持電荷に応じてそれぞれに接続されているビ
ット線ＢＬ 、ＢＬの電位を定め、このピット線対の電
位差をセンスアンプによりセンス増幅する半導体メモリ
のワード線・ダミーワード線駆動系において、前記ワー
ド線およびダミーワード線を相異なる駆動電圧により駆
動するようにしてなることを特徴とするものである。
線駆動系は、ワード線およびダミーワード線を同時に駆
動し、それぞれに接続されているメモリセルおよびダミ
ーセルを選択し、このメモリセルおよびダミーセルのそ
れぞれの保持電荷に応じてそれぞれに接続されているビ
ット線ＢＬ 、ＢＬの電位を定め、このピット線対の電
位差をセンスアンプによりセンス増幅する半導体メモリ
のワード線・ダミーワード線駆動系において、前記ワー
ド線およびダミーワード線を相異なる駆動電圧により駆
動するようにしてなることを特徴とするものである。
これによって、メモリセルデータ読み出し時にビット線
対に十分かつ速やかに電位差を生じさせることが可能に
なるにも拘らず、前記駆動電圧を生成するための昇圧回
路数が少なくて済むようＫなるので、その分だけチップ
面積の増大を抑えることが可能になる。
対に十分かつ速やかに電位差を生じさせることが可能に
なるにも拘らず、前記駆動電圧を生成するための昇圧回
路数が少なくて済むようＫなるので、その分だけチップ
面積の増大を抑えることが可能になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、第３図を参照して前述したＤＲＡＭ集積回路
におけるワード線ＷＬの各１本を駆動するためのワード
線駆動系およびダミーワード線ＤＷＬの各１本を駆動す
るだめのダミーワード線駆動系を取シ出して示している
。即ち、１１はメモリ外部から与えられるメモリ回路用
の電源電圧ＶＤＤを所定電圧に昇圧する昇圧回路であシ
、その昇圧電圧をワード線駆動回路１２にワード線駆動
用電圧として供給している。
におけるワード線ＷＬの各１本を駆動するためのワード
線駆動系およびダミーワード線ＤＷＬの各１本を駆動す
るだめのダミーワード線駆動系を取シ出して示している
。即ち、１１はメモリ外部から与えられるメモリ回路用
の電源電圧ＶＤＤを所定電圧に昇圧する昇圧回路であシ
、その昇圧電圧をワード線駆動回路１２にワード線駆動
用電圧として供給している。
これに対して、ダミーワード線駆動回路１３は前記電源
電圧ＶＤＤがダミーワード線駆動用電圧として供給され
ている。なお、上記ワード線駆動回路１２、ダミーワー
ド線駆動回路１３は、第３図中の行デコーダＲＤ、ＲＤ
それぞれに含まれている。
電圧ＶＤＤがダミーワード線駆動用電圧として供給され
ている。なお、上記ワード線駆動回路１２、ダミーワー
ド線駆動回路１３は、第３図中の行デコーダＲＤ、ＲＤ
それぞれに含まれている。
上記構成のワード線・ダミーワード線駆動系においては
、メモリセルデータの読み出し時にセンスアンプ８Ａを
介して両側に位置する選択された１本のワード線ＷＬお
よび１本のダミーワード線ＤＷＬがワード線駆動回路１
２およびダミーワード線駆動回路１３により相異なる駆
動電圧により駆動される。即ち、ワード線ＷＬは昇圧電
圧Ｖｔｒｐ Ｋよす駆動され、ダミーワード線ＤＷＬは
電源電圧ＶＤＤにより駆動される。
、メモリセルデータの読み出し時にセンスアンプ８Ａを
介して両側に位置する選択された１本のワード線ＷＬお
よび１本のダミーワード線ＤＷＬがワード線駆動回路１
２およびダミーワード線駆動回路１３により相異なる駆
動電圧により駆動される。即ち、ワード線ＷＬは昇圧電
圧Ｖｔｒｐ Ｋよす駆動され、ダミーワード線ＤＷＬは
電源電圧ＶＤＤにより駆動される。
この場合、上記メモリセルデータの読み出し前にプリチ
ャージ信号φＰ１に同期して全ビット線ＢＬ 、ＢＬが
電源電圧レベルまで充電されてお）、シかも上記選択さ
れたワード線ＷＬに接続されているメモリセルＭＣの記
憶電圧が電源電圧レベル（たとえば′１”データの記憶
状態）になっているものとすれば、上記選択ワード線Ｗ
Ｌに接続されているメモリセルＭＣのトランスファゲー
ト用トランジスタＴは三極管動作を行ない、選択された
ダミーワード線ＤＷＬに接続されたダミーセルＤＣのト
ランスファゲート用トランジスタＴは五極管動作を行な
う。したがって、上記選択されたメモリセルＭＣの記憶
データが′１″の場合は、このメモリセルＭＣＫ接続さ
れているビット線ＢＬまたはＢＬにメモリセル保持電荷
が分配されるととはなく、とのビット線の電位は充電レ
ベル（１Ｍ、原電圧レベル）のままである。また、上記
選択されたダミーセルＤＣに接続されているビット線Ｂ
ＬまたはＢＬは、このビット線から上記ダミーセルＤＣ
に電荷が流れ込むのでそのビット線電位が所定の一定電
位まで低下する。これによって、ビット線対ＢＬ 、Ｂ
Ｌ間に電位差が生じるようになる。
ャージ信号φＰ１に同期して全ビット線ＢＬ 、ＢＬが
電源電圧レベルまで充電されてお）、シかも上記選択さ
れたワード線ＷＬに接続されているメモリセルＭＣの記
憶電圧が電源電圧レベル（たとえば′１”データの記憶
状態）になっているものとすれば、上記選択ワード線Ｗ
Ｌに接続されているメモリセルＭＣのトランスファゲー
ト用トランジスタＴは三極管動作を行ない、選択された
ダミーワード線ＤＷＬに接続されたダミーセルＤＣのト
ランスファゲート用トランジスタＴは五極管動作を行な
う。したがって、上記選択されたメモリセルＭＣの記憶
データが′１″の場合は、このメモリセルＭＣＫ接続さ
れているビット線ＢＬまたはＢＬにメモリセル保持電荷
が分配されるととはなく、とのビット線の電位は充電レ
ベル（１Ｍ、原電圧レベル）のままである。また、上記
選択されたダミーセルＤＣに接続されているビット線Ｂ
ＬまたはＢＬは、このビット線から上記ダミーセルＤＣ
に電荷が流れ込むのでそのビット線電位が所定の一定電
位まで低下する。これによって、ビット線対ＢＬ 、Ｂ
Ｌ間に電位差が生じるようになる。
これに対して、選択されたワード線ＷＬに接続されてい
るメモリセルＭＣの記憶電圧が低レベル（本例ではＯ”
データの記憶状態）になっているものとすれば、上記ワ
ード線ＷＬが昇圧電圧ＶＵＰにより駆動されることによ
り、上記メモリセルＭｅに接続されているビット線ＢＬ
またはＢＬから上記メモリセルに電荷が流れ込み、その
ビット線電位は前述した′１”データの読み出し時と同
様に選択されたダミーセルＤＣに接続されているビット
線「１またはＢＬのビット線電位（一定電位）よ少も低
下する。これによって、ビット線対ＢＬ 、ＢＬ間に前
記″′１″データ読み出し時とは高低関係が逆の電位差
が生じる。この場合、選択されたワード線を昇圧電圧Ｖ
ＵＰにより駆動しているので、このワード線に接続され
ているメモリセルにビット線から流れ込む電荷量は、上
記ワード線ＷＬを電源電圧ＶＤ’Ｄにより駆動する場合
に比べて上記メモリセルＭＣのトランスファゲート用ト
ランジスタＴの閾値電圧と容量Ｃｓの積の分だけ多くな
るので、その分だけ上記ビット線電位がよシ低下し、ビ
ット線対の電位差が十分にかつ速やかに生じるようにな
る。
るメモリセルＭＣの記憶電圧が低レベル（本例ではＯ”
データの記憶状態）になっているものとすれば、上記ワ
ード線ＷＬが昇圧電圧ＶＵＰにより駆動されることによ
り、上記メモリセルＭｅに接続されているビット線ＢＬ
またはＢＬから上記メモリセルに電荷が流れ込み、その
ビット線電位は前述した′１”データの読み出し時と同
様に選択されたダミーセルＤＣに接続されているビット
線「１またはＢＬのビット線電位（一定電位）よ少も低
下する。これによって、ビット線対ＢＬ 、ＢＬ間に前
記″′１″データ読み出し時とは高低関係が逆の電位差
が生じる。この場合、選択されたワード線を昇圧電圧Ｖ
ＵＰにより駆動しているので、このワード線に接続され
ているメモリセルにビット線から流れ込む電荷量は、上
記ワード線ＷＬを電源電圧ＶＤ’Ｄにより駆動する場合
に比べて上記メモリセルＭＣのトランスファゲート用ト
ランジスタＴの閾値電圧と容量Ｃｓの積の分だけ多くな
るので、その分だけ上記ビット線電位がよシ低下し、ビ
ット線対の電位差が十分にかつ速やかに生じるようにな
る。
次に、上記実施例に比べて、従来例における（１１ワー
ド線およびダミーワード線とも電源電圧によ逆駆動する
場合、（２）ワード線およびダミーワード線とも昇圧電
圧によ逆駆動する場合の動作上の差異を説明する。上記
（１）の場合、メモリセルの１”データを読み出すとき
にはメモリセルのトランスファゲート用トランジスタは
五極管動作を行なう点が異なるが、このメモリセルに接
続されているビット線にメモリセル保持電荷が分配され
ることはなく、上記ビット線は充電レベルのままでおる
。したがって、１”データを読み出すときのビット線対
の電位差は前記実施例とほぼ同じである。これ九対して
、メモリセルのＯ”データを読み出すときには。
ド線およびダミーワード線とも電源電圧によ逆駆動する
場合、（２）ワード線およびダミーワード線とも昇圧電
圧によ逆駆動する場合の動作上の差異を説明する。上記
（１）の場合、メモリセルの１”データを読み出すとき
にはメモリセルのトランスファゲート用トランジスタは
五極管動作を行なう点が異なるが、このメモリセルに接
続されているビット線にメモリセル保持電荷が分配され
ることはなく、上記ビット線は充電レベルのままでおる
。したがって、１”データを読み出すときのビット線対
の電位差は前記実施例とほぼ同じである。これ九対して
、メモリセルのＯ”データを読み出すときには。
ビット線からメモリセルに流れ込む電荷量が少ないので
、このビット線の充電レベルからの電位低下量は前記実
施例よシも少ない。したがって、０”データを読み出す
ときのビット線対の電位差は前記実施例よりも小さい。
、このビット線の充電レベルからの電位低下量は前記実
施例よシも少ない。したがって、０”データを読み出す
ときのビット線対の電位差は前記実施例よりも小さい。
一方、前記（２）のワード線およびダミーワード線とも
昇圧電圧によ逆駆動する場合、ダミーセルにビット線か
ら流れ込む電荷量が、ダミーワード線を電源電圧により
駆動するのに比べてダミーセルのトランスファゲート用
トランジスタの閾値電圧と容ＭＣＤの積の分だけ多くな
るので、その分だけ上記ビット線の電位がよシ低下する
。したがって、″１″データを読み出すときのビット線
対の電位差は前記実施例よシも大きい。これに対して、
メモリセルの０”データを読み出すときには、ダミーワ
ード線の駆動電圧の立ち上げ時よりダミーセルのトラン
スファゲート用トランジスタは三極前動作となシ、ダミ
ーセルに接続されているビット線はダミーワード線駆動
開始直後から急激に電荷が流れるため開始直後ではビッ
ト線対の電位差はつきにくい。また、最終的には前記し
たように電源電圧で駆動するよシ低レベルになる。この
とき同様に選択されているメモリセルに接続されている
ビット線も前記実施例と同じ低電位にガる。
昇圧電圧によ逆駆動する場合、ダミーセルにビット線か
ら流れ込む電荷量が、ダミーワード線を電源電圧により
駆動するのに比べてダミーセルのトランスファゲート用
トランジスタの閾値電圧と容ＭＣＤの積の分だけ多くな
るので、その分だけ上記ビット線の電位がよシ低下する
。したがって、″１″データを読み出すときのビット線
対の電位差は前記実施例よシも大きい。これに対して、
メモリセルの０”データを読み出すときには、ダミーワ
ード線の駆動電圧の立ち上げ時よりダミーセルのトラン
スファゲート用トランジスタは三極前動作となシ、ダミ
ーセルに接続されているビット線はダミーワード線駆動
開始直後から急激に電荷が流れるため開始直後ではビッ
ト線対の電位差はつきにくい。また、最終的には前記し
たように電源電圧で駆動するよシ低レベルになる。この
とき同様に選択されているメモリセルに接続されている
ビット線も前記実施例と同じ低電位にガる。
したがって、”０”データを読み出すときのビット線対
の電位差は前記実施例よりも小さく、差がつき始めるの
が遅い。以上のことから、′１”データの読み出しと０
”データの読み出しとでは、ビット線対電位差を十分か
つ速やかに生じさせる上でワード線・ダミーワード線駆
動に関する最適な方式が異なることが分シ、″′１″デ
ータ読み出しについては従来例のワード線、ダミーワー
ド線とも昇圧電圧によフ駆動する方式が最適であるが、
′０”データ読み出しについては前記実施例のようにワ
ード線を昇圧電圧により駆動し、ダミーワード線を電源
電圧により駆動する方式が最適である。
の電位差は前記実施例よりも小さく、差がつき始めるの
が遅い。以上のことから、′１”データの読み出しと０
”データの読み出しとでは、ビット線対電位差を十分か
つ速やかに生じさせる上でワード線・ダミーワード線駆
動に関する最適な方式が異なることが分シ、″′１″デ
ータ読み出しについては従来例のワード線、ダミーワー
ド線とも昇圧電圧によフ駆動する方式が最適であるが、
′０”データ読み出しについては前記実施例のようにワ
ード線を昇圧電圧により駆動し、ダミーワード線を電源
電圧により駆動する方式が最適である。
なお、上述した３つの方式とも、ダミーセルの容量を変
えることによって１”データ読み出し時と′０”データ
読み出し時とのビット線対電位差の絶対値が等しくなる
ように最適化する必要があや、このように最適化した場
合のビット線対電位差の時間的変化についてのシュミレ
ーションを行なった結果を第２図に示している。ここで
、特性Ａ １ 、 Ａ ６は従来例の（１）ワード線
およびダミーワード線とも電源電圧によ逆駆動した場合
における′１”データ読み出し時、′Ｏ”データ読み出
し時に対応しておシ、特性Ｂ、、Ｂｏは同じ〈従来例の
（２）ワード線およびダミーワード線とも昇圧電圧によ
逆駆動した場合における１”データ読み出し時、Ｏ”デ
ータ読み出し時に対応しておシ、特性Ｃ，，Ｃ０は本実
施例における１”データ読み出し時、″０′データ読み
出し時に対応している。この結果から、本実施例によれ
ば１”データ読み出し時、′０”データ読み出し時とも
、従来例の（１）の場合に比べてビット線対電位差を十
分に大きく確保でき、従来例の（２）の場合に比べても
同程度のビット線電位差を確保できることができる。
えることによって１”データ読み出し時と′０”データ
読み出し時とのビット線対電位差の絶対値が等しくなる
ように最適化する必要があや、このように最適化した場
合のビット線対電位差の時間的変化についてのシュミレ
ーションを行なった結果を第２図に示している。ここで
、特性Ａ １ 、 Ａ ６は従来例の（１）ワード線
およびダミーワード線とも電源電圧によ逆駆動した場合
における′１”データ読み出し時、′Ｏ”データ読み出
し時に対応しておシ、特性Ｂ、、Ｂｏは同じ〈従来例の
（２）ワード線およびダミーワード線とも昇圧電圧によ
逆駆動した場合における１”データ読み出し時、Ｏ”デ
ータ読み出し時に対応しておシ、特性Ｃ，，Ｃ０は本実
施例における１”データ読み出し時、″０′データ読み
出し時に対応している。この結果から、本実施例によれ
ば１”データ読み出し時、′０”データ読み出し時とも
、従来例の（１）の場合に比べてビット線対電位差を十
分に大きく確保でき、従来例の（２）の場合に比べても
同程度のビット線電位差を確保できることができる。
上述したように本発明の半導体メモリのワード線・ダミ
ーワード線駆動系によれば、ワード線とダミーフード線
とを相異なる電圧で駆動することによってメモリセルデ
ータ読み出し時にビット線対に十分かつ速やかに電位差
を生じさせることができ、センスアンプのセンス動作の
余裕度を上げると共に高速化を達成することができる。
ーワード線駆動系によれば、ワード線とダミーフード線
とを相異なる電圧で駆動することによってメモリセルデ
ータ読み出し時にビット線対に十分かつ速やかに電位差
を生じさせることができ、センスアンプのセンス動作の
余裕度を上げると共に高速化を達成することができる。
しかも、ダミーワード線駆動系は電源電圧昇圧回路が不
要になるので、その分だけチップ面積の増大を抑えるこ
とができる利点がある。
要になるので、その分だけチップ面積の増大を抑えるこ
とができる利点がある。
第１図は本発明の半導体メモリのワード線・ダミーワー
ド線駆動系の一実施例の要部を示すブロック図、第２図
はメモリセルデータ読み出し時のシミュレーション動作
におけるビット線対電位差の時間的変化を本実施例、従
来例の場合について示す特性図、第３図はダイナミック
型メモリの一例についてメモリセルアレイおよびその周
辺回路の一部を示す回路図である。 ＷＬ・・・ワード線、ＤＷＬ・・・ダミーワード線、Ｍ
Ｃｏ・・メモリセル、ＤＣ・・・ダミーセル、ＢＬ。 ＢＬ・・・ビット線対、１１・・・電源電圧昇圧回路、
１２・・・ワード線駆動回路、１３・・・ダミーワード
線駆動回路。
ド線駆動系の一実施例の要部を示すブロック図、第２図
はメモリセルデータ読み出し時のシミュレーション動作
におけるビット線対電位差の時間的変化を本実施例、従
来例の場合について示す特性図、第３図はダイナミック
型メモリの一例についてメモリセルアレイおよびその周
辺回路の一部を示す回路図である。 ＷＬ・・・ワード線、ＤＷＬ・・・ダミーワード線、Ｍ
Ｃｏ・・メモリセル、ＤＣ・・・ダミーセル、ＢＬ。 ＢＬ・・・ビット線対、１１・・・電源電圧昇圧回路、
１２・・・ワード線駆動回路、１３・・・ダミーワード
線駆動回路。
Claims (2)
- （１）ワード線およびダミーワード線を同時に駆動し、
それぞれに接続されているメモリセルおよびダミーセル
を選択し、このメモリセルおよびダミーセルのそれぞれ
の保持電荷に応じてそれぞれに接続されているビット線
ＢＬ、＠ＢＬ＠の電位を定め、このビット線対の電位差
をセンスアンプによりセンス増幅する半導体メモリのワ
ード線・ダミーワード線駆動系において、前記ワード線
およびダミーワード線を相異なる駆動電圧により駆動す
るようにしてなることを特徴とする半導体メモリのワー
ド線・ダミーワード線駆動系。 - （２）前記ワード線はメモリ外部から与えられる電源電
圧を昇圧した電圧により駆動し、ダミーワード線は電源
電圧により駆動するようにしてなることを特徴とする前
記特許請求の範囲第１項記載の半導体メモリのワード線
・ダミーワード線駆動系。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280511A JPS62140294A (ja) | 1985-12-13 | 1985-12-13 | 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280511A JPS62140294A (ja) | 1985-12-13 | 1985-12-13 | 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62140294A true JPS62140294A (ja) | 1987-06-23 |
Family
ID=17626114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60280511A Pending JPS62140294A (ja) | 1985-12-13 | 1985-12-13 | 半導体メモリのワ−ド線・ダミ−ワ−ド線駆動系 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140294A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352189A (ja) * | 1989-07-19 | 1991-03-06 | Toshiba Micro Electron Kk | ダイナミック型ランダムアクセスメモリ |
| US7227792B2 (en) | 2000-07-25 | 2007-06-05 | Nec Electronics Corporation | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
| US7349258B2 (en) * | 2005-12-06 | 2008-03-25 | Sandisk Corporation | Reducing read disturb for non-volatile storage |
Citations (3)
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-
1985
- 1985-12-13 JP JP60280511A patent/JPS62140294A/ja active Pending
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