TW505924B - Semiconductor memory device - Google Patents

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TW505924B
TW505924B TW088103402A TW88103402A TW505924B TW 505924 B TW505924 B TW 505924B TW 088103402 A TW088103402 A TW 088103402A TW 88103402 A TW88103402 A TW 88103402A TW 505924 B TW505924 B TW 505924B
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Takashi Yamada
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Description

505924 A7 __B7 五、發明説明（，） [發明所鼷的技術領域] (請先閱讀背面之注意事項再填寫本頁) 本發明尤其是有關具有複數記憶體單元的接地線和位 元線平行被配置的靜態隨機存取記憶體之半導體記憶裝 置者。 [習知技術] 第5圖係表示從來常被使用的靜態隨機存取記憶體（ SRAM)的電路圖。如第5圖所示，SRAM具有複數記億體 簞元 100、 101、 ...110、 111、 ..，。記憶體單元 1〇〇、 1 0 1、. . .、11 0、111 ..,係被配置為矩陣狀。記億體單 元的接地（GND)端子即被接地著。在位元線D〇、T5、D1 、ΤΓ分別連接有預充電電晶體l〇L、10R、11L、UR···。 位元線DO、而、D1、Π即分別藉由行選擇器120L、120R 、121L、121R...,連接於共通位元線CD、TF。在共通位 元線C D、I即連接有寫入驅動器130的輸出。 經濟部智慧財產局員工消費合作社印製 接著，使用第5圖將從來習知的SRAM的寫入動作加Μ 說明。處於起始狀態時，位元線DO、、D 1、即藉Μ 預充電電晶體1〇L、1〇R、11L、11R···,在電源電位Vdd 預先被充電著。例如，欲將”〇”寫入記憶體單元100的動 作上，首先將預充電電晶體10L、10R、11L、11R.·.為 OFF,使所對應的行選擇器120L、120R為0N。藉此，應 其寫入資料D1值的寫入驅動器130之輸出，乃經由共通 位元線對CD、ΓΡ而及至位元線D0、Τί。在此由於定為D1 =0 ,所Κ位元線D0的電位就降至接地電位Vss ,位元線*^1 的電位即仍然為起始值Vdd。因此，字元線WL0—旦上升 -3- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 505924 A7 B7____ 五、發明説明（> ) 者，記憶體單元1 Q 0的值就被換寫為"〇 ”。寫入結束後， 位元線DO的電位即藉由預充電電晶體lfl L被回復至Vdd。 (請先閲讀背面之注意事項再填寫本頁) 第6圖傺表示日本特開平9 - 2 3 1 7 68號公報所記載的 SRAM。第6圖的SRAM乃是，記億體單元1〇〇、1〇1、··· 的電源端子VD0和GND端子V S0被連接於單元電源電位控 制電路70的輸出端子，而記億體單元110、111、 ···的 經濟部智慧財產局員工消費合作社印製 電源端子V D 1和6 N D端子V S 1即被連接於單元電源電位控 制電路71的輸出端子，這一點與第5圖的SRAM不同。單 元電源電位控制’電路70、71當電源電位控制信號PVC0、 PVC1分別為低準位時，將電源電位Vdd供給VDO、VD1、 ···,將接地電位Vss供給VSO、VS1···。相反地，電源電 位控制信號P V C 0、P V C 1、...分別為高準位時，將比電 位V d d只低所定準位的第2高電位側電源電位V d d 2供給 VDO、VD1·..，將比接地電位Vss只高所定準位的第2低 電位側電源電位Vg2供給VSO、VS1、，··。在寫入動作時 ，藉只將對應被選擇的選擇體單元之電源電位控制信號 成為高準位，俾使被選擇的記億體單元的電源端子之電 位降低，而使GND端子的電位上昇。藉此，使得被選擇 的記億體單元之資料保持能力降低，而藉由寫入驅動器 13 0所進行的寫入動作會變成高速化者。 [發明擬解決的課題] 但是，第5圖所繪示的習知SRAM上，當結束寫入後， 位元線D0的電位雖藉由預充電電晶體10 L被回復至Vdd， 總有因位元線容量大而所消耗的電力也變大，延遲時間 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 505924 A7 B7 五、發明説明（夕） 也會增大的問題。 而且，如第6圖所繪示的習知S R A Μ上，寫入ff 0 ”邊側 的位元線因畢竟被拉下至接地電位Vs s的緣故，消耗電 力不至於被削減，反而藉由單元電源電位控制電路7 0， 重新需要用於驅動被選擇的記億體單元1 0 0之電源端子 線V D 0和接地端子線V S 0的電力，因此，持有其消費電力 較諸第5圖所示的SRAM更大的問題。 通常在習知的SRAM上，由於配置有多數記憶體單元， 位元線及記億體單元的電源配線或GND配線等容量非常 大，實有為減少驅動所需的延遲時間或電力談何容易之 問題。 本發明的目的在於提供一種半導體記億裝置，藉減少 寫入時位元線的振幅（振動幅度）而減低消費電力，進而 ，謀取寫入之高速化。 [為解決課題的手段] 為解決上述課題，在本案申請專利範圍第1項所記載 的發明為，在以矩陣狀配置的複數記億體單元的接地線 和位元線平行所配置的半導體記億裝置中，其特徵為具 有：一浮動化手段，藉使複數記億體單元的接地線選擇 性的電浮動，就可作為疑似（虛）接地線；和一連接手段 ，要將資料寫入一記億體單元時，將一記億體單元被連 接的虛接地線和上逑記億體單元被連接的位元線中寫入 ” 〇 π邊側的位元線加以電連接。 申請專利範圍第2項所記載的發明乃是在第1項所記 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） I11^― L·-----— (請先閱讀背面之注意事項再填寫本頁) 訂 #1. 經濟部智慧財產局員工消費合作社印製 505924 A7 B7 五、發明説明（4 ) 載的發明中，將虛接地線和上述位元線加K電連接的連 接手段係由，具有高臨限值的M0S電晶體所構成者。 (請先閲讀背面之注意事項再填寫本頁) 申請專利範圍第3項所記載的發明乃是在第1項所記 載的發明中，左右相鄰接的前述記憶體單元其有著所述 虛接地線者。 申請專利範圍第4項所記載的發明乃是在第3項所記 載的發明中，將虛接地線和前述位元線加Μ電連接的連 接手段係由，具有高臨限值的M0S電晶體所構成者。 申請專利範圍第5項所記載的發明乃是在第3項所記 載的發明中，左右相鄰接的前述記憶體單元更共有著前 逑位元線者。 申請專利範圍第6項所記載的發明乃是在第5項所記 載的發明中，將虛（疑似）接地線和前逑位元線加Μ電連 接的連接手段係由，具有高臨限值的M0S電晶體所構成 者。 [發明的實施形態] 繼而，依據附圖詳細說明本發明的實施形態。 經濟部智慧財產局員工消費合作社印製 第1匯係繪示作為本發明第1實施形態的半導體記憶 裝置的SRAM之電路。第2圖係為說明第1圖SRAM動作之 波形圖。 若參照第1圖者，記憶體單元100、101、...110、111 、...被配置成矩陣狀。記憶體單元100、110、..，的GND 端子連接於虛GND線SS0,記憶體單元101、111、...的GND 端子即被連接到虛G N D線S S 1。虛G H D線S S 0、S S 1即和位元 -6- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 505924 A7 _B7_ 五、發明说明（Γ ) 線DO、而、Dl、F1平行被配置著。在位元線DO、51、D1 、01即分別介由PM0S預充電電晶體10L、lflR、11L、11R • . ·連接到電源線。而作為P M 0 s預充電電晶體1 0 L、1 〇 R、 1 1 L、1 1 R、...的閘極信號，乃輸入了預充電信號。虛G N D 線S S 0、S S 1、· · ·即分別介由Ν Μ 0 S等化電晶體2 0 L和2 0 β、 2 1 L和2 1 R、· · ·而分別連接於位元線D 0、1¾、D 1、FI · · · 。而且，虛GND線SSO、SS1···乃分別介由NM0S電源開關 3 0、3 1、...接地。 • 在第1圖上，欲將"D ”寫入記億體單元1 〇 〇時，首先， 使PC為高準位而使位元線DG浮動，將所對應的電源開關 為0N而使虛GND(接地）線SS0浮動，接箸，將對應的等化 電晶體2GL為0N，藉以將位元線D0(起始電位為電源電位 Vdd)和虛GND線SS0(起始電位為接地電位Vss)加以電連 接。藉此，位元線D0和虛GND線SS0的電位，即可決定為 得以下式決定的值。
Veq=(電源電位Vdd)X (位元線D0的容量）/(位元線D0 的容量+虛GND線的容量）。 藉虛GND線SS0的電位只上昇Veq，記億體單元100即降 低資料保持能力，所以當字元線WL0竄升時，記億體單 元1 〇 0内的閂鎖即迅速反轉，得以高速完成寫入動作。 寫入終了後，等化電晶體2 0 L即為〇 F F、電源開關為0 N , 預充電電晶體10L、10 R會變成0N，因而，位元線D0的電 位便回復到起始電位V d d。但是，由於位元線D 0的電位 只降低到Veq的緣故，位元線D0的電位即以高速且低電 本紙張尺度適用中國國家標準（CNS ) A4規格（2i〇X297公釐） -------L------- (請先閱讀背面之注意事項再填寫本頁) 訂 - 經濟部智慧財產局員工消費合作社印製 505924 A7 B7 五、發明説明（b ) 力回歸到V d d。 (請先閱讀背面之注意事項再填寫本頁)
若參照第2圖者，PC在起始狀態下為低準值，PD0(PD1、 ♦ ··)為高準位，Ε00(Ο 、EQ1、FHT、·.·）為低準位，tfLO (WL1、...）為低準位，因而，SS0(SS1、，♦♦)為接地電位 vss, do(Fo、 D1、ϋΤ)即為電源電位Vdd。接著，要是 考盧例如對記憶體單元1〇〇的寫入動作者，首先要將預充 電信號PC定為高準位。接著，藉將SRAM所輸入的位址加 Μ解碼，只將對應虛GND線SS0的電源開關30的閘極信號 定為低準位。更在連接於虛GHD線SS0之兩個NM0S等化電 晶體20 L、20R中，要把”0”寫人記憶體單元1〇〇時即只使 2 0 L為0 Ν ,欲寫入” 1 ”時即只使2 0 R為0 Ν。在此，當作寫入 ”〇”而使等化電晶體20L為0Ν者，虛GND線SS0和位元線D0 即被電連接，虛GND線SS0的電位即上昇，而位元線DO的 電位就下降。在此，如果NM0S等化電晶體20L的臨限值 充分小的話，兩者的電位即倶為，
Veq=(電源電位Vdd)x (位元線D0的容量以（位元線D0的 容量+虛GHD線SS0的容量） 經濟部智慧財產局員工消費合作社印製 由於虛GND線SS0的電位上昇至Veq,雖然記憶體單元 1 0 0、11 0、...的資料保持能力會大幅度降低，雑訊容 限會劣化，因字元線WL0、WL1、·..全都是低準位的緣 故，記憶實料即不至於被破壞。 惟在此狀態若使字元線WL0上升者，記憶體單元100便 與位元線D0、吓連接。若字元線WL0處於高準位的狀態 時，因為記憶體單元1 0 0的資料保持能力會顯著降低，來 -8 ~ 本紙張尺度適用中國國家襟準（CNS ) A4規格（210X297公釐） 505924 A7 B7 五、發明説明（？） (請先閲讀背面之注意事項再填寫本頁) 自位元線DO的電位V®q及來自位元線『0的電位Vdd即對記 億體簞元100之各記憶端子R00、Γ回輸入，藉此，可 迅將邏輯值”0”寫入記憶體單元100。通常在SRAM,因字 元線解碼（列邊側的解碼）所需的遲延時間比行解碼（行 邊側的解碼）所需的遲延時間較長，即K上述的順序進 行寫入動作。 對記憶體單元100寫入資料結束時，首先，使字元線 WL0降落而使EQ0為低準位，藉Μ使NM0S等化電晶體20L 為OFF。接著，藉使PD0為高準位、PC為低準位，分別將 虛GND線SS0的電位回復到Vss,將位元線D0的電位回復 到Vdd。如前所述，由於在寫入動作中位元線D0的電位 不會下降到V s s的近傍（只下降到V eq而已），此時，位元 線D0的再充電所需之電力少量就可，隨著也縮短再充電 所需的時間。 經濟部智慧財產局員工消費合作社印製 此外，在此雖將等化電晶體2 0 L、2 0 R、2 1 L、2 1 R .,. 的臨限值定為充分低值，但臨限值高的場合，即因應其 值而等化後的位元線電位會Μ較諸虛GND線的電位更高 的狀態達到平衡。從而，在可安定進行寫入動作的範圍 內，藉將臨限值儘量提高，就可更為減低位元線再充電 時所消耗的電力。 接著，依據第3圖來說明作為本發明第2實施形態的 SRAM。第3圖所示的SRAM和第1圖所示的SRAM之相異點 在於，其記憶體單元的虛G N D線在左有相鄰接的記憶體 簞元間被共有著。似此在_鄰接的記憶體單元間共有著 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 505924 A 7 B7 五、發明説明（/ ) GND線的第3圖所繪示的SRAM,較諸第1圖所繪示的SRAM 大r其記憶體單元的布局面積小。 (請先閱讀背面之注意事項再填寫本頁) 如第3圖所示，記億體單元100左側的GHD鳙子被連接 於虛GND線GG0,而右側GHD端子即被連接於虛GHD線GG1, 這些兩條虛GND線便在記憶體單元100、110、···內，分 別被電絕緣著。而且，HM0S等化電晶體20L、20R、21L • 2 1 R、· · ·即分別在 D 〇 和 G G 1、Γ5 和 G G 0、Dl *GG2、T1 和GG1、...連接有源電極和汲電極。如繪示於第3圖的 D0和GG1、羽和GG0那樣，經由等化電晶體被連接的虛GHD 線和位元線的一組，乃選擇了分別介由記憶體單元的存 取電晶體及驅動電晶體的源極、汲極兩電極而不被連接 邊側之兩條。 而且，本發明第2實施形態即如第3圖所示，附加了 等化電晶體20C、21C、···和OR間極20G、21G、*··。將 等化電晶體20L、20R、21L、21R、··，的閘極輸人信號分 別定為EQ0、測、EQ1、WT…者，在0R閘極20G、21G、 經濟部智慧財產局員工消費合作社印製 •..的輸入端子分別連接了 EQ0、WU、EQ1、、· . ·在 OR閛極20G、21G、...的輸出端子分別連接了等化電晶 體20C、21C、…·的閘極端子。亦即，20L或20R,21L或 21R、..，中的任一方為0H時，分別藉M20C、21C...連 接虛GND線GG0和GG1、GG1和GG2、...。而和本發明的第 1實施形態同樣，虛GND線GG0和GG1、GG1和GG2...即分 別介由HM0S開闢50、51、52而接地。 繼而，使用第3圖說明作為本發明第2實施形態的 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 505924 A7 B7 五、發明説明（9 ) (請先閱讀背面之注意事項再填寫本頁) SRAM之動作。在作為本發明第2實施形態的SR AM上，雜 和第1圖的SRAM同樣進行寫入動作，但要是考慮對記億 體單元1 ϋ Q的寫入動作者，不但對應虛G N D線G G 0的電源 開關5 0之闊極信號Ρ 0而已，連對應虛G N D線G G !的電源開 關5 1之閘極信號Ρ1也需要為低準位。而且，在此為要寫 入”0"而使NMOS等化電晶體2GL為ON者，不僅止於虛GND 線GG1和位元線DO被電連接而已，藉以等化電晶體20C連 虛GND線GG0也被電連接。因此，虛6ND線G60和GG1的電 位即上昇，而位元線DO的電位卽下降〇此時3者的電位 倶為，
Veq·:電源電位VddX (位元線DO的容量）/(虛GND線GG0 的容量+虛6ND線GG1的容量+位元線DO的容量） 經濟部智慧財產局員工消費合作社印製 因虛GND線GGO、GG1的電位上舁至Veq'，記億國單元100 、1 0 1、1 1 0、1 1 1、...的資料保持能力即降低，雜訊容 限會劣化。尤其是記億體單元101即因字元線WL0後來 會變成高準位，雜訊容限之劣化會較諸其他非選擇記億 體單元110、111、...變大。從而，在本發明的第2賁施 形態中，字元線被選擇而記億體單元的GND端子即使上昇 至Veq、也可取得充分的雜訊容限般，在預先設計布局的 階段必須注意。 再者，在上述的狀態若字元線WL0上昇時，記億體單 元即與位元線D0、而連接。字元線WL0為高準位而記億 體單元的GND端子比起接地電位Vs s更為上昇的狀態時， 由於記億體單位1 0 0的資料保持能力會降低的緣故，從 -1 1- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 505924 A7 B7 五、發明説明（^ ) 位元線D 0會有V e q ^電位輸入，藉自位元線輸人V d d電 位，而迅速將邏輯值” (T寫入記億體單元1 0 0。 (請先閱讀背面之注意事項再填寫本頁) 作為本發明的第2實施形態之SR AM上，寫入時低準位 邊側的位元線之電位V e q、由於比本發明第1實施形態 中寫入時的低準位邊側之位元線電位V eq較低的緣故，其 寫入速度即本發明第2實施形態較快。 但是，如前所逑，鄰接於所選擇的記億體單元100而 被連接至同一字元線WL0的記億體單元101的雜訊容限， 較諸本發明第1會施形態的場合更為惡化。而且，在寫 入動作中位元線的電位會降至Veq’，因而，消費電力不 會減少本發明第1實施形態那樣的程度。 接著，依據第4圖說明作為本發明第3實施形態的 SRAM。作為本發明第3實施形態的SRAM為，對於.日本特 開昭6D-69891號公報所記載的半導體記億裝置，適用本 發明者。作為本發明第3實施形態的SRAM較諸作為本發 明第2實施形態的SRAM,更有可縮小記億體單元面積之可 能性。若參照第4圖者，記億體單元1 0 0、1 0 1、....、 經濟部智慧財產局員工消費合作社印製 1 1 0、1 1 1、·…即以和本發明第2實施形態同樣的連接 規則，其有著分別鄰接於虛G N D線G G 0、G G 1、G G 2、... 的記億體單元。而且，和虛GND線相同，位元線D00、D01 、D 1 2、···也在鄰接的記億體單元之間共有著。字元線 舖設有本發明第1、第2實施形態兩倍的條數，分別以偶 數行的記億體單元，奇數行的記億體單元那樣交替連接 箸。又和本發明第1 、第2實施形態同樣，在起始狀態 -12- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） 505924 A7 B7 五、發明説明（tf ) (請先閲讀背面之注意事項再填寫本頁) 時其位元線D00、D01、Di2、...，即介由預充電電晶體 60、61、62..,而被連接於電源電位，虛0_線000、001 、GG2即經由NM0S電源開關50、51、52、·.·被接地著。 本發明第3實_形態的動作，例如，要將” 0 ”寫入記 憶體簞元的場合，首先將預充電信號PC定為高準位，而 將NM0S電源開關51的閘極信號P1定為低準位，使虛GND 線GG1和位元線D00電浮動。繼而，使EQ0為高準位，將 虛GND線GG1和位元線D00加Μ電連接。藉此，兩者的電 位，成為， (電源電位Vdd)x (位元線D00的容量）/(虛GHD 線GG1的容量+位元線D00的容量） 乃可迅速進行寫入。 作為本發明第3實施形態的SRAM和作為第2實施形態 的SRAM不同，由於在字元線方向只隔一地選擇記憶體單 元的緣故，所鄰接的記億體單元之雜訊容限不會像第2 實施形態那樣劣化，為其特徼。而且，本發明第3實施 形態的消費電力也較諸本發明第2實施形態更可減少。 [發明的效果] 經濟部智慧財產局員工消費合作社印製 得從Μ上的說明明白般，若按本發明者，由於在寫入 、 時，將拉下為低準位邊側的位元線電位不必拉下至接地 電位VSS近傍，也可實行對記憶體單元的寫入，所Μ可 削減隨後的預充電電力，自可減少其所消耗的電力。 通常，SRAM的位元線容量因大如幾PF,故寫入動作時 消費電力的大多數便由位元線的充電電力所佔著。從而 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 505924 A7 _B7 五、發明説明（P ) ，若按本發明者，自可有效地減少SRAM的消費電力。 (請先閱讀背面之注意事項再填寫本頁) 而且，在本發明的SRAM飲將被選擇的記憶體單元GND 端子之電位，驅動為比接地電位Vss更高的電位時，因 為再利用位元線的電荷，故可使此時的消耗電子幾乎為 ” 0 ” 〇 此外，若按本發明者，當字元線竄升時，由於被寫入 邊側的記憶體單元之保持能力已經降低而變成容易寫入 的緣故，自可縮短寫入時間。 而且，若按本發明者，由於當寫入時位元線的電位不 會降至接地電位V s s近傍，所Μ自可縮短其隨後的預充 電時間。 經濟部智慧財產局員工消費合作社印製 再者，若按本發明者，寫入時虛GND線電位和低準位 邊側的位元線電位，會因電源位電位Vddx位元線容量/ (虛GND線容量+位元線容量）而定，所Μ就算配線圖樣的 曝光時間失衡而產生配線變粗或變細，要是虛GND線和 位元線為同一配線層者，因虛GND線和位元線會同樣變 粗或變細的緣故，故可抑制寫入電位的變動，同樣擴散 層容量即使發生失衡，也因影響虛GND線和位元線的雙 方，大多會被互相抵消，似此，對於製程的失衡特強。 而且，若按本發明者，位元線再充電所需的電力僅小 即可，所Κ可抑制寫入動作時發生雜訊。 [圖式的簡單說明] [第1圖] 表示作為本發明第1實施形態的SRAM之電路圖。 -14- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 505924 A7 B7 五、發明説明（〇 ) 「第2圖] 為說明本發明第1實施形態的SRAM動作之波形圖。 [第3画] 表示作為本發明第2實施形態的SRAM之電路圖。 f第4圓] 表示作為本發明第3實施形態的SRAM之電路圖。 [第5圖] 表示習知的SR AM1例的電路圖。 [第6画] (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 表示習 知 SRAM其他例 的電 路 圖 0 [符 號之簡單說明 1 100 ^ 101 110 - 111… > · . 〇5 憶 體 單 元 SS0 ^ SS1 …虛 (疑似） G H D線 D0 - D0 - D1 -ΤΪ. …位 元 線 10L 〜10R % 11L〜 11R… …PM0S預 充 電 電晶 20L -20R 21L〜 21R… …NM0S 等 化 電 晶體 30 , 31… .…電 源 開 關 WL0 、WL1 …字 元 線 GG0 > GG1 GG2… …虛 (疑似）GND線 D00 、D01 D12… …位 元 線 50〜 51… ….電 源 開 關 60 - 61 - 61 …預 充 電 電 晶 體 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims (1)

  1. 505924 A8 B8 C8 D8 、申請專利乾圍 (請先閱讀背面之注意事項再填寫本頁) 1β—種半導體記億裝置，乃是配置為矩陣狀的複數記億體 單元之接地線和位元線平行被配置者，其特徵為具有： 藉將前述複數記億體單元的接地線以選擇性的使其 電浮動而可作為虛接地線的浮動化手段；和 欲將資料寫入1記億體單元時，將前逑1記億體單 元被連接的虛接地線和前述記億體單元被連接的位元 線中寫入” G ”邊側的位元線，加以電連接的連接手段。 2 .如申請專利範圍第1項的半導體記億裝置，其中將前 逑的虛接地線和位元線加以電連接的連接手段僳由， 具有高臨限值的M0S電晶體所構成者。 3.如申請專利範圍第1項的半導體記億裝置，其中左右 相鄰接的前逑記億體單元乃共有著前逑虛接地線者。 4 .如申請專利範圍第3項的半導體記憶裝置，其中將前 述的虛接地線和位元線加以電連接的連接手段僳由， 具有高臨限值的M0S電晶體所構成者。 5.如申請專利範圍第3項的半導體記億裝置，其中左右 相鄰接的前述記億體單元更共有箸前逑位元線者。 經濟部智慧財產局員工消費合作社印製 6 .如申請專利範圍第5項的半導體記億裝置，其中將前 逑的接地線和位元線加以電連接的連接手段僳由，具 有高臨限值的M0S電晶體所構成者。 -16- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）
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