CN1232270A - 半导体存储器 - Google Patents

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Abstract

提供可降低写入时驱动位线的消耗功率和高速写入的静态随机存取存储器。在存储单元中写入“0”时,通过使PC为高电平之后将位线浮置,把对应的电源开关截止后浮置虚拟GND线,导通对应的补偿晶体管,使位线与虚拟GND线电连接。将虚拟GND线的电位上升至由位线与虚拟GND线的电容量比决定的电位后,存储单元降低数据保存能力,字线上升时存储单元内的闩锁迅速地反转,使写入动作高速地结束。

Description

半导体存储器
本发明特别涉及配有将多个存储单元的地线与位线并行排列的静态随机存取存储器的半导体存储器。
图5是表示以往使用的静态随机存取存储器(SRAM)的电路图。如图5所示，SRAM有多个存储单元100、101、…、110、111、…。存储单元100、101、…、110、111、…被排列成矩阵状。将存储单元的接地(GND)接线端接地。在位线D0、 D0、D1、 D1、上，分别连接预充电晶体管10L、10R、11L、11R、…。位线D0、 D0、D1、 D1、…分别通过列选择开关120L、120R、121L、121R、…连接共用位线CD、 CD。在共用位线CD、 CD上，连接写入驱动器130。
下面，用图5说明现有的SRAM写入动作。在初始状态时，位线D0、 D0、D1、 D1、…利用预充电晶体管10L、10R、11L、11R、…被预充电至电源电位Vdd。例如，在对存储单元100写入“0”动作时，首先使预充电晶体管10L、10R、11L、11R、…截止，对应的列选择开关120L、120R导通。由此，按照写入数据D1的值，写入驱动器130的输出通过共用位线对CD、 CD到达位线D0、 D0。其中，由于D1=0，所以位线D0的电位下降至接地电位Vss，位线 D0的电位为原来的初始值Vdd。因此，如果字线WL0开始上升，那么存储单元100的值就被改写为“0”。写入后，位线D0的电位通过预充电晶体管10L返回至Vdd。
图6是表示披露于特开平9-231768号公报中的SRAM的图。图6所示的SRAM与图5所示的SRAM的不同点在于，存储单元100、101、…的电源接线端VD0和GND接线端VS0与单线的电源电位控制电路70的输出接线端连接着存储单元110、111、…的电源接线端，VD1和GND接线端VS1连接在单元的电源电位控制电路71的输出接线端。当电源电位控制信号PVC0、PVC1、…分别是低电平时，单元电源电位控制电路70、71向VD0、VD1、…供给电源电位Vdd，向VS0、VS1、…供给接地电位Vss。相反，电源电位控制信号PVC0、PVC1、…分别是高电平时，向VD0、VD1、…只供给设定电平比电源电位Vdd低的第2高电位侧电源电位Vdd2，向VS0、VS1、…只供给比接地电位Vss高的第2低电位侧电源电位Vg2。在写入动作时，通过仅将对应被选择的电源电位控制信号达到高电平，使被选择的存储单元的电源接线端的电位下降，GND接线端的电位上升。因此，被选择的存储单元的数据保存能力下降，利用写入驱动器130进行的写入动作高速化。
但是，图5所示的现有的SRAM中，写入结束后，位线D0的电位通过预充电晶体管10L返回至Vdd，但由于位线的电容量大，所以存在消耗功率增大，延迟时间也增大的问题。
此外，图6所示的现有的SRAM中，写入“0”的一侧的位线因最终被降低至接地电位Vss而不能使消耗功率减少，相反地，由于利用存储单元电源电位控制电路70驱动被选择的存储单元100的电源接线端VD0和接地接线端VS0的电力成为新的需要，所以与图5所示的SRAM相比，存在消耗功率变得更大的问题。
一般来说，以往的SRAM中，由于排列多个存储单元，所以靠近位线的存储单元的电源布线和GND布线的电容量非常大，存在用于驱动的延迟时间和功率不容易变小的问题。
本发明的目的在于提供通过减小写入位线时的幅度来降低消耗功率，从而可以实现写入高速化的半导体存储器。
为了解决上述课题，本发明的第一方面的特征在于，在把排列成矩阵状的多个存储单元的地线与位线并行排列的半导体存储器中，设置浮置装置和连接装置，浮置装置将多个存储单元的地线有选择地电浮置成为虚拟地线，而连接装置在对一个存储单元进行数据写入时，把连接一个存储单元的虚拟地线和连接所述存储单元的位线中写入“0”的一侧的位线进行电连接。
本发明的第二方面的特征在于，在本发明第一方面中，电连接虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。
本发明的第三方面的特征在于，在本发明第一方面中，左右相邻的所述存储单元共用所述虚拟地线。
本发明的第四方面的特征在于，在本发明第三方面中，电连接虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。
本发明的第五方面的特征在于，在本发明第三方面中，左右相邻的所述存储单元还共用所述位线。
本发明的第六方面的特征在于，在本发明第五方面中，电连接虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。
图1是表示本发明第一实施例的SRAM的电路图。
图2是说明本发明第一实施例的SRAM的动作波形图。
图3是表示本发明第二实施例的SRAM的电路图。
图4是表示本发明第三实施例的SRAM的电路图。
图5是表示现有的SRAM一例的电路图。
图6是表示现有的SRAM另一例的电路图。
下面，参照附图详细说明本发明的实施例。
图1是表示作为本发明第一实施例的半导体存储器的SRAM的电路图。图2是说明图1所示的SRAM动作的波形图。
参照图1，存储单元100、101、…、110、111、…排列成矩阵状。存储单元100、110、…的GND接线端与虚拟GND线SS0连接，存储单元101、111、…的GND接线端与虚拟GND线SS1连接。虚拟GND线SS0、SS1、…与位线D0、 D0、D1、 D1、…并行排列。在位线D0、D0、D1、 D1、…上，分别通过PMOS预充电晶体管10L、10R、11L、11R、…连接电源线。作为PMOS预充电晶体管10L、10R、11L、11R、…的栅极信号，输入预充电信号PC。虚拟GND线SS0、SS1、…分别通过NMOS补偿晶体管20L和20R、21L和21R、…分别与位线D0、 D0、D1、 D1、…连接。此外，虚拟GND线SS0、SS1、…分别通过NMOS电源开关30、31、…接地。
图1中，当在存储单元100中写入“0”时，首先使PC为高电平，位线D0为低电平，对应的电源开关30截止，虚拟GND(地)线SS0浮置，接着，通过使补偿晶体管20L导通，将位线D0(初始电位为电源电位Vdd)和虚拟GND线SS0(初始电位为接地电位Vss)电连接。由此，位线D0和虚拟GND线SS0的电位按Veq=(电源电位Vdd)×(位线D0的电容量)/(位线D0的电容量+虚拟GND线的电容量)确定的值决定。
由于虚拟GND线SS0的电位仅上升至Veq，存储单元100的数据保存能力下降，所以字线WL0上升时存储单元100内的闩锁迅速地反转，写入动作高速地结束。写入动作结束后，补偿晶体管20L截止，电源开关30导通，预充电晶体管10L、10R变得导通，位线D0的电位就返回初始电位Vdd。但是，由于位线D0的电位仅下降至Veq，所以可高速且低功率地将位线D0的电位复位至Vdd。
参照图2，由于初始状态下PC为低电平，PD0(PD1、…)为高电平，EQ0( EQ、EQ1、 EQ1、…)为低电平，WL0(WL1、…)为低电平，所以SS0(SS1、…)为接地电位Vss,D0( D0、D1、 D1)为电源电位Vdd。接着，例如如果考虑对存储单元100的写入动作，那么首先预充电信号PC变为高电平。随后，通过把输入给SRAM的地址译码，只有对应于虚拟GND线SS0的电源开关30的栅极信号PD0变为低电平。而且，在连接于虚拟GND线SS0上的两个NMOS补偿晶体管20L、20R中，在存储单元100中写入“0”的情况下只有20L导通，而写入“1”的情况下只有20R导通。其中，如果作为写入“0”的NMOS补偿晶体管20L导通，那么虚拟GND线SS0与位线D0电连接，虚拟GND线SS0的电位上升，位线D0的电位下降。其中，如果NMOS补偿晶体管20L的阈值充分小，那么两者的电位同时变为Veq=(电源电位Vdd)×(位线D0的电容量)/(位线D0的电容量+虚拟GND线SS0的电容量)。通过虚拟GND线SS0的电位上升至Veq，存储单元100、110、…的数据保存能力大幅度地下降，噪声容限恶化，但由于字线WL0、WL1、…都为低电平，所以存储数据未达到被破坏的程度。
其次，在该状态下如果字线WL0升高，那么存储单元100与位线D0、 D0连接。由于字线WL0在高电平状态下存储单元100的数据保存能力显著下降，所以通过将来自位线D0的电位Veq和来自 D0的电位Vdd输入给存储单元100的各自存储接线端R00、 R00，在存储单元100中可迅速地写入逻辑值“0”。一般来说，在SRAM中，由于字线译码(列侧译码)所需的延迟时间一般比行译码(行侧译码)所需的延迟时间长，所以按以上顺序进行写入动作。
一旦对存储单元100的数据写入结束，那么首先是字线WL0下降，EQ0变为低电平，使NMOS补偿晶体管20L导通。接着，PD0变为高电平，PC变为低电平，分别使虚拟GND线SS0的电位返回Vss，位线D0的电位返回Vdd。如上所述，由于写入动作中位线D0的电位未下降至Vss(仅下降至Veq)，所以此时位线的再充电所必需的功率减少后，再充电所必需的时间也变短。
再有，其中，补偿晶体管20L、20R、21L、21R、…的阈值为充分低的阈值，但在阈值高的情况下，按照该阈值补偿后的位线电位也按比虚拟GND线电位高的状态达到平衡。因此，在进行稳定写入动作的范围内，通过尽量提高补偿晶体管的阈值，可以进一步消减位线再充电时的消耗功率。
下面，参照图3说明本发明第二实施例的SRAM。图3所示的SRAM与图1所示的SRAM的不同点在于，在左右相邻的存储单元之间共用存储单元的虚拟GND线。这样，相邻的存储单元之间共用GND线的图3所示的SRAM比图1所示的SRAM的存储单元配置面积小得多。
如图3所示，存储单元100左侧的GND接线端与虚拟GND线GG0连接，右侧的GND接线端与虚拟GND线GG1连接，这两个虚拟GND线在存储单元100、110、…内分别被电绝缘。此外，NMOS补偿晶体管20L、20R、21L、21R、…分别将源极和漏极连接在D0和GG1、 D0和GG0、D1和GG2、 D1和GG1、…上。如图3的D0和GG1、 D0和GG0所示，分别通过存储单元的存取晶体管和驱动晶体管的源和漏电极，选择未连接侧的两个通过补偿晶体管连接的虚拟GND线和位线的组。
而且，本发明的第二实施例中，附加有图3所示的补偿晶体管20C、21C、…和OR门20G、21G、…。如果补偿晶体管20L、20R、21L、21R、…的栅极输入信号分别为EQ0、 EQ0、EQ1、 EQ1、…，那么在OR门20G、21G、…的输入接线端上分别连接EQ0、 EQ0、EQ1、 EQ1、…，在OR门20G、21G、…的输出接线端上分别连接补偿晶体管20C、21C、…的栅极接线端。就是说，20L或20R、21L或21R、…的任何一个导通时，分别通过20C、21C、…与虚拟GND线GG0和GG1、GG1和GG2、…连接。与本发明第一实施例同样，虚拟GND线GG0和GG1、GG1和GG2、…分别通过NMOS开关50、51、52、…接地。
下面，用图3说明作为本发明第二实施例的SRAM的动作。本发明第二实施例的SRAM中，进行与图1的SRAM同样的写入动作，但例如如果考虑对存储单元100的写入动作，那么不仅对应于虚拟GND线GG0的电源开关50的栅极信号P0变为低电平，而且对应于虚拟GND线GG1的电源开关51的栅极信号P1也变为低电平。而且，如果其中作为写入“0”的NMOS补偿晶体管20L导通，那么不仅虚拟GND线GG1和位线D0电连接，而且通过补偿晶体管20C电连接至虚拟GND线GG0。因此，虚拟GND线GG0和GG1的电位上升，而位线D0的电位下降。此时三者的电位同时变为Veq’=电源电位Vdd×(位线D0的电容量)/(虚拟GND线GG0的电容量+虚拟GND线GG1的电容量+位线D0的电容量)。由于虚拟GND线GG0、GG1的电位上升至Veq’，所以存储单元100、101、110、111、…的数据保存能力下降，噪声容限恶化。由于字线WL0随后变为高电平，所以尤其存储单元101的噪声容限的恶化变得比其它非选择存储单元110、111、…更大。因此，本发明第二实施例中，即使字线选择的存储单元的GND接线端上升至Veq’，在配置设计阶段也必须预先注意，以便可获得充分的噪声容限。
可是，如果在该状态下提高字线WL0，那么存储单元100与位线D0、 D0连接。在字线WL0为高电平，存储单元的GND接线端也上升到比接地电位Vss高的状态下，由于存储单元100的数据保存能力下降，所以通过输入来自位线D0的Veq’，输入来自位线 D0的Vdd电位，可迅速地在存储单元100中写入逻辑值“0”。
由于本发明第二实施例的SRAM的写入时的低电平侧的位线电位Veq’比本发明第一实施例写入时的低电平侧的位线电位Veq低，所以在写入速度上本发明第二实施例更快。
但是，如上所述，连接相邻被选择的存储单元100同一字线WL0的存储单元101的噪声容限比本发明第一实施例的情况恶化。此外，由于写入动作中位线的电位下降至Veq’，所以与本发明的第一实施例相比，未消减消耗功率。
下面，参照图4说明本发明第三实施例的SRAM。相对于特开昭60-69891号公报中披露的半导体存储器，本发明第三实施例的SRAM将采用本发明的半导体存储器。本发明第三实施例的SRAM，与本发明第二实施例的SRAM相比，可以使存储单元的面积更小。参照图4，存储单元100、101、…、110、111、…按与本发明第二实施例同样的连接规则将虚拟GND线GG0、GG1、GG2、…由分别相邻的存储单元共用。此外，与虚拟GND线同样，位线D00、D01、D12、…在相邻的存储单元之间共用。字线仅敷设本发明第一、第二实施例的两倍个数，使各自偶数列的存储单元、奇数列的存储单元交替连接。与本发明的第一、第二实施例同样，初始状态时，位线D00、D01、D12、…通过预充电晶体管60、61、62、…连接电源电位，虚拟GND线GG0、GG1、GG2、…通过NMOS电源开关50、51、52、…接地。
本发明第三实施例的动作，例如在存储单元100中写入“0”的情况下，首先使预充电信号PC为高电平，NMOS电源开关51的栅极信号P1为低电平，将虚拟GND线GG1和位线D00进行电浮置。接着，使EQ0为高电平，将虚拟GND线GG1与位线D00电连接。由此，两者的电位变为(电源电位Vdd)×(位线D00的电容量)/(虚拟GND线GG1的电容量+位线D00的电容量)，可快速地进行写入。
作为本发明第三实施例的SRAM，与第二实施例的SRAM不同，由于在字线方向上仅选择每隔一个存储单元的存储单元，所以具有相邻的存储单元的噪声容限不象第二实施例那样差。与本发明第二实施例相比，本发明的第三实施例还可以减少消耗功率。
由以上说明可知，按照本发明，由于写入时即使将下降至低电平侧的位线电位不下降至接地电位Vss附近也可以实施对存储单元的写入，所以可以减少随后的预充电功率，从而可以降低消耗功率。
一般来说，由于SRAM的位线电容量为几pF左右，所以写入动作时的消耗功率的大部分占有位线的充电功率。因此，按照本发明，可以有效地减少SRAM的消耗功率。
此外，本发明的SRAM中，在以比接地电位Vss高的电位驱动被选择的存储单元的GND接线端时，由于再利用了位线的电荷，所以可以使此时的消耗功率大致为0。
此外，按照本发明，在字线上升时刻，由于通过可写入侧的存储单元的数据保存能力已经下降，写入变得容易，所以可以缩短写入时间。
此外，按照本发明，由于写入时位线的电位未下降至接地电位Vss附近，所以可以缩短随后的预充电时间。
此外，按照本发明，由于写入时的虚拟GND线电位和低电平侧的位线电位按电源电位Vdd×位线电容量/(虚拟GND线电容量+位线电容量)来决定，所以即使布线图形的曝光时间离散，产生或宽或细的布线，但如果虚拟GND线与位线为同一布线层，那么由于虚拟GND线和位线同样或宽或细，所以可抑制写入电位的变动，同样地，即使产生扩散层电容量的离散，由于对虚拟GND线和位线都产生影响，所以这些影响可大多被相互抵消，工序离散小。
而且，按照本发明，由于位线的再充电所需功率变小，所以可抑制写入动作时的噪声产生。

Claims (6)

1．半导体存储器，该半导体存储器把排列成矩阵状的多个存储单元的地线与位线并行排列，其特征在于包括：
浮置装置，将多个存储单元的地线通过有选择地电浮置成为虚拟地线，和
连接装置，在对一个存储单元进行数据写入时，把连接所述一个存储单元的虚拟地线和连接所述存储单元的位线中写入“0”的一侧的位线进行电连接。
2．如权利要求1所述的半导体存储器，其特征在于，电连接所述虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。
3．如权利要求1所述的半导体存储器，其特征在于，左右相邻的所述存储单元共用所述虚拟地线。
4．如权利要求3所述的半导体存储器，其特征在于，电连接所述虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。
5．如权利要求3所述的半导体存储器，其特征在于，左右相邻的所述存储单元还共用所述位线。
6．如权利要求5所述的半导体存储器，其特征在于，电连接所述虚拟地线和所述位线的连接装置由具有高阈值的MOS晶体管构成。
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