CN1298541A - 一个具有零静态功率的存储器解码器 - Google Patents

Abstract

一种用于一个存储器单元的解码器使用动态电流读出该存储器单元的导电状态。该解码器包括由一电压源予充电的一个读出电路。当通过一个接入开关该读出电路同电压源断开以及该存储器单元连接到电路接地线时,读出电路放电,如果该存储器单元导通以及保持其电荷,如何该存储器单元不导通。赖于该读出电路是否被放电,读出电路输出代表该存储器单元的导电状态的信号。对于低频工作,一个弱反馈晶体管在被初始充电后保持读出电路在充电状态,以及在连接到存储器单元后,如果该存储器单元不导通,则保持该输出信号并抵消电路漏电效应。

Description

一个具有零静态功率的存储器解码器

发明背景

1．发明领域

本发明涉及一个解码器，它解码存储器阵列中存储器单元的导电状态，特别涉及减少该解码器的静态功率消耗的改进。本发明还涉及采用经改善的解码器的可编程逻辑器件(“PLD”)，以便在起动PLD期间初始化该PLD的逻辑阵列。

2．现有技术说明

在电子设备中的存储器包括一系列按行和列排列的存储器单元和各种外围电路寻址阵列中的各个单元，以便编程一个单元，擦除一个单元和读出一个单元的编程状态。图1A说明一种类型的电可擦除可编程只读存储器(EEPROM)单元10A，具有一个DMOS存储器晶体管1和一个存取晶体管15。存储器晶体管1也有一个漏极D，一个源极S，一个浮动栅极FG，以及一个连接到位线BL的控制栅CG，如在现有技术中所熟悉的，单元10可以通过施加合适的电压到漏极，源极和控制栅进行编程，使得器件的沟道11处导电状态(代表第一逻辑状态)或处于非导电状态(代表另一逻辑状态)。非导电状态由以负电荷载体充电浮动栅实现。而导电状态是当该负电荷载体从浮动栅消去时出现。存取晶体管(access transistor)15具有连接到接收-读地址(R_ADD)信号的一条字线WL的一个控制栅。存取晶体管由允许该存储器单元被读出，编程或擦除的R_ADD信号有选择性地导通和截止。单元10被认为是一个全特性的EEPROM，因为存取晶体管1允许每一字节或存储器晶体管1是单独地编址的。标准的和闪速的EEPROM不具有同每个存储器晶体管相关的存取晶体管，并必需成群地擦除。

有选择地连接到位线的读出放大器20允许单元10A的状态被读出。在读出操作期间，存取晶体管15呈现导电，以使存储器晶体管1的源极连接到器件的地。一低DC电压通过该读出放大器或一个分开的负载电路施加到位线BL。读出放大器20通过读出流通单元的沟道的电流强度并同一个参考电流比较来确定该单元的逻辑电平。一个导电单元将具有高于参考电流的电流流量并将被检测作为第一逻辑状态，一个非导电单元具有小电流或无电流并将被检测作为另一逻辑状态。一个导电单元是否被考虑逻辑高或逻辑低这将是任意的并取决于应用。编程并擦除图1A的单元的细节从另外的美国专利U.S.5,687,352了解。

图1B说明第二类型的存储器单元10B，它使用一个另外的高压NMOS(HVNMOS)晶体管17将读操作同编程操作相隔离。这样的一个单元是通过例如由于施加下列信号使其不导电而整体擦除：CG=V_pp(12V)；P_ADD=逻辑“1”(5V)；DATA=逻辑“0”(Gnd)；R_ADD=“0”。这将一开始就消除晶体管1的浮动栅FG上的任何电荷。然而，当CG接着连接到地时，浮动栅捕获负电荷，使晶体管1呈现不导电状态。该单元通过将CG连接到地，从而施加V_PP(12V)到P_ADD，然后施加一个信号OV或V_pp作为DATA信号进行编程。如果DATA=V_PP，晶体管1呈现导电状态。如果DATA=OV，则该晶体管不导电。

普通读出放大器的缺陷在于在读操作期间对位线而言静态DC电压可以成为可利用的。由于一个存储器阵列包括大量单元，所以当解码器用于读出存储器状态时，例如在初始化一个电池操作的电子器件期间，将使用比微不足道的功率量大得多的功率量。当对于低电压器件的行业增加时这是特别关心的问题。例如菲利普半导体公司销售一系列低压复杂的PLD(“CPLD”)，其商标名是COOLRUNNERTM。这些器件在从非易失性存储器初始化逻辑阵列之后标称工作在3V。然而，在初始化逻辑阵列期间，从读出放大器提取的静态DC功率大于正常操作期间由CPLD使用的功率。在该初始化期间的功率提取与所要求的器件的低功率，低电压操作不一致。

发明概述

因此，需要一种用于电子器件的存储器解码器，其使用的静态功率比现有技术中目前可得到的更低。

一般地说，按照本发明的一个方面，用于一个存储器单元的解码器使用动态电流读出一个存储器单元的导电状态。解码器包括一个读出电路，该读出电路在与存储器单元相关的存取开关断开时从一个电压源予充电。赖于该读出电路与该电压源断开以及用于该存储器单元的存取开关的接通，如果存储的单元导电，读出电路放电，以及如果该存储器单元不导电，保持其电荷。赖于该读出电路是否被放电，读出电路输出表示存储单元导电状态的一个信号。

本发明是基于这种认识，即如在已知器件中那样，没有必要将一个电压源直接连接到一个存储器单元以便读出通过该存储器单元的电流流量。本发明基于进一步的认识，即对于高频工作，在一个集成电路中的电路部分具有足够的寄生电容维持少量电荷以在给定节点保持一个电压。对于低频工作，予充电可以由微弱反馈晶体管提供的一个细流(trickle)电流保持，以低消漏电效应。这样，本发明使用可充电电路部分的动态充电，而不管该可充电电路部分是否由一个存储器单元放电，将产生一个解码器输出信号，该信号表示该存储器单元的导电状态。按此方法，无静态功率消耗。可以消耗的电流仅仅是很小的电流，该电流可以提供来抵消该电路中的漏电流，以维持读出电路予充电后被充电，如果存储器单元不导电的话。

本发明还涉及解码存储器单元的方法以及一个可编程逻辑器件，该器件由具有按本发明的解码器的非易失性存储器初始化一个可编程阵列。

本发明的这些和其他目的，特征和优点参照下列详细说明和附图将成为显而易见。

附图简要说明

图1A说明第一类型的普通的EEPROM存储器单元，以及一个读出放大器；

图1B说明第二类型的普通的EEPROM单元；

图2是按本发明的一个动态读出电路的电路图；以及

图3是具有按本发明的动态读出电路的逻辑阵列和存储器器件的PLD的功能方块图。

优选实施例的详细说明

图2是形成按本发明的解码器部分的读出电路30的电路图。该读出电路包括一个第一端P_t，用于连到存储器单元，输入开关Q₁,Q₂,由开关Q₅,Q₆形成的反相器32，以及一个反馈开关Q₄，开关Q₁是一个NMOS晶体管，具有连接到一个输入端V_ref的控制栅极，连接到一端P_t的源极，以及连接到开关Q₂漏极的漏极，Q₂是一个PMOS晶体管。予充电晶体管Q₂具有连接到一输入端pcb(“予充电棒”)的控制栅极，它接收一个控制时钟信号。晶体管Q₂的源极连接到一第一电压V_dd。

反相器32具有通过线SA1连接到晶体管Q₁的漏极的输入结点33和连接到输出线SA2以及读出电路输出端OUT_BAR的输出结点35。该反相器是由一个PMOS晶体管Q₅构成的，晶体管Q₅的源极连接到电压源V_dd，控制栅极连接到该反相输入结点33，而漏极连接到NMOS晶体管Q₆的漏极。晶体管Q₆的控制栅极连接到该反相的输入结点33。而晶体管Q₆的源极连接到第二个较低的电压源，在目前情况是接地的。反馈开关Q₄是一个PMOS晶体管，其源极连接到电压源V_dd，漏极连接到线SA1。反馈晶体管Q₄的控制栅极连接到该反相器的输出端结点35。

读出电路30通过存储器晶体管1由存取开关有选择性地连接到地。如在图1的单元10的情况，存取开关可以物理地设置在相邻存储器晶体管的存储器阵列中。对于另一类型的存储器单元，可以提供如虚线说明的公开的存取开关40。在初始状态，该存取开关打开，由此将存储器晶体管1从地断开。开关Q₁通常是导电的，原因是由在端V_ref施加的一个参考电压使其保持导通。在此情况该参考电压接近等于V_dd/2。输入端pcb引起低电平，使PMOS予充电开关Q₂导电，并使线SA1充电到电压V_dd。由于开关Q₁两端的电压降，P_t端的电压是低于参考电压V_RFF的一个阈值电压。由于线SA1上的电压是逻辑高电平，PMOS开关Q₅为OFF(不导电)，而NMOS开关Q₆导电。读出电路的结点35由此连接到地，则逻辑低电平作为输出端OUT_BAR的输出电压。随即PMOS反馈开关Q₄也处于ON状态。这样，在初始状态，线SAI和P_t端予充电，而P_t端并不通过存储器单元连接到地。

应当指出节点33保持在逻辑高电平是由于来自源V_dd，的通过晶体管Q₄的部分的电荷滞留和部分补充。通过线SAI中的寄生电容，以及反馈晶体管Q₄，晶体管Q₅和Q₆，和存储器单元自身晶体管的本体电容电荷保持在读出电路30中。这样线SAI和晶体管Q₄,Q₅,Q₆的本体电容形成该读出电路的可充电电路部分。反馈晶体管Q₄是一个弱晶体管，这意味着它具有大比值L/W的导电沟道。选择晶体管Q₄，使其当充电晶体管Q₂断开时从源V_dd提供足够的电流以维持节点33的电压为逻辑高电平。这样晶体管Q₄提供一个细流电流(毫微安量级)以抵消来自电路的漏电流。通过说明，赖于位线上的实际漏电流，如像晶体管Q₂那样，晶体管Q₄仅提供约1/50的电流到线SAI。

由此Pcb端被激发为逻辑高电平，这使予充电开关Q₂OFF。由于上述原因线SAI和节点33保持其逻辑电平。之后存储器单元10因使其存取开关导电使存储晶体管连接到地而被解码。如果存储器单元导电，线SA1和P_t端将被放电，使反相器输入节点33为低电平。这是因为存储器单元10消失的电荷比从V_dd通过弱反馈晶体管Q₄输送的电荷多。这样反相器32的输出端将变成逻辑高电平，由此使反馈开关Q₄断开。由于开关Q₂和Q₄都断开，线SA1不由电压源V_dd来充电，而读出放大器的输出端OUT_BAR保持在逻辑高电平。导电的存储器单元10能动地使节点33的电压下降，从而使读出电路30的输出端(OUT_BAR)为逻辑高电平。如果连接到P_t端的存储器单元10不导电，则P_t端和线SA1将不通过存储器单元10放电。反相器32的输出端将由此保持低电平，从而使反馈晶体管Q₄保持导电状态。随着反馈晶体管Q₄导电，线SA1保持由源V_dd充电，从而使读出电路的解码输出端为逻辑低电平。由此弱反馈晶体管Q₄将在这样的一个时间周期内保持节点33为高电平，即当读出电路已由晶体管Q₂充电和该存储器晶体管已经通过存取开关连接到地之前以及该存储器晶体管已经通过该存取开关连接到地之后而如果该存储器晶体管尚未导电的话。

在图3中，提供了反馈晶体管Q₄，因为读出电路期待低频工作，在存取开关导通前予充电保持至少200-300ns。这样在解码存储器单元前晶体管Q₄防止节点33逻辑状态的过早变化。在有可能一个容性储存元件抵消漏电效应的同时，根据半导体制造立场提供反馈晶体管Q₄作为一个储存元件正好是不难的。对于高频工作，予充电必须仅保持很短的周期(例如2-3ns)，反馈晶体管就不需要的，因为在予充电和启动存取开关之间线SA1，反相晶体管以及存储器单元本身的体电容能在短时间周期内保持节点33高电平。

本发明的读出电路具有的优点在于在解码期间仅使用动态DC电流。换言之，在存储器单元存取开关为导电状态时，一个DC源不连接到该存储器单元，除反馈晶体管Q₄提供的细流电荷外。在该存储器单元不连接到地时，宁可电压源V_dd用于予充电读出电路。当存储器单元通过存取开关连接到地解码该存储单元时，如果由于读出电路放电该单元导电，则动态电流将流动。如果与在解码进行期间连接DC的已知解码电路相比较，消耗的功率显著地小。

图3说明一种PLD，其包括具有按本发明的解码器的存储器阵列。该PLD包括一个非易失性存储器阵列50，它包括多个按行(位线A₀-A_N)和列(字线B₀-B_N)配置的EEPROM存储器单元(EE₀₀-EE_NN)。如图2中所示，一个读出电路60的阵列包括多个电路SC₀-SC_N，每个电路具有连接到各自位线A₀-A_N的端P_t。一个可编程阵列70包括多个按行A₀-A_N和列C₀-C_N配置的可编程单元LA₀₀-LA_NN。数据输入端I₀-I_N连接到相应行A₀-A_N。该输入端I₀-I_N连接到例如另一逻辑阵列的输出或连接到PLD的输入引线。在此情况下，可编程单元是SRAM单元，也可以是其他形式的锁存器。

一个功能元件120连接到可编程阵列70。该功能元件例如可以是OR门或AND门这样的逻辑门阵列。另外，该功能元件可以是一个宏单元。宏单元是控制PLD中数据的路由选择的电路。例如，一个宏单元可以包括一个多路复用器和一个或多个逻辑门以及控制数据如何从一个逻辑阵列另一个或到PLD的输出引线的路由选定，该可编程阵列70确定输入端I₀-I_N如何连接到该功能元件120。

时钟80把时钟信号提供到一个格雷码定序器90，还提供到读出电路SC₀-SC_N的每一个的pcb输入端。响应时钟信号，格雷码定序器提供格雷码到每个存储器地址解码器100和逻辑阵列地址解码器110。由此用于阵列50的解码器包括该格雷码定序器90，存储器地址解码器100，和读出电路阵列60。

使用格雷码来进行地址解码在技术中是熟悉的。格雷码是一个二进制码序列，其中只有一位在从一个状态转到下一状态时改变，并且相对于在一个装置内的总线上传输而言具有某些优点。使用格雷码于存储器解码器中是熟悉的技术，例如，从美国专利U.S.5,687,352了解。在图3中，格雷码定序器产生6位格雷码用于驱动存储器地址解码器和逻辑阵列地址解码器。

下列表说明用在图3电路和读出放大器相应状态中的示例性格雷码序列。

表

读出电路阵列60的格雷码序列90结合时钟信号发生器80工作如下。当格雷码在初始地址(步骤1)和时钟信号在逻辑低电平时，所有字线B₀-B_N为逻辑低电平，使每个存储器晶体管的存取开关不导电。当每个读出电路的pcb端接收到逻辑低时钟信号时所有读出电路SC₀-SC_N被予充电。每个读出电路SC₀-SC_N的解码器输出是逻辑低电平。当时钟信号到达高电平(步骤1)时，格雷码保持相同电平，字线B₀上每个单元EE₀₀-EE_0N的存取开关变成导电以及每个读出电路SC₀-SC_N解码其相应位线的第一单元，即连接到字线B₀的单元。如参照图2在前面所讨论的那样，导电的存储器单元将传导电流并驱使位线为低电平，从而改变了该读出电路的输出状态。不导电的存储器单元将不传导电流并使位线为高电平。位线和每一个读出电路的状态将由反馈晶体管Q₄维持。在步骤1结束时，在字线B₀上的每个单元EE₀₀-EE_0N由相应的读出电路SC₀-SC_N解码。

当时钟信号再变低电平(步骤2)时，格雷码定序器90输出下一个序列的格雷码，其去激励字线B₀上单元的存取开关，使得所有字线B₀-B_N再次被去激励。之后所有位线的读出电路被再次予充电。接着时钟信号到达高电平(步骤3)，在字线B₁上单元EE₁₀-EE_1N的存取开关接通和字线B₁上的所有单元由相应读出电路SC₀-SC_N解码。该序列沿字线继续直到在所有字线B₀-B_N上的所有单元已被读出。当所有单元已解码时寻址和读出过程停止。

按本发明的读出电路的优点在于在读操作期间为了为读出而在位线中引入DC电流基本上没有DC功率的消耗。宁愿在予充电的前沿即当时钟信号到达低电平和线SA1和相关读出电路的反馈开关被予充电时，只存在动态电流。如果正在读出的单元是导电的，则由于读出电路的放电，在由该读出电路估算的前沿也存在同样小的动态电流。为说明目的，一个已知的PLD具有按现有技术操作的接近1000个读出放大器，为解码器而初始化PLD要消耗大约20-40mA电流。而用按本发明的读出电路的一个PLD期待电流消耗降低到约1/10到1/50。

应指出读出电路的阵列60还包括与每个读出电路相关的一个标准输出缓冲器。当解码存储器阵列50的每个单元时，在与先进的格雷码序列结合的逻辑阵列解码器控制下，相应的每个逻辑阵列锁存器LA由相应的读出电路的输出编程。编程锁存器LA是普通的，因此在此不再描述。

借助处理或工艺技术制造本发明的解码器是不重要的，并可用任何标准的双极或CMOS处理。

虽然已表示和描述了本发明的优选实施例，但是本专业技术人员将理解按这些实施例可以作出许多改变而不脱离本发明的原则和精神，其范围按权利要求限定。例如，据前述将显而易见的是阵列元件数量，即阵列尺寸，对任何阵列可以是变化的然而不脱离在此所述原则。此外，本发明不限制使用格雷码来改进存储器地址解码器。可使用其他合适的控制信号去控制该地址解码器和读出电路。

根据详细说明，本发明的许多特征和优点是显而易见的，并且由附加的权利要求覆盖落在本发明真正精神和范围内的所有这些特征和优点。由于对本专业技术人员而言将容易产生许多修改和变化，因此不希望将本发明限制到所说明并描述的精确的结构和操作，而由此所有适当修改和等效物可被重归类到落在本发明的范围之内。

Claims (12)

1．一种用于存储器单元(10)的解码器，解码器包括一个读出电路(30)，读出所说存储器单元的导电状态，其特征在于：

读出电路包括一个可充电电路部分(SA1,Q₄,Q₅,Q₆)，当连接到一个电势源(V_dd)时被充电，以及

解码器控制读出电路和所说存储器单元(ⅰ)将所说可充电电路部分连接到电势源以便对所说可充电电路部分充电，以及(ⅱ)根据所说存储器单元的导电状态，连接所说可充电电路部分和所说存储器单元，使得所说可充电电路部分放电。

2．按权利要求1的解码器，其中所说读出电路包括一个予充电开关(Q₂)，其有选择性地将所说可充电电路部分连接到电势源。

3．按权利要求1的解码器，其中所说读出电路还包括一个反馈开关(Q₄)，当由于所说存储器单元不导电而所说可充电电路部分不放电时，其将所说可充电电路部分连接到电势源，所说反馈开关比所说予充电开关实质上是更弱的晶体管和用比所说予充电开关实质上更小的电流充电所说可充电电路部分。

4．按权利要求1的解码器，其中所说可充电电路部分包括至少一个(ⅰ)在读出电路中的晶体管(Q₄,Q₅,Q₆)的寄生体电容和(ⅱ)在该读出电路中的导体(SA1)的寄生电容。

5．一个集成电路，包括至少一个存储器单元和用于读出该存储器单元的导电状态的读出电路，所说读出电路包括：

第一电压电源(V_dd)；

第一端(Q₂)，连接到所说存储器单元；

一个输出端(OUT_BAR)，其输出一个指示该存储器单元导电状态的逻辑信号；

一个反相器(32)，具有连接到所说第一端(P_t)的一个反相器输入端(33)和连接到所说输出端的一个反相器输出端(35)；

一个反馈开关(Q₄)具有(ⅰ)一个主电流路径，其一端连接到所说第一电源电压和其第二端连接到所说反相器输入端及所说第一端，以及(ⅱ)一个控制栅极连接到所说反相器输出端；以及

一个予充电开关(Q₂)具有(ⅰ)一个主电流路径，其一端连接到所说第一电压电源和第二端连接到所说第一端及所说反相器输入端，以及(ⅱ)一个控制端接收一个充电控制信号，

当所说存储器单元未连接到比所说第一电压电源电势低的第二电压电源时，一旦在所说予充电开关接收第一充电控制信号时就对读出电路进行充电，该读出电路被予充电，反相器输出为逻辑低电平，同时所说反馈开关导电；以及

一旦在所说予充电开关接收第二充电控制信号，就将使该予充电开关变成不导电的并将所说存储器单元连接到该第二个较低的电压电源，所说读出电路赖于存储器单元的导电状态进行放电，

当存储器单元的导电状态是导电的，则读出电路被放电，并使所说反相器的输出变成逻辑高电平和所说反馈开关不导电，以及

当存储器单元的导电状态是不导电的，则所说反相器的输出变成逻辑低电平和所说反馈开关导电，以保持该反相器的输出为逻辑低电平。

6．一个集成电路，包括至少一个存储器单元(10)和用于解码所说至少一个存储器单元的导电状态的解码器，所说解码器包括：

用于将集成电路上的(Q₂)可充电电路部分(SA1,Q₄,Q₅,Q₆)连接到电势(V_dd)源以对所说可充电电路部分进行充电的装置；

用于至少实质上从该电势源去耦(Q₂)所说可充电电路部分的装置；

用于当所说单元为(OUT_BAR)导电时连接(40)所说可充电电路部分和所说至少一个存储器单元以使得所说可充电电路部分放电的装置；以及

用于当所说至少一个存储器单元和所说可充电电路部分如此连接时,取决于所说可充电电路部分是否放电输出指示所说存储器单元导电状态的一个输出信号的装置。

7．按权利要求6的集成电路，还包括：

一个弱晶体管，将可充电电路部分连接到一个电势源，以便如果该可充电电路部分并不因存储器单元正处不导电状态而不被放电维持输出信号于相同状态。

8．一种可编程逻辑器件，包括：

一个第一可编程阵列(50)，包括多个存储器(EE_N10)单元，每个在第一导电状态和第二不导电状态之间可编程；

一个第二可编程阵列(70)包括多个可编程单元；

一个功能元件(120)，连接到第二可编程阵列，该功能元件赖于该第二可编程阵列的编程状态而受到控制；

一个解码器(60,80,90,100)，连接到该第一可编程阵列，其解码第一可编程阵列中的所说存储器单元的导电状态，并输出指示所说存储器单元编程状态的逻辑信号，以编程所说第二可编程阵列的相应可编程单元，所说解码器包括：

一个读出电路(30)，其包括一个可充电电路部分，当连接到一个电势源时，它维持充电；以及

该解码器控制该读出电路和该第一可编程阵列(ⅰ)将所说可充电电路部分连接到该电势源以充电所说可充电电路部分，以及(ⅱ)连接该读出电路和存储器单元，使得所说可充电电路部分赖于所说存储器单元的编程状态而放电。

9．按权利要求8的可编程逻辑器件，其中所说读出电路包括一个予充电开关(Q₂)，其有选择性地将所说可充电电路部分连接到电势源。

10．按权利要求9的可编程逻辑器件，其中所说读出电路还包括一个反馈(Q₄)开关，其当所说可充电电路部分因该读出电路连接到一个所说被编程处于不导电状态的存储器单元而不放电时将所说可充电电路部分连接到电势源，所说反馈开关比所说予充电开关是一个实质上弱晶体管，并用一个实质上比所说予充电开关小的电流对所说可充电电路部分进行充电。

11．按权利要求10的可编程逻辑器件，其中所说读出电路还包括一个反相器(32)，其有一个反相器输入端和反相器输出端，和所说反馈开关包括(ⅰ)一个主电流路径，其一端连接到电势源，而第二端连接到所说反相器输入端，以及(ⅱ)一个控制端连接到所说反相器输出端。

12．按权利要求8的可编程逻辑器件，其中所说可充电电路部分包括至少(ⅰ)读出电路中一个晶体管的寄生体电容和(ⅱ)读出电路中一根导体的电容之一个。

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