CN1656566A - 用于减小电子器件内漏电流影响的器件 - Google Patents

用于减小电子器件内漏电流影响的器件 Download PDF

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罗伯特·A·詹森
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Abstract

公开了一种用于减小电子器件内漏电流影响的器件(100)。在一种形式中，高压驱动器(104)包括连接到至少一个高压晶体管(203、204)的高压源(103)和连接到高压晶体管(203、204)之一的至少一部分的泄漏偏置模块(206)。泄漏偏置模块(206)包括可操作用于产生偏置电压的二极管连接的MOS器件(408)和与二极管连接的MOS器件(408)并联的MOS旁路器件(409)。在工作过程中，根据与使用高压源(103)相关的亚阈值泄漏，二极管连接的MOS器件(408)产生偏置电压，而且当亚阈值漏电流相对较低时，MOS短路器件(409)可进行操作以使二极管连接的MOS器件(408)短路。

Description

用于减小电子器件内漏电流影响的器件
技术领域
本发明一般涉及集成电路，更具体地涉及用于减少电子器件内漏电流影响的器件。
背景技术
一些传统的非挥发性存储器(NVMs)中，必须将高压应用到位单元以改变它们的状态。大型的晶体管被用于将高压路由到每个存储单元。维持必要驱动电流的很多晶体管典型地产生大于常规的、不良的漏电流。例如，当晶体管的总面积被增加以控制这些高压时，电路工作过程中漏电流也一并增加。为了进一步解决该问题，典型地，在字和页面擦除模式的过程中NVMs利用高压，导致跨过大尺寸晶体管阵列的高压。这导致漏电流的聚集，在降低电路效率的同时，使高压供给受到损伤。
一些低功率应用中，在为了擦除和写入位单元而使用高压的电路内部，对漏电流具有增加的敏感性。高压采用电荷泵供给，电荷泵是一种使用低压电源产生高压的器件。根据应用，电荷泵和低压电源规格化(sized)以补偿高压操作过程中产生的漏电流。然而，供给附加的电流以克服泄漏不仅增加擦除和写入模式操作电流，而且还使高压发生电路更大、更复杂成为必要，这导致电路面积和功率消耗增加。通过需要某些高压电流必须在高温(例如，高至150℃)下操作，漏电流的问题还被进一步加剧。这种高温使不需要的漏电流增加到甚至更高的电平。
一些传统NVMs目前使用的几个解决办法包括增加高压器件的阈值电压，制作特殊器件或电路，或者使用负电源对电路衬底形成背偏置。每个解决办法都存在设计限制。例如，由于每个影响相关电路整体性能的晶体管器件的尺寸增加，每个器件的阈值电压是不希望的。对于具有高阈值电压的晶体管，尺寸增加总是必须的，因为当晶体管维持时，这些晶体管不能供给和具有低阈值电压能供给的一样大的输出电流。同样，引入复杂的电路设计以消除泄漏使整个设计的复杂性增加并使制作工序的数量增加。而且，使用负电源对电路衬底形成背偏置将需要一些集成NVM电路嵌入到单独的阱内。同样，为了供给负电压，三重阱工艺和电荷泵是必需的，结果产生增加的电路面积和复杂性。
因此，需要一种器件，这种器件使NVMs中漏电流的影响减小，同时器件尺寸最小化、维持适当的电路复杂性，而且可采用最少的加工步骤制造。
发明内容
这里的公开涉及减小集成电子器件内部的漏电流。集成电子器件内部可以产生几种类型的漏电流。发生在低压器件中的一种类型的泄漏包括当在低压集成电路中应用高压源时产生的亚阈值电流。本发明的一种形式中，低功率电子器件包括高压源和可操作使能够或不能应用高压源的模式关联选择器。泄漏偏置模块连接到高压源，高压源用于响应电子器件内部产生的漏电流而提供偏置电压。例如，当高压源被利用时，通过泄漏模块检测因高压使用而产生的漏电流。响应检测漏电流，泄漏偏置模块将偏置电压供给到电子器件内的泄漏部件部分。通过这种方法，电子器件内部泄漏部件偏压可以得到相对增加，因此对选择漏电流部件产生衬底偏置作用。
根据本发明的另一方面，说明了非挥发性存储器(NVM)相关使用的高压驱动器。高压驱动器可操作以在工作过程中对字线和/或位单元提供高压，例如写和擦除操作，以改变位单元的状态。高压驱动器包括响应在高压驱动器的操作选定或取消选定模式过程中产生的漏电流可操作以提供偏置电压的泄漏偏置模块。泄漏偏置模块包括二极管连接的MOS器件，在高压操作过程中，MOS器件可操作以对高压驱动器的一部分提供偏置电压。MOS器件可以是具有相关工作特性和电压电平的NMOS或PMOS器件。例如，根据高压驱动器的操作模式，泄漏偏置模块可以对高压驱动器的泄漏部分提供偏置电压。当漏电流在高压驱动器内部增强时，电流被连接到二极管连接的MOS器件，通过MOS器件偏置电压得到增强。然后偏置电压可以作为源偏压被用于泄漏部件或晶体管，从而对泄漏部件或晶体管提供了应用负衬底偏置的作用。采用这种方式，用于泄漏晶体管的阈值电压电平增加，因此减小了泄漏晶体管的亚阈值漏电流。同样，高压操作过程中高压驱动器所需的电流减小，因此提高了NVM的整体电路操作效率。
附图说明
图1说明根据本发明一个方面的具有泄漏偏置模块的集成电路的框图；
图2说明根据本发明一个方面的结合泄漏偏置模块和电荷泵的非挥发性存储器器件的示意图；
图3说明根据本发明一个方面的使用泄漏偏置模块供给偏置电压的影响的曲线图；
图4说明根据本发明一个方面的结合泄漏偏置部件的高压驱动器的示意图；
图5说明用于图4中高压驱动器的逻辑表的一个具体实施方式；
图6A说明结合固定(on-pitch)泄漏偏置模块的集成电路的一个具体实施方式的示意图；和
图6B说明结合非固定(off-pitch)泄漏偏置模块的集成电路的一个具体实施方式的示意图。
具体实施方式
图1说明根据本发明一个方面的具有泄漏偏置模块的集成电路的框图。集成电路100包括与低压源102和高压源103相连的解码器模块104。提供输入选择器101以选定或取消选定集成电路100和为解码器模块104提供输出的输出106。泄漏偏置模块105与解码器模块104相连，并响应漏电流I leak在Node A 108处提供偏置电压。
在操作过程中，根据集成电路100的工作模式，低压源102或高压源103为解码器模块104供给电压电平，例如，当输入选择器101被启用时(逻辑高)，高压源103可用作在输出108处供给高压输出以支持操作的写入或擦除模式。同样，解码器模块104可以确定所选择的电压源并将高压连接到导致漏电流I leak产生的输出108上。泄漏偏置模块105可以检测I leak并根据相应I leak供给偏置电压。例如，泄漏偏置模块可以选择性地将偏置电压应用到解码器模块104内的泄漏部件上，从而为泄漏部件形成衬底偏置作用。采用这种方法，利用泄漏偏置模块105产生的偏置电压，漏电流可以减小。
在一个具体实施方式中，集成电路100可以在与存储器器件如NVM相关联而使用，并可包括读、写和擦除操作模式。所选择的模式可以在输入选择器101上或通过能够与集成电路100相关联操作的其它模式选择电路(未特别示出)提供。例如，一个具体实施方式中，集成电路100可以与NVM相关联进行操作并可被用于在不同操作模式的过程中提供电压电平。例如，在读模式中，低压源102可以在读模式过程中提供大约一个阈值电压(也就是Vt～0.7V)的低压电平。同样，最小的漏电流(I leak)可以存在并且在Node A 108处提供大约0伏的电压偏置。
然而，在NVM需要高压电平转变(例如，擦除或写入)的操作模式的过程中，需要相对高的电压电平以改变一个或多个位单元内的状态，这些位单元通过字线(未特别示出)连接到输出106。例如，输出106可以与字线相连，字线可操作以为NVM内的多达512或更多的位单元提供高和低压电平。在擦除模式的过程中，高压源103连接到解码器模块104并随后连接到输出106。高压电平应用到解码器模块104，解码器模块104内的部件产生漏电流(I leak)，而且漏电流连接到泄漏偏置模块105。泄漏偏置模块105检测到I leak，并响应I leak产生I leak而产生偏置电压。泄漏偏置模块105可以按几种方式提供偏置电压并可利用可配置的电流和/或电压敏感部件在Node A 108处提供电压偏置电平。例如，泄漏偏置模块105可以包括一个或多个晶体管元件，这些晶体管元件可操作用以响应电流I leak而产生电压电平。泄漏偏置模块105可以包括二极管连接的MOS器件，与第二MOS器件并联，第二MOS器件可操作用以对二极管连接的MOS器件(未特别示出)进行分流。在高压源103能够引起漏电流的时间周期中，二极管连接的MOS器件可以与漏电流相连以产生可对泄漏部件或器件供给的偏置电压。此外，在高压源103没有用于产生高压的时间周期中，低压源102起支配作用，漏电流可能不明显，并且第二MOS器件可以用于将二极管连接的MOS器件旁路到地，采用这种方法，高泄漏周期中偏置电压可以供给到选定的部件。
集成电路100允许高压利用周期过程中正常产生的漏电流被泄漏偏置模块105有效使用，并因此减小由高压源103提供的所需的电流量，而且增加了集成电路100的整体效率。集成电路100可以与几个其它电子器件相关联进行使用，并不局限于存储器器件、瞬时模块等。例如，其它电路如数模转换器、电压检测器和/或比较器、电压电平转换器或其它器件、系统和部件等也可以将提供的偏置电压用于选定泄漏部件以增加选定部件的源偏置。采用这种方法，可以在不使用负电压参考的情形下提供与应用负衬底电压相同的作用，减小漏电流并增加器件、部件和/或系统的使用性能。
图2说明根据本发明一个方面的结合泄漏偏置模块和电荷泵的非挥发性存储器器件的示意图。非挥发性存储器(NVM)200包括与图1中所说明部件相似的部件，例如电荷泵207可以作为与高压源103一样的高压源进行操作，泄漏偏置模块206与泄漏偏置模块105相似，而且高压驱动器203和204与解码模块104相似。NVM200包括通过高压驱动器(如高压驱动器203、204)与存储器阵列205相连的一行解码器202。每个高压驱动器与相关的字线相连，字线可操作用于根据相关的操作模式为特定的行提供电压电平。例如，为了提供对与选定字线(包括晶体管209-210)相关的存储单位的列的访问途径，第一高压驱动器203与第一字线208相连。例如，存储器阵列205可以包括提供对一个兆位存储器阵列的访问途径的512列和2048行。
NVM200还包括电荷泵207，电荷泵207可操作用于在一个或多个操作模式的过程中提供大约8到16V的相对高的电压电平。NVM200还包括泄漏偏置模块206，泄漏偏置模块206可响应NVM200内的漏电流进行操作以提供偏置电压。例如，NVM200可以通过输入201接收输入，在操作的“读”模式过程中输入201可操作用于访问一个或多个位。在一个具体实施方式中，可通过输入201提供多位存储器地址如8位存储器地址，而且行解码器可以解析存储器地址以访问存储器阵列205内的字线。同样，确定的行如字线208可以被选定，而且第一列(未特别示出)可以被用于访问第一存储器单元209。
在另一个具体实施方式中，NVM200还可被置于“擦除”模式，该模式下可擦除一个或多个字线(行)。例如，整个行可被选定为被擦除(也就是“页”擦除)。输入201处提供输入确定哪个行被擦除，通过电荷泵207可对确定的字线提供相对高的电压。例如，行解码器202可确定第一字线208，第一高压驱动器203可以对第一字线208提供高压。由于在Node B 214处存在高压电平，因此在选定的第一字线208上产生漏电流I leak，且该漏电流被泄漏模块206检测到。同样，泄漏偏置模块206在Node A 215处产生偏置电压，Node A 215与第一高压驱动器207的源相连。偏置电压提供与不使用负电压参考而应用负衬底电压相似的作用，因此在减小了漏电流I leak 216的第一高压驱动器203的阈值电压内产生相对增加。
采用类似的方法，全部存储器阵列205都可被选定为擦除(也就是“块”擦除)。在块擦除的过程中，电荷泵207提供高压电平，该高压电平与每个字线相连用于擦除存储器阵列205内每个位的内容。使用电荷泵207高压电平通过第n个字线211与第一字线208相连。由于高压电平应用到每个字线，I leak 216增加而且泄漏偏置模块206提供偏置电压电平，该偏置电压电平与每个高压驱动器源相连，因此产生与对每个高压驱动器供给负衬底电压相同的作用。采用这种方法，I leak减少而且NVM200的整个效率提高。
图3说明根据本发明一个方面的使用泄漏偏置模块供给偏置电压的影响的曲线图。图3说明根据NMOS晶体管栅极长度，NMOS漏极泄漏Id(A/um)与不同源偏压Vs(V)的函数关系。测试具有0.9微米、1.0微米、1.2微米和1.4微米栅极长度的每个晶体管的条件包括对器件供给450毫伏的电压极限，十二伏的漏极电压(Vd)，0伏的衬底偏压(Vb)以及0伏的栅极电压(Vg)。每个电压电平可以相对于0伏基准电平(也就是接地电平)或者可以与每个所需晶体管相连的操作电压电平进行供给。
如上所述，低的源电压导致产生高电平亚阈值漏电流。当Vs增加时，Id减小，因此NMOS晶体管的漏极泄漏减少，从而产生与对NMOS晶体管提供衬底偏压类似的作用。例如，对于1.0um栅极长度，供给大于大约400毫伏的Vs导致Id从大约5nA/um降低到100pA/um。同样地，通过提供可操作用于将大约一个阈值电压电平(也就是500～600毫伏)的电压偏置连接到泄漏晶体管或器件的泄漏偏置模块，对于1.0um的栅极，漏电流Id可减小到100pA/um，这使得需要高压源和/或电荷泵供给的电流量减少。
图4说明根据本发明一个方面的结合泄漏偏置部件的高压驱动器的示意图。高压驱动器包括连接到反相器402的输入选择器401和第二输入选择器晶体管404。第一输入选择器晶体管403与低压源(VDD)415和Node B 418相连。高压驱动器400还包括第一高压晶体管405、第二高压晶体管406和第三高压晶体管407。输出417连接在第二晶体管406和第三晶体管407之间，并响应高压驱动器400确定的操作模式可操作用于对字线、位等提供电压电平。
高压解码器400还包括用于减少高压驱动器400内漏电流影响的泄漏偏置电路。泄漏偏置晶体管408包括与NMOS器件连接的二极管，NMOS器件可操作用于在Node A 422处供给大约一个电压极限的偏置电压。少数输出选择器412与少数输出选择器晶体管410相连，并可在存储器阵列(未特别示出)的部分擦除模式(例如页擦除)过程中被激活。全部输出选择器413与全部输出选择器晶体管411相连并在全部存储器阵列擦除模式(例如块擦除)的过程中被激活。提供低压选择器414用于高压驱动器400的低压操作，而且低压选择器414与低压选择器晶体管409相连。
在高压驱动器400操作过程中，根据输入选择器401提供的状态，可以通过I leak A419和/或I leak B420产生漏电流。例如，高压驱动器400可以用于与访问位于连接到输出417的存储器阵列内的存储器相关联。输出417与存储器阵列的字线相连，因此提供了对存储阵列内一个或多个位单元的访问。同样，根据用于访问存储器阵列的操作模式，输入选择器401可以被启用或禁用(逻辑高或低)。如果输入选择器是禁用(未选定)，则在高压驱动器400内产生I leak A419。当输入选择器401启用时(已选定)，则在高压驱动器400内产生I leak B420。随后，根据高压驱动器和相关的存储器阵列的操作模式，在Node A422处供给电压电平。
通过选择性地增加或减小Node A422和Node B418处的电压电平，高压驱动器400方便地实现减少I leak A419和I leak B420的影响。图5说明用于图4中高压驱动器的逻辑表的一个具体实施方式。在“读”模式过程中或当进行解码时，输入选择器401被激活使第二输入选择器晶体管404启动。此外，输出选择器413和低压选选择器414被置于“激活”状态，因此分别启用所有的输出选择器晶体管411和低压选择器晶体管414。随着所有的输出选择器晶体管411激活，将I leak A419接地的Node B419处被置于接地基准。而且，随着低压选择器晶体管414激活，供给低压逻辑电平的Node A422接地。同样，集成电路400产生最小的漏电流。
在“部分擦除(选定)”的操作模式过程中，存储器阵列的小部分(也就是一个或多个字线)被擦除。在输出417处需要VHigh416以为连接到输出417的字线提供擦除电压。随输入选择器401启动，高压操作条件出现，高压条件使导致I leak B420增加的亚阈值电流增加。在初始化地址解码和字线选择提供到输入选择器401之后，通过全部输出选择器413低压被应用到全部输出选择器晶体管411，还通过低压选择器414低压被应用到低压选择器晶体管409。此外，通过少数输出选择器412将高压应用到少数输出选择器晶体管410，从而激活少数输出选择器晶体管410。该模式将I leak A 419和I leak B 420连接到Node A422，而且每个漏电流的积累影响组合成I leak OS 421。当I leak OS 421增加时，Node A 422处的电压电平增加到接地以上。当Node A 422处的电压电平增加到大约一个阈值电压电平时，在I leak B 420和I leak A419产生平衡作用，直到I leak B 420减少到响应Node A 422处偏置电压的低电平。
在“部分擦除(选定)”的操作模式过程中，高压驱动器400可以附加到打算擦除的字线上，而且输入选择器401被禁用，因此第一输入选择器晶体管403激活。全部输出选择器413为低，因此全部输出晶体管411无效，而且低压选择器414为低，低压选择器晶体管409无效。随输入选择器401被禁用，I leak A 419增加，而且同样，少数输入选择器412启动，因此少数输出选择器晶体管412激活。然后I leak A 419连接到第一泄漏偏置晶体管408，而且当I leak A 419增加时I leak OS421增加。作为I leak A 419增加的结果，在Node A 422处供给偏置电压，而且偏置电压被供给连接到第二输入选择器晶体管401的源，从而使I leak A 419减小。
在“全部阵列”擦除模式的操作过程中，与高压驱动器400相关联的全部存储器阵列或块被擦除。在字线选择相位初始化之后，低压选择器414和少数输出412被禁用，因此低压选择器晶体管409和少数输出晶体管410无效。另外，全部输出选择器413被启动，使全部输出晶体管411激活。随着全部输出晶体管411激活，Node B 418处接地且I leakB 420与Node A 422相连。当漏电流I leak B 420增加时，I leak OS 421增加而且在Node A 422处存在用于第一泄漏偏置晶体管408的阈值电压电平。Node A 422处于大约0.5到0.6伏时，第三高压晶体管407和第二高压晶体管406的源与Node A 422处的偏置电压相连，从而提供了与不使用负电压基准而对每个晶体管供给负的衬底电压类似的作用，并将I leak B 420减小到最小的电平。
图6A示意性地说明结合固定泄漏偏置模块的集成电路的一个具体实施方式。集成电路600包括与图4中的高压驱动器400相似且与固定泄漏偏置模块602相连的驱动器模块601，固定泄漏偏置模块602可根据输出选择器603、少数输出选择器604、全部输出选择器605以及低压增强606处提供的输入进行操作用于供给偏置电压。为了访问存储器器件(未特别示出)的一部分，输出607与字线相连接。在使用的过程中，对集成电路600提供了所需操作模式，固定泄漏偏置模块602根据操作模式提供偏置电压。例如，在擦除模式过程中，固定泄漏偏置模块602提供偏置电压以减小在驱动器模块601高压操作过程中产生的漏电流。固定泄漏偏置模块602被集成为集成电路600的一部分，并且根据与集成电路600内所有其它部件需要的相同的节距或高度级别规格进行制作。
图6B示意性地说明结合非固定泄漏偏置模块的集成电路的一个具体实施方式。集成电路625包括与第一驱动器模块609相连的第一输入选择器608、与第二驱动器模块612相连的第二输入选择器611，以及与第n驱动器模块615相连的第n输入选择器。集成电路625还包括具有少数输出选择器617、全部输出选择器618以及低压选择器619的非固定泄漏偏置模块620。非固定泄漏偏置模块620通过连接到第一驱动器模块609、第二驱动器模块612以及第n驱动器模块623的第一连接元件621检测泄漏I leak A。同样，非固定泄漏偏置模块620通过连接到第一驱动器模块609、第二驱动器模块612以及第n驱动器模块620的第二连接元件622检测泄漏I leak B。尽管被说明为单独连接元件，但应理解连接元件621和622可以是有相关逻辑的总线并可被用于选择性地将一个或多个驱动器模块连接到非固定泄漏偏置模块620以检测与集成电路625相关的泄漏。
非固定泄漏偏置模块620以与每个驱动器模块分离的模块被提供，减少了固定泄漏偏置模块602所占面积的数量和电路高度需求。例如，图6A中说明的集成电路600包括具有有限节距需求的固定泄漏偏置模块602。此外，对于在集成电路600内使用的每个驱动器模块601需要单独的选择器。图6B通过将泄漏偏置模块602不固定地与驱动模块分离从而方便地使采用固定电路所占据的设计限制减少。这使使用固定泄漏偏置模块进行集成电路设计时具有灵活性。
前面的详细说明中，对这里形成本发明的一部分的附图进行了参考，而且通过对本发明可以实施的特别具体实施方式的说明对其进行了展示。已经对这些具体实施方式以及其中的一些变化进行了足够详细的说明，使得本领域的技术人员能够实施本发明。应该理解其它适当的具体实施方式可被利用，而且可以在不背离本发明的宗旨和范围的情况下进行逻辑的、机械的、化学的以及电子上的修改。
例如，本发明已经就永久性存储器器件(NVMs)进行了说明，然而，将被认识到在低压应用中利用相对高的电压的其它集成电路可以采用这里描述的技术、器件和最优化方法得到实现。此外，还将认识到在不背离本发明的宗旨和范围的情况下，附图中所示的功能模块还可以采用很多方法进行组合或分割。因此，前面的详细说明并不意于限制于这里提出的具体形式，而且相反，意于包括这样的变化、修改等，因此这可以包括在附加的权利要求的宗旨和范围内。

Claims (10)

1、一种用于降低漏电流的影响的装置，包括：
可操作将高压电平连接到输出的电子器件，该电子器件包括在与高压源相连时可操作提供亚阈值漏电流的至少一个晶体管；和
可操作响应亚阈值漏电流将偏置电压连接到所述至少一个晶体管的泄漏偏置模块。
2、根据权利要求1的装置，其中电子器件为存储器器件，该存储器器件包括可操作将高压电平连接到与输出相连的字线的高压驱动器。
3、一种高压驱动器，包括：
连接到至少一个高压晶体管的高压源，和
选择性地连接到所述至少一个高压晶体管的至少一部分的泄漏偏置模块，该泄漏偏置模块包括：
可操作产生偏置电压的二极管连接的MOS器件，和
与所述二极管连接的MOS器件并联的MOS旁路器件，当
漏电流较低时MOS旁路器件可操作使所述二极管连接的MOS
器件接地。
4、根据权利要求3的解码器，其中所述二极管连接的MOS器件响应与至少一个高压晶体管关联的亚阈值漏电流而供给偏置电压。
5、根据权利要求4的解码器，还包括可操作确定亚阈值泄漏器件并选择性地将偏置电压连接到亚阈值泄漏器件的一部分的泄漏偏置模块。
6、一种存储器器件，包括：
多个可操作将高压电平连接到连接在各个高压驱动器和存储器阵列之间的字线的高压驱动器，和
可操作连接到多个高压驱动器的泄漏偏置模块，根据存储器器件的操作模式，该泄漏偏置模块可操作将偏置电压提供到高压驱动器内至少一个部件。
7、根据权利要求6的存储器器件，还包括：
可操作启动擦除部分存储器阵列的第一操作模式；
其中该操作模式禁用低压选择器晶体管；
其中该操作模式禁用全部输出选择器晶体管；而且
其中该操作模式启用少数输出选择器晶体管；
可操作启动读部分存储器阵列的第二操作模式；
其中该操作模式启用低压选择器晶体管；
其中该操作模式启用全部输出选择器晶体管；以及
可操作启动擦除全部存储器阵列的第三操作模式；
其中该操作模式禁用低压选择器晶体管；
其中该操作模式禁用少数输出选择器晶体管；
和
其中该操作模式启用全部输出选择器晶体管。
8、一种用于减小电子器件内泄漏影响的方法，包括以下步骤：
检测与可操作输出高压电平的高压驱动器的一部分相关联的亚阈值漏电流；以及
响应检测亚阈值漏电流，将偏置电压应用到高压驱动器。
9、根据权利要求8的方法，还包括：
在相对低的亚阈值漏电流周期过程中，启动与二极管连接的MOS器件并联的MOS器件，和；
在相对高的亚阈值漏电流周期过程中，禁用与二极管连接的MOS器件并联的MOS器件，该禁用可操作启动供给偏置电压电平。
10、根据权利要求8的方法，还包括在相对高的亚阈值漏电流周期过程中将泄漏偏置模块连接到高压驱动器。
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