JP3648975B2 - 半導体記憶装置及びそれを用いた半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データの書き換え時及び消去時に高電圧を必要とする半導体記憶装置に関する。
【０００２】
【背景技術】
この種の半導体記憶装置として、フラッシュメモリであるＥＥＰＲ０Ｍ（Electrically Erasable Programmable Read-only Memory）を挙げることができる。フラシュメモリの回路レイアウトとして、従来より図８と図９の２種のタイプが知られている。図８に示すタイプは、メモリ素子アレイ領域３００の片側例えば左側に、行デコーダ３０２と昇圧回路３０４とを配置したものである。図９に示すタイプは、メモリ素子アレイ領域の例えば左側に行デコーダ３０２を、メモリ素子アレイ領域３００の例えば右側に昇圧回路３０４を配置したものである。
【０００３】
図８に示すタイプよりも、図９に示すタイプの方が、回路レイアウトの自由度が高く設計し易いものとなる。
【０００４】
ここで、図９に示すタイプに用いられる昇圧回路として、米国特許第４，５１１，８１１に開示されたものが知られており、その回路図を図１０に示す。図１０において、ワード線８が非選択のときには、ワード線８の電位はＯＶであり、ノード４２もＯＶとなる。トランジスタ４４のゲートはノード４２に接続され、そのソース・ドレインは発振器３８に接続されている。発振器３８の出力は波高値Ｖｄｄの矩形波である。トランジスタ４４をオンさせるためには、ノード４２の電圧は、発振器３８の出力電圧Ｖｄｄにトランジスタ４４のしきい値電圧Ｖｔｈ44を加算した電圧（Ｖｄｄ＋Ｖｔｈ44）以上でなければならない。従って、ワード線８が非選択の時にはトランジスタ４４はオンせず、発振器３８とノード４２とにカップリングは生じない。しかも、トランジスタ４６のゲートも０Ｖが印加されるので、トランジスタ４６はオンせず、ワード線８に電流が流れることはない。
【０００５】
一方、ワード線８が図９の行デコーダ３０２によって選択されると、その電位はワード線８の寄生容量ＣＷＬによってほぼ電源電圧Ｖｄｄとなる。ここで、高電圧発生回路３４の出力電圧を１５Ｖとすると、ダイオードとして機能するトランジスタ５０のソース線５２の電圧は、トランジスタ５０のしきい値電圧分のドロップにより１３．５Ｖとなる。この電圧はトランジスタ４０のドレインに印加される。トランジスタ４０のゲートに印加される電源電圧Ｖｄｄを５Ｖとし、トランジスタ４０のしきい値電圧を０．５Ｖとすると、トランジスタ４０のソース、すなわちノード４２の電位は４．５Ｖとなる。
【０００６】
ここで、トランジスタ４６のしきい値電圧を１Ｖとすると、初期状態においてノード４２の電圧が６Ｖ（ワード線８の電位５Ｖ＋トランジスタ４６のしきい値１Ｖ）となれば、トランジスタ４６がオンし、ワード線８が昇圧される。このノード４２の電圧は、トランジスタ４４の容量とトランジスタ４６の容量との比によって定まり、発振器３８からの波高値Ｖｄｄの電圧がトランジスタ４４に印加されることで、ノード４２の電圧を４．５Ｖから６Ｖまで上げることが可能となる。
【０００７】
以降は、昇圧されたワード線８の電圧がトランジスタ４０に印加され続けることで、ノード４２の電圧が図１１に示すようにポンピングされながら上昇し、それに応じてワード線８の電位も上昇して行く。
【０００８】
図１１に示すノード４２の電位及びワード線８の電位の上昇について、さらに詳しく説明する。トランジスタ４４はＭＯＳキャパシタとして機能し、その容量が有効になる条件は、そのゲート電圧をＶＧとし、ソース電圧（ドレイン電圧ＶＤと等しい）をＶＳとし、しきい値をＶｔｈ44とすると、ＶＧ−ＶＳ＞Ｖｔｈ44である。
【０００９】
トランジスタ４０は、イントリンシック（通常そのしきい値Ｖｔｈ40がほぼ０Ｖ）なトランジスタで構成される。このトランジスタ４０に１３．５Ｖ位のバックバイアイスが印加されると、そのしきい値Ｖｔｈ40＝０．５Ｖ程度となる。一方、トランジスタ４６，５０は共にエンハンスメントトランジスタであり、そのしきい値Ｖｔｈ46，Ｖｔｈ50は、通常は０．５Ｖ〜０．８Ｖであるが、１５Ｖ程度のバックバイアスが印加されると１．５Ｖ程度になる。
【００１０】
ワード線８の非選択時にあっては、ワード線８の電位は０Ｖなので、トランジスタ４０はオンしない。一方、ワード線８の選択時にあっては、ワード線８の電位がほぼＶｄｄとなるので、トランジスタ４０を介してノード４２の電位がＶｄｄ−Ｖｔｈ40となる。ただし、このときトランジスタ４０へのバックバイアスがほぼ０Ｖなので、トランジスタ４０のしきい値Ｖｔｈ40はほぼ０Ｖとなり、ノード４２の電位はほぼＶｄｄとなる（図１１参照）。この状態が、ノード４２の電位の初期状態であり、発振器３８からのクロックはロー（０Ｖ）とする。
【００１１】
次に、発振器３８からのクロックがハイ（Ｖｄｄ）となると、ノード４２の電位がＶｄｄ＋αＶｄｄ（αはポンピング効率）に持ち上がり、ワード線８にはほぼ、Ｖｄｄ＋αＶｄｄ−Ｖｔｈ46の電圧が供給される（図１１参照）。
【００１２】
その後、発振器３８からのクロックがローになると、ノード４２の電位はＶｄｄ＋αＶｄｄ−Ｖｔｈ46に下がり、ＭＯＳキャパシタ４４にこの電圧がチャージされる。
【００１３】
その後は、クロックが再度ハイとなると、ノード４２の電位がさらにαＶｄｄだけ持ち上がり、以降は、クッロクのハイ／ローの変化で上記内容の動作を繰り返す。これにより、ワード線８の電位が順次上昇し、これに伴いトランジスタ４０のゲート電位も上昇するので、トランジスタ４０は高電圧Ｖｐｐに近い電圧を通過し易くなる。そして、最終的にワード線８の電位はほぼ、Ｖｐｐ−Ｖｔｈ50−Ｖｔｈ40＋αＶｄｄ−Ｖｔｈ46となる。
【００１４】
なお、上記とほぼ同様な技術が、1983 IEEE Internatinal Solid-State Circuits Conferance DIGEST OF TECNICAL PAPERSの第１６７頁及び第１６９頁に記載されている。
【００１５】
【発明が解決しようとする課題】
図９のタイプのレイアウトを採用するために、図１０の昇圧圧回路を採用すると、以下のような問題が生ずる。
【００１６】
（１）図１０中のノード４２に接続されている素子の耐圧を過度に高くする必要がある。
【００１７】
上述の通り、ノード４２の電圧は徐々に高くなり、最終的にはノード４２の電圧はＶｐｐ−Ｖｔｈ50−Ｖｔｈ40＋αＶｄｄとなる。従って、このノード４２に接続されているトランジスタ４０のソース耐圧、トランジスタ４６のドレイン耐圧及びＭＯＳキャパシタ４４のゲート耐圧を、ノード電位の最大電圧より高い値にする必要がある。
【００１８】
（２）図１０の回路は低電圧駆動することが不可能である。
【００１９】
ｎ型トランジスタ４６に１５Ｖ以上のバックバイアスがかかり、トランジスタ４６のしきい値が高くなる。ワード線８が昇圧されるとき、トランジスタ４６のしきい値分のドロップ電圧が生ずるため、なおさらノード４２の電圧を上げなければならない。ノード４２の電圧を高くするためには、発振器３８からのクロックの振幅を大きくしなければならず、結果として電源電圧Ｖｄｄを高くする必要が生ずる。
【００２０】
（３）図１０の回路は、多段のチャージポンプで構成される高電圧発生回路３４に加えてさらに、ポンピングを行うための１段のチャージポンプを各ワード線８毎に必要としている。このワード線８毎に必要なチャージポンプでも変換効率αは１未満であり、変換ロスが生ずる。
【００２１】
（４）図１０の回路ではクロックに従ってポンピングするため、ワード線を高電圧まで昇圧するのに時間を要する。
【００２２】
（５）図１０の回路中のトランジスタ４０は、昇圧電圧のロスを避けるためにインシトリックなトランジスタとしているが、このために半導体製造プロセスにおいて余分なイオン注入工程を必要としていた。
【００２３】
（６）図１０の回路中のトランジスタ４４は容量として用いられるため、他のトランジスタと比べて面積が大きくなり、結果として昇圧回路の占める面積が大きくなる。
【００２４】
このように、図９に示すレイアウトを実現するための昇圧回路には、上述したような問題が生じていた。
【００２５】
そこで、本発明の目的は、ワード線毎にチャージポンプを用いずに、低電圧駆動が可能でしかもレイアウト設計の自由度が高まる半導体記憶装置及びそれを用いた半導体装置を提供することにある。
【００２６】
本発明の他の目的は、素子耐圧が低く製造が容易な半導体記憶装置及びそれを用いた半導体装置を提供することにある。
【００２７】
本発明の他の目的は、各々の高電圧デコーダの占有面積を小さくすることができる半導体記憶装置及びそれを用いた半導体装置を提供することにある。
【００２８】
【課題を解決するための手段】
請求項１の発明は、ソース・ドレイン領域と、フローティンクゲートと、コントロールゲートとを有するメモリ素子を多数配列して成る半導体記憶装置において、
各々の前記メモリ素子に対するデータの書き換え、消去、読み出しに応じて、前記コントロールゲートに接続されて行方向に延びる複数のワード線に、第１の電圧以下の複数電圧を選択的に供給する行デコーダと、
前記第１の電圧より高電圧の第２の電圧が入力される高電圧入力端子と、
前記複数のワード線の少なくとも１本の被昇圧線に対して一つ配置され、前記高電圧入力端子からの前記第２の電圧に基づいて、複数の前記被昇圧線をそれぞれ選択的に昇圧する複数の高電圧デコーダと、
を有し、
各々の前記高電圧デコーダは、
前記高電圧入力端子と前記少なくとも１本の被昇圧線とを接続する供給ライン途中に設けられたｐ型半導体スイッチと、
前記ｐ型半導体スイッチのゲート電位を、前記行デコーダの出力に基づいて、オン電位とオフ電位の間でレベルシフトさせるレベルシフタと、
を有することを特徴とする。
【００２９】
請求項７の発明は、請求項１の発明中の被昇圧線をソース線とした発明を定義している。なお、請求項１の発明は、ソース線が行方向に延びていないタイプの半導体記憶装置を包含している。この種の半導体記憶装置として、全ソース領域を同一電位に設定するタイプを挙げることができる。
【００３０】
請求項１の発明によれば、高電圧入力端子と被昇圧線との間の供給経路途中にｐ型半導体スイッチを設け、そのゲート電位を行デコーダからの出力に基づいてレベルシフタによりオン電位、オフ電位に切り替えている。ｐ型半導体スイッチを用いると、そのしきい値電圧に相当する電圧降下が高電圧の供給経路にて生じないので、高電圧発生回路にて過度に高い電圧を出力する必要が無くなる。しかも、レベルシフタは、行デコーダからの第１の電圧以下の電圧に基づいて駆動されるので、低電圧駆動が可能となる。また、複数の高電圧デコーダの各々は、チャージポンプを必要としないので、被昇圧線を昇圧するのに時間を要せず、しかも変換ロスが生ずることがない。また、容量として用いるトランジスタを必要としないため、各高電圧デコーダの占める面積を小さくできる。
【００３１】
請求項２の発明は、請求項１において、
前記複数の高電圧デコーダは、列方向にて隣り合う２本のワード線と、該２本のワード線に接続されて列方向にて隣り合う前記メモリ素子のソース領域に接続された１本の共通ソース線とを一組とするライン群に対して一つずつ設けられていることを特徴とする。
【００３２】
請求項２の発明によれば、データ消去動作を後述するようにペイジ走査によって実現できる。しかも１本のワード線毎に高電圧デコーダを設けるものと対比して、高電圧デコーダの総数を減少させることができる。なお、この請求項２は、メモリ素子がビット線に対して並列に接続されるいわゆるＮＯＲ型の構成を定義しているが、メモリ素子がビット線に対して直列に接続されるいわゆるＮＡＮＤ型等のＮＯＲ型以外の構成にも本発明を適用できることは言うまでもない。
【００３３】
請求項３の発明は、請求項１または２において、
前記レベルシフタは、
前記高電圧入力端子とグランドとの間に設けられ、前記行デコーダの出力に基づいて、前記ｐ型半導体スイッチのゲートに前記オン電位を供給する第１のｎ型半導体スイッチと、
前記高電圧入力端子と前記第１のｎ型半導体スイッチとの間に設けられ、前記行デコーダの出力に基づいてオンされた時に、前記ｐ型半導体スイッチのゲートに前記オフ電位を供給する第１のｐ型半導体スイッチと、
前記高電圧入力端子と前記第１のｐ型半導体スイッチのゲート線との間に設けられて、前記ｐ型半導体スイッチと共にオン、オフされ、前記ｐ型半導体スイッチがオンの時に、前記第１のｐ型半導体スイッチをオフさせる電位を該第１のｐ型半導体スイッチのゲートに供給する第２のｐ型半導体スイッチと、
を有することを特徴とする。
【００３４】
このように構成すると、行デコーダからの出力と、高電圧入力端子からの第２の電圧とに基づいて、ｐ型半導体スイッチを確実にオン、オフすることができる。しかも、第１のｎ型半導体スイッチの素子耐圧は高電圧入力端子からの第２の電圧まで必要で、それを越える素子耐圧は要求されない。また、第２のｐ型半導体スイツチにより、第１のｐ型半導体スイッチのオフ状態をラッチできる。従って、ハーフラッチ型の高電圧デコーダを提供できる。
【００３５】
請求項４の発明は、請求項３において、
前記レベルシフタは、
前記第１のｐ型半導体スイッチのゲート線とグランドとの間に設けられ、前記第１のｎ型半導体スイッチとはオン、オフタイミングが逆相となる第２のｎ型半導体スイッチをさらに有することを特徴とする。
【００３６】
請求項４の発明によれば、第２のｎ型半導体スイッチがオンすることで、第１のｐ型半導体スイッチのオン状態もラッチでき、これによりフルラッチ機能を有する相補型の高電圧デコーダを提供できる。
【００３７】
なお、請求項４に定義されたフルラッチ機能を有する相補型の高電圧デコーダでは、請求項３に定義されたハーフラッチ型の高電圧デコーダと比較して動作が安定するという利点がある。特に、高電圧入力端子からの入力電圧は、その高電圧入力端子に接続された高電圧発生回路が通常チャージポンプにて構成されるため、その動作開始から停止にかけて、０Ｖ→Ｖｄｄ→Ｖｐｐ→Ｖｄｄ→０Ｖと変化するが、この電圧変化があっても、ラッチ状態の安定性を高く確保できる。
【００３８】
一方、請求項３に定義されたハーフラッチ型の高電圧デコーダでは、請求項４に定義されたフルラッチ機能を有する相補型の高電圧デコーダと比較して、回路素子数をすくなくでき、レイアウト上有利となる。
【００３９】
また、請求項５及び請求項６の発明によれば、図８及び図９の双方のタイプの半導体記憶装置を実現できる。特に請求項５の発明では、回路レイアウトの自由度が高まる効果がある。
【００４０】
また、本発明は請求項８に示すように、請求項１乃至７のいずれかに記載の半導体記憶装置を用いて半導体装置を構成することもできる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して具体的に説明する。
【００４２】
＜第１の実施の形態＞
まず、本発明の第１の実施の形態について、図１〜図４を参照して説明する。
【００４３】
（半導体記憶装置の概略説明）
図１は、第１の実施の形態に係る半導体記憶装置（ＥＥＰＲＯＭ）の概略ブロック図である。図１において、メモリ素子アレイ領域１００の例えば左側には行デコーダ１０２が配置され、右側には昇圧回路１０３が配置されている。昇圧回路１０３には高電圧発生回路１１０が接続されるが、これは半導体記憶装置の内部に設ける他、その外部に設けることもできる。いずれの場合も、昇圧回路１０３には、高電圧入力端子を介して高電圧発生回路１１０から高電圧が入力される。
【００４４】
メモリ素子アレイ領域１００の例えば下側には、ビット線負荷回路５１と、列ゲート回路５０が設けられている。この列ゲート回路５０は、列デコーダ５２からの出力に基づいて、ビット線ＢＬ０，ＢＬ１，ＢＬ２…とセンスアンプ５６との接続を切り換えるものである。ビット線負荷回路５１には、ビット線ＢＬ０，ＢＬ１，ＢＬ２…に対応させて複数のｎ型トランジスタ５１ａが設けられている。各ｎ型トランジスタのドレインは共通ドレイン線６０に接続され、その各ゲートは列デコータ５２に接続された各ゲート線６２に接続され、各ソースは対応するビット線ＢＬ０，ＢＬ１，ＢＬ２…に接続されている。また、共通ドレイン線６０には２つのインバータ６４，６６を介して、データ書き込みタイミング信号ＰＲＯＧ信号が入力される。このデータ書き込みタイミング信号ＰＲＯＧ信号は、データ書き込み（プログラム）時には例えばＶｄｄ＝５Ｖとなり、それ以外の時には０Ｖとなる。入出力回路５４は、データ読み出し時にいずれかのビット線より読み出されたデータ電位を、センスアンプ５６にて増幅した後に出力する。制御用ロジック回路５８は、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ及びアウトプットイネーブル信号０Ｅなどに基づいて、本半導体記憶装置を制御する各種制御信号を出力する。
【００４５】
（メモリ素子の説明）
図１のメモリ素子アレイ領域１００には、図２に示すメモリ素子１０が配列されている。このメモリ素子１０は、図２に示すように、スプリットゲート型（あるいはオフセット型）の半導体メモリ素子である。このメモリ素子１０は、図３に示すメモリ素子アレイ領域１００にて、行方向及び列方向にて多数配列されている。
【００４６】
このメモリ素子１０は、図３の列（Ｙ）方向で隣合う２つのメモリ素子に共通のソース領域１２と、ドレイン領域１４と、その間に形成されるチャネル領域１６とを有する。ソース、ドレイン間のチャネル領域１６上には、絶縁層を介してフローティングゲート１８が形成され、さらに、このフローティングゲート１８上には、絶縁層を介してコントロールゲート２０が形成されている。
【００４７】
なお、本発明は図２に示すスプリットゲート型のものに限らず、スタックド型半導体メモリ素子を用いても良い。
【００４８】
図３に示すように、第１のセル群例えば第ｍ行目の各メモリ素子１０のコントロールゲート２０は、ワード線ＷＬｍに共通接続され、この第１のセル群と隣合う第２群例えば（ｍ＋１）行目の各メモリ素子１０のコントロールゲート２０は、ワード線ＷＬｍ＋１に共通接続されている。また、ｍ行目（第１群）及びｍ＋１行目（第２群）の各メモリ素子１０のソース領域１２は、ソース線Ｓｎに共通接続されている。また、列（Ｙ）方向の各メモリ素子、例えばｋ列目のメモリ素子１０のドレイン領域１４は、ビット線Ｂｋに接続されている。
【００４９】
本実施の形態では、第１群及び第２群に属する全メモリ素子１０（例えば図２のワード線ＷＬ０，ＷＬ１、共通ソースＳ１に接続された全メモリ素子１０）を一括して選択する場合の走査をページ走査またはセクタ走査と称し、データの消去動作はページ走査（セクタ走査）によって実施される。
【００５０】
以下、メモリ素子１０に対するデータの書き込み（プログラム）、消去及び読み出し動作について説明する。
【００５１】
ここで、データの消去、書き込みには、２通りの規格があり、これらを規格１，２として下記に示す。なお、規格１，２のいずれも、データ消去後のデータの状態をデータ「１」と定義する。
【００５２】
（規格１）
消去動作：図２に示すフローティングゲート１８から電荷が抜かれる状態となる。
【００５３】
データを０とするための書き込み動作：フローティングゲート１８に電荷を注入する。
【００５４】
データを１とするための書き込み動作：フローティングゲート１８の電荷を消去時のままとする。
【００５５】
（規格２）
消去動作：フローティングゲート１８に電荷が注入された状態となる。
【００５６】
データを０とするための書き込み動作：フローティングゲート１８から電荷を抜く。
【００５７】
データを１とするための書き込み動作：フローティングゲート１８の電荷を消去時のままとする。
【００５８】
次に、規格１に基づいて、メモリ素子１０に対するデータ消去、書き込み及び読み出しの各動作について説明する。なお、メモリ素子１０のアドレスを（Ｘ，Ｙ）で示し、データ消去は１ペイジ走査で行われるが、以下の説明ではＹ方向にて隣り合うアドレス（０，０）及びアドレス（０，１）のメモリ素子１０に対するものとする。また、データ書き込み及び読み出しについては、通常例えば８ビット毎（８ビット線毎）に行われるが、説明の便宜上１ビットに対して行うものとする。
【００５９】
上述の各動作を実施するために、ワード線ＷＬ０、ワード線ＷＬ１、ソース線Ｓ１、ビット線Ｂ０及びビット線Ｂ１の電圧は、下記の通りとなる。
【００６０】
（１）データ消去動作
ライン種 Ｓ１ ＷＬ０ ＢＬ０ ＷＬ１ ＢＬ１
印加電圧 ０Ｖ １５Ｖ ０Ｖ １５Ｖ ０Ｖ
ここで、ソース線Ｓ１の電圧（０Ｖ）は行デコーダ１０２により設定され、ワード線ＷＬ０，ＷＬ１の電圧（１５Ｖ）は昇圧回路１０３により設定される。また、ビット線ＢＬ０，ＢＬ１の電圧は下記のようにして設定される。すなわちデータ消去時には、図１のビット線負荷回路５１中の全てのｎ型トランジスタ５１ａが列デコーダ５２によってオンされる。また、データ消去時にはＰＲＯＧ信号が０Ｖであるため、各ｎ型トランジスタ５１ａのソース電位は０Ｖとなる。従って、ビット線ＢＬ０，ＢＬ１はＯＶとなる。
【００６１】
この場合には、図２のコントロールゲート２０とフローティングゲート１８との間に高電界が生じ、フローティングゲート２０に溜まっていた電子はコントロールゲート２０側に抜けて、データが消去される。
【００６２】
（２）データ書き込み動作
（２−１）アドレス（０，０）のメモリ素子１０にデータ０を書き込む場合
この場合、ビット線ＢＬとワード線ＷＬなどに印加される電圧は下記の通りとなる。
【００６３】
ライン種 Ｓ１ ＷＬ０ ＢＬ０ 他のワード線 他のビット線
印加電圧 １２Ｖ ２Ｖ ０Ｖ ０Ｖ ４Ｖ
ここで、ソース線Ｓ１の電圧（１２Ｖ）は昇圧回路１０３により設定され、選択されるワード線ＷＬ０の電位（２Ｖ）及び他のワード線の電位（０Ｖ）は、それぞれ行デコーダ１０２により設定される。また、ビット線ＢＬ０，ＢＬ１の電圧は下記のようにして設定される。すなわち、アドレス（０，０）のメモリ素子１０にデータ０を書き込む場合には、図１のビット線負荷回路５１中のｎ型トランジスタ５１ａのうち、ビット線ＢＬ０に接続されたｎ型トランジスタ５１ａのみがオフとなり、他のｎ型トランジスタ５１ａは全てオンされる。オンされた他のｎ型トランジスタ５１ａのソース電位は、ＰＲＯＧ信号がＶｄｄであるため、Ｖｄｄ−Ｖｔｈ51a＝４Ｖとなる。従って他のビット線の電位は４Ｖとなる。一方、ビット線ＢＬ０の電位は下記のようにして設定される。ビット線ＢＬ０は、列デコーダ５２からの出力信号に基づいて、列ゲート回路５０を介して入出力回路５４に接続される。ここで、入出力回路５４には列ゲート回路５０への入出力線に接続された図示しないトランジスタが配置され、入出力回路５４に入力される信号に基づいて該トランジスタがオンされる。従って、ビット線ＢＬＯは入出力回路５０内のトランジスタを介してローレベルに設定される。
【００６４】
この場合、アドレス（０，０）のメモリ素子１０のフローティングゲート１８とソース領域１２との間に強い容量カップリングが生じ、フローティングゲート１８の電位はほぼ１０Ｖ付近となる。このため、ドレイン領域１４からソース領域１２に流れる電子の一部がチャネル ホット エレクトロンとしてフローティングゲート１８に注入され、書き込みが行われる。従って、後の読み出し時にはフローティングゲート１８の下にはチャネルが形成されず、ドレイン領域１４から電流が流れないので、データは０となる。
【００６５】
（２−２）アドレス（０，０）のメモリ素子１０にデータ０を書き込まない場合
この場合、ビット線ＢＬとワード線ＷＬなどに印加される電圧は下記の通りとなる。
【００６６】
ライン種 Ｓ１ ＷＬ０ ＢＬ０ 他のワード線 他のビット線
印加電圧 １２Ｖ ２Ｖ ４Ｖ ０Ｖ ４Ｖ
アドレス（０，０）のメモリ素子１０にデータ０を書き込まない場合には、（２−１）の場合と異なる点として、図１のビット線負荷回路５１中の全てのｎ型トランジスタ５１ａが列デコーダ５２からの出力に基づいてオンされる。従って、ビット線ＢＬ０の電位は、他のビット線と同じく４Ｖとなる。
【００６７】
この場合、（２−１）の場合とは異なり、図１のフローティングゲート１８には電子が注入されない。従って、その後の読み出し時にはフローティングゲート１８の下にはチャネルが形成され、ドレイン領域１４から電流が流れて、データ１の読み出しが可能となる。
【００６８】
なお、メモリ素子アレイ領域１００にてマトリクス状に配置されたトランジスタに印加される信号は、（ＷＬ，ＢＬ）＝（２Ｖ，０Ｖ），（０Ｖ，４Ｖ），（２Ｖ，４Ｖ），（０Ｖ，０Ｖ）の４つの組合せが存在する。そして、（２Ｖ，０Ｖ）のときのみデータ０が書き込まれ、（０Ｖ，４Ｖ），（２Ｖ，４Ｖ），（０Ｖ，０Ｖ）のときにはいずれも消去時のデータのまま変化しない。
【００６９】
（３）データ読み出し動作
ライン種 Ｓ１ ＷＬ０ ＢＬ０
印加電圧 ０Ｖ ４Ｖ ２Ｖまたは０Ｖ
この場合、ソース線Ｓ１、ワード線ＷＬ０が行デコーダ１０２の出力に基づいて上記電位に設定される。また、図１のビット線負荷回路５１中のｎ型トランジスタ５１ａのうち、ビット線ＢＬ０に接続されたｎ型トランジスタ５１ａのみがオフとなり、他のｎ型トランジスタ５１ａは全てオンされる。ＰＲＯＧ信号が０Ｖであるため、オンされた他のｎ型トランジスタ５１ａのソース電位は０Ｖとなり他のビット線の電位は０Ｖとなる。アドレス（０，０）のメモリ素子１０からのデータ読み出し時には、ビット線ＢＬ０のみが列ゲート回路５０を介してセンスアンプ５６と接続される。従って、（２−１）または（２−２）の書き込み状態に応じて、ビット線ＢＬ０から０Ｖまたは２Ｖが出力される。すなわち、フローティングゲート１８に電子が溜まっていなければ、フローティングゲート１８の下にはチャネルが形成され、ドレイン領域１４から電流が流れて、データ１（２Ｖ）の読み出しが可能となる。逆に、フローティングゲート１８に電子が溜まっていれば、フローティングゲート１８の下にはチャネルが形成されず、ドレイン領域１４から電流が流れないため、データ０（ＯＶ）の読み出しが可能となる。このデータ電位は、図１のセンスアンプ５０で増幅され、入出力回路５４を介して外部に出力される。
【００７０】
（ワード線、ソース線の電圧設定のための構成の説明）
上記の通り、ソース線Ｓ１，ワード線ＷＬ０，ＷＬ１の設定電圧には、電源電圧（例えば５Ｖ）以下の電圧と、それを越える１２Ｖ，１５Ｖの電圧とが必要である。以下、上記の各動作毎にソース線、ワード線に所定の電圧を印加するための構成について、図３を参照して説明する。
【００７１】
図３に示す通り、メモリ素子アレイ領域１００を挟んで例えば左側に行デコーダ１０２を、右側に昇圧回路１０３を有する。行デコーダ１０２は、各種動作状態に応じて、ソース線、ワード線に電源電圧以下の電圧を印加するものである。また、昇圧回路１０３は、各種動作状態に応じて、ソース線、ワード線に電源電圧を越える電圧を印加するものである。昇圧回路１０３は大別して、一つの高電圧発生回路１１０と、複数の高電圧デコーダ１０４とを有する。
【００７２】
以下、本実施の形態の特徴的構成を有する昇圧回路１０３、特に高電圧デコーダ１０４の詳細について、図４をも参照に加えて説明する。
【００７３】
各々の高電圧デコーダ１０４は、図３に示すように、列（Ｙ）方向で隣合う２本のワード線例と、その２本のワード線に接続された各メモリ素子１０のソース領域１２に接続された１本のソース線に、電源電圧を越える電圧を印加するものである。
【００７４】
各々の高電圧デコーダ１０４に共通接続される構成として、図３に示すように、チャージポンプ１０６と、レギュレータ１０８とで構成される高電圧発生回路１１０が設けられている。レギュレータ１０８からの高電圧Ｖｐｐとして、データ書き込み時にはソース線Ｓに供給される高電圧１２Ｖが、データ消去時にはワード線ＷＬに供給される高電圧１５Ｖが得られる。
【００７５】
チャージポンプ１０６は、公知の通り、単位チャージポンプを多段に配列することにより構成される。このチャージポンプ１０６は、電源電圧ＶｄｄとクロックＣＬＫとを入力し、レギュレータ１０８から得られる高電圧Ｖｐｐ以上の高電圧を出力するものである。レギュレータ１０８は、チャージポンプ１０６からの出力電圧と、データ書き込みタイミング信号ＰＲＯＧとデータ消去タイミング信号ＥＲＡＳＥとを入力し、上述した２種の高電圧Ｖｐｐを出力する。
【００７６】
次に、高電圧発生回路１１０からの高電圧Ｖｐｐが入力される各々の高電圧デコーダ１０４の詳細について、図４を参照して説明する。ここで、各々の高電圧デコーダ１０４は同一の構成を有するため、以下ではソース線ＷＬ０，ＷＬ１及びソース線Ｓ１に接続された高電圧デコーダ１０４について説明する。
【００７７】
この高電圧デコーダ１０４は、高電圧発生回路１１０の出力線１１１と、ソース線ＷＬ０，ＷＬ１及びソース線Ｓ１を結線した第１の共通線１１２との間に、ｐ型半導体スイッチ１２０を有する。このｐ型半導体スイッチ１２０がオンすると、高電圧発生回路１１０からの高電圧Ｖｐｐがソース線ＷＬ０，ＷＬ１及びソース線Ｓ１に供給される。
【００７８】
特に本実施の形態においては、高電圧デコーダ１０４内では、ソース線ＷＬ０，ＷＬ１及びソース線Ｓ１に高電圧Ｖｐｐを供給する経路途中にはｐ型半導体スイッチ１２０のみが存在している。このため、図１０の従来技術のように、供給経路途中にｎ型半導体スイッチ４６を有するものと比較して、ｎ型半導体スイッチ４６によるしきい値電圧Ｖｔｈ分の電圧降下が生じない。特に図１０のｎ型トランジスタ４６には１０Ｖ以上のバックバイアスがかかり、トランジスタ４６のしきい値電圧が高くなり、上記の降下電圧も大きくなる。一方、本発明の実施の形態では、高電圧発生回路１１０から出力される高電圧Ｖｐｐとして、上記の降下電圧を見込んだより高い電圧を発生する必要が無くなり、低電圧駆動が可能となる。
【００７９】
また、ソース線ＷＬ０，ＷＬ１及びソース線Ｓ１途中には、高電圧Ｖｐｐを選択的に供給するための半導体スイッチ１２２，１２４，１２６がそれぞれ設けられている。半導体スイッチ１２２，１２４のゲートに印加される電圧ｗｌｈｖは、データ消去タイミング信号ＥＲＡＳＥがハイのとき、すなわちデータ消去時に例えば１７Ｖとなり、半導体スイッチ１２２，１２４がオンされる。半導体スイッチ１２６のゲートに印加される電圧ｓｈｖは、データ書き込みタイミング信号ＰＲＯＧがハイのとき、すなわちデータ書き込み時に例えば１４Ｖとなり、半導体スイッチ１２６がオンされる。
【００８０】
よって、データ書き込み時には、高電圧発生回路１１０、ｐ型半導体スイッチ１２０及び半導体スイッチ１２６を介して、高電圧Ｖｐｐ＝１２Ｖが、ソース線Ｓ１に供給されることになる。一方、データ消去時には、高電圧発生回路１１０、ｐ型半導体スイッチ１２０及び半導体スイッチ１２２，１２４を介して、高電圧Ｖｐｐ＝１５Ｖが、ワード線ＷＬ０，ＷＬ１にそれぞれ供給されることになる。
【００８１】
ｐ型半導体スイッチ１２０をオン、オフするために、そのゲートに印加される電圧のレベルを変化させるレベルシフタ１３０が設けられている。
【００８２】
このレベルシフタ１３０は、データ書き込み時及びデータ消去時に、ｐ型半導体スイッチ１２０をオンさせる第１のｎ型半導体スイッチ１３２と、それ以外の時にｐ型半導体スイッチ１２０をオフさせる第１，第２のｐ型半導体スイッチ１３４，１３６を有する。第１のｐ型半導体スイッチ１３４及び第１のｎ型半導体スイッチ１３２は、高電圧発生回路１１０の出力線１１２とグランドとを結ぶライン１１３に直列に配置されている。なお、このライン１１３には、第１のｐ型半導体スイッチ１３４と第１のｎ型半導体スイッチ１３２との間に、常時オン状態のｎ型半導体スイッチ１３８が接続されている。
【００８３】
また、第２のｐ型半導体スイッチ１３６は、高電圧発生回路１１０の出力線１１１と第１のｐ型半導体１３４のゲート線１１４との間に接続されている。そして、ｐ型半導体スイッチ１２０と第２のｐ型半導体スイッチ１３６の共通ゲート線１１５は、第１のｐ型半導体スイッチ１３４と第２のｎ型半導体スイッチ１３８とを接続するライン１１３途中に接続されている。
【００８４】
ここで、本実施の形態によれば、第２のｐ型半導体スイッチ１３６がオンしても、ゲート線１１４の電圧がＶｐｐであり、このゲート線１１４に接続されたｎ型半導体スイッチ１４０の耐圧はＶｐｐとなり、図１０の従来技術のｎ型トランジスタ４４，４６のように、Ｖｐｐ以上の素子耐圧が要求されない。第１のｎ型半導体スイッチ１３２及びｎ型半導体スイッチ１３８も、ライン１１３の電位が最大でＶｐｐであるので、Ｖｐｐを越えた素子耐圧が要求されない。
【００８５】
また、第１のｐ型半導体スイッチ１３４のゲート線１１４は、ｎ型半導体スイッチ１４０を介して、第１のｎ型半導体スイッチ１３２のゲート線１１６と接続され、共通ゲート線１１７となる。この共通ゲート線１１７は、ｎ型半導体スイッチ１４２を介して、ソース線ＷＬ０，ＷＬ１及びソース線Ｓ１を結線した第２の共通線１１８に接続される一方で、ｎ型半導体スイッチ１４４を介してグランドにも接続されている。
【００８６】
このｎ型半導体スイッチ１４２，１４４の各ゲートには、論理が相反する信号が入力され、その一方がオンのときは他方がオフとなる。すなわち、データ書き込みタイミング信号ＰＲＯＧとデータ消去タイミング信号ＥＲＡＳＥとが２入力されるノア回路１４６と、第１のインバータ１４８とが設けられている。インバータ１４８の出力は、そのままｎ型半導体スイッチ１４２のゲートに印加されるルートと、第２のインバータ１５０を介してｎ型半導体スイッチ１４４のゲートに印加されるルートとに２分されている。
【００８７】
（ワード線及びソース線の昇圧動作）
次に、ワード線及びソース線を、電源電圧を越える電圧値に昇圧する動作について説明する。
【００８８】
（データ消去時のワード線昇圧動作）
このデータ消去動作は、１ペイジ単位で行われ、例えばワード線ＷＬ０，ＷＬ１に接続された全てのメモリ素子１０のデータが消去される。
【００８９】
このとき、図３の行デコーダ１０２より、ソース線Ｓ１にはＯＶが供給され、ワード線ＷＬ０，ＷＬ１には電源電圧Ｖｄｄ（例えば５Ｖ）から行デコーダ１０２内のｎ型半導体スイッチ（図示せず）のしきい値電圧Ｖｔｈを差し引いた電圧（Ｖｄｄ−Ｖｔｈ）が供給される。また、データ消去タイミング信号ＥＲＡＳＥがハイとなり、データ書き込みタイミング信号ＰＲＯＧはローとなる。さらに、ワード線ＷＬ０，ＷＬ１途中の半導体スイッチ１２２，１２４のゲートに印加される電圧ｗｌｈｖが１７Ｖとなる。
【００９０】
上記の設定により、高電圧発生回路１１０にてＶｐｐ＝１５Ｖが生成され、それが出力線１１１に供給される。また、高電圧デコーダ１２０では、ワード線ＷＬ０，ＷＬ１に接続された半導体スイッチ１２２，１２４がオンされ、ソース線Ｓ１に接続された半導体スイッチ１２６はオフされる。さらに、ｎ型半導体スイッチ１４２がオンされ、ｎ型半導体スイッチ１４４はオフされる。
【００９１】
このため、ワード線ＷＬ０，ＷＬ１に供給された上記の電圧（Ｖｄｄ−Ｖｔｈ）が、第２の共通線１１８、共通ゲート線１１７、ゲート線１１６を介して、第１のｎ型半導体１３２に印加される。
【００９２】
これにより、第１のｎ型半導体スイッチ１３２はオフからオンに切り替わる。なお、第１のｎ型半導体スイッチ１３２のゲート電位は上記の電圧（Ｖｄｄ−Ｖｔｈ）以上とはならない。従って、第１のｎ型半導体スイッチ１３２には、図１０に示す従来技術のｎ型半導体スイッチ４６のように高耐圧化する必要がない。
【００９３】
第１のｎ型半導体スイッチ１３２がオフからオンに切り替わると、ｐ型半導体スイッチ１２０と第２のｐ型半導体スイッチ１３６のゲート線１１５の電位がローレベルとなり、それらのスイッチ１２０，１３６がオンする。さらに、第２のｐ型半導体スイッチ１３６がオンすることで、第１のｐ型半導体スイッチ１３４のゲート線１１４の電位はＶｐｐとなり、第１のｐ型半導体スイッチ１３４はオフする。この第１のｐ型半導体スイッチ１３４のオフ状態は、第２のｐ型半導体１３６がオンし、第１のｎ型半導体スイッチ１３２がオフされることでラッチされる。一方、第１のｎ型半導体スイッチ１３２及び第２のｐ型半導体スイッチ１３６は、第１のｐ型半導体スイッチ１３４のオン状態については寄与しない。この意味で、この高電圧デコーダ１０４は、ハーフラッチ型と称することができる。
【００９４】
ｐ型半導体スイッチ１２０がオンすることで、ワード線ＷＬ０，ＷＬ１の電位は、半導体スイッチ１２２，１２４、第１の共通線１１２を介して、高電圧発生回路１１０の出力線１１１の電位に引っ張られ、１５Ｖに昇圧される。
【００９５】
このワード線ＷＬ０，ＷＬ１の昇圧により、上述したデータ消去動作が可能となる。
【００９６】
（データ書き込み時の昇圧動作）
このデータ書き込み動作は、行デコーダ１０２によって選択されたワード線ＷＬに接続されたメモリ素子１０単位で行われ、例えばワード線ＷＬ０に接続されたメモリ素子１０のへのデータ書き込み動作について説明する。
【００９７】
このとき、行デコーダ１０２より、ソース線Ｓ１にはデータ消去時にワード線ＷＬ０，ＷＬ１に供給された電圧と同じ電圧（Ｖｄｄ−Ｖｔｈ）が供給され、ワード線ＷＬ０には２Ｖが供給される。また、データ消去タイミング信号ＥＲＡＳＥがローとなり、データ書き込みタイミング信号ＰＲＯＧはハイとなる。さらに、ソース線Ｓ１途中の半導体スイッチ１２６のゲートに印加される電圧ｓｈｖが１４Ｖに設定される。
【００９８】
上記の設定により、高電圧発生回路１１０にてＶｐｐ＝１２Ｖが生成され、それが出力線１１１に供給される。また、高電圧デコーダ１２０では、ソース線Ｓ１に接続された半導体スイッチ１２６がオンされ、ワード線ＷＬ１及びワード線ＷＬ０に接続された半導体スイッチ１２２，１２４はオフされる。さらに、ｎ型半導体スイッチ１４２がオンされ、ｎ型半導体スイッチ１４４はオフされる。
【００９９】
このため、ソース線Ｓ１に供給された電圧（Ｖｄｄ−Ｖｔｈ）が、第２の共通線１１８、ゲート線１１６を介して、第１のｎ型半導体１３２に印加される。
【０１００】
以降の動作は、データ消去時の動作と同様であり、ｐ型半導体スイッチ１２０がオンすることで、ソース線Ｓ１の電位は、半導体スイッチ１２６、第１の共通線１１２を介して、高電圧発生回路１１０の出力線１１１の電位に引っ張られ、１２Ｖに昇圧される。
【０１０１】
このソース線Ｓ１の昇圧により、上述したデータ書き込み動作が可能となる。
【０１０２】
（データ読み出し動作について）
このデータ読み出し動作は、行デコーダ１０２によって選択されたワード線ＷＬに接続されたメモリ素子１０単位で行われ、例えばワード線ＷＬ０に接続されたメモリ素子１０からのデータ読み出し動作について説明する。
【０１０３】
このときには、ワード線ＷＬ０及びソース線Ｓ１を高電圧発生回路１１０により昇圧することは不要である。従って、高電圧発生回路１１０から高電圧Ｖｐｐを発生することはなく、高電圧デコーダ１０４も動作しない。
【０１０４】
データ読み出し時には、行デコーダ１０２より、ソース線Ｓ１にはＯＶが供給され、ワード線ＷＬ０には４Ｖが供給される。また、データ消去タイミング信号ＥＲＡＳＥ及びデータ書き込みタイミング信号ＰＲＯＧは共にローとなる。さらに、ワード線ＷＬ０，ＷＬ１及びソース線Ｓ１の途中に接続された半導体スイッチ１２２，１２４，１２６のゲートに印加される電圧ｗｌｈｖ，ｓｈｖは共に０Ｖとなる。
【０１０５】
なお、データ読み出し時には、ワード線ＷＬ０にＶｄｄ＋Ｖｔｈ（Ｖｔｈは行デコーダ１０２内のトランジスタのしきい値）の電圧等を供給しても良い。この場合、行デコーダ１０２からワード線に出力される選択電圧は、読み出し時と書き込み／消去時とで異なる電圧となる。
【０１０６】
上記の設定により、高電圧発生回路１１０では、データ消去タイミング信号ＥＲＡＳＥ及びデータ書き込みタイミング信号ＰＲＯＧは共にノンアクティブであるため、高電圧Ｖｐｐが発生することはない。
【０１０７】
また、高電圧デコーダ１２０では、ワード線ＷＬ０，ＷＬ１、ソース線Ｓ１に接続された半導体スイッチ１２２，１２４，１２６はオフされる。さらに、ｎ型半導体スイッチ１４２はオフされ、ｎ型半導体スイッチ１４４がオンされる。
【０１０８】
このため、共通ゲート線１１７、ゲート線１１４，１１６を介して、第１のｐ型半導体１３４と第１のｎ型半導体１３２とのゲートにローレベルの電圧が印加される。
【０１０９】
これにより、第１のｐ型半導体１３４はオンされ、第１のｎ型半導体１３２はオフされる。従って、ｐ型半導体スイッチ１２０と第２のｐ型半導体スイッチ１３６のゲート線１１５の電位がハイレベルとなり、それらのスイッチ１２０，１３６がオフする。
【０１１０】
以上の動作により、ワード線ＷＬ０，ＷＬ１及びソース線Ｓ１のいずれもが、高電圧発生回路１１０により昇圧されることはない。
【０１１１】
このように、本実施の形態によれば、複数の高電圧デコーダ１０４の各々は、チャージポンプを必要としないので、ワード線、ソース線を高電圧まで昇圧するのに時間を要せず、しかも変換ロスが生ずることがない。
【０１１２】
＜第２の実施の形態＞
次に、第１の実施の形態のうち、高電圧デコーダの構成を変更した本発明の第２の実施の形態について説明する。
【０１１３】
（高電圧デコーダの構成）
図５は、本発明の第２の実施の形態に係る高電圧デコーダの回路図である。
【０１１４】
第１の実施の形態に係る図４の高電圧デコーダ１０４０がハーフラッチ型であったのに対して、この第２の実施の形態に係る高電圧デコーダ２００はフルラッチ機能を有する相補型のレベルシフタを含んで構成されている。なお、図５において、図４に示す部材と同一機能を有するものについては、同一符号を付してその詳細な説明を省略する。
【０１１５】
図５において、図４と異なる部分の構成について説明すると、第１のｎ型半導体スイッチ１３２のゲート線１１６と、共通ゲート線１１７との間に、第３，第４のインバータ２０２，２０４を設けている。この第１のｎ型半導体スイッチ１３２のゲートに入力される論理レベルは、２つのインバータ２０２，２０４が追加されても、共通ゲート線１１７自体の論理レベルと同じとなる。従って、第１のｎ型半導体スイッチ１３２の動作は、図４の場合と同じとなる。
【０１１６】
一方、第１のｐ型半導体スイッチ１３４のゲート線１１４は、新たに設けられた第２のｎ型半導体スイッチ２１０を介して接地されている。そして、この第２のｎ型半導体スイッチ２１０のゲート線２１２には、第３のインバータ２０２の出力が入力される。
【０１１７】
（データ消去時及びデータ書き込み時の高電圧デコーダの動作）
この場合、第１のｎ型半導体スイッチ１３２がオンし、第２のｎ型半導体スイッチ２１０はオフとなる。第１のｎ型半導体スイッチ１３２がオンするので、ｐ型半導体スイッチ１２０及び第２のｐ型半導体スイッチ１３６のゲート電位はローレベルとなり、それらの各スイッチ１２０，１３６がオンする。これにより、高電圧発生回路１１０からの高電圧Ｖｐｐが、ワード線ＷＬ０，ＷＬ１またはソース線Ｓ１に供給される。また、第２のｐ型半導体スイッチ１３６がオンし、かつ、第２のｎ型半導体スイッチ２１０がオフされているので、第１のｐ型半導体スイッチ１３４のゲート電位はハイレベルが維持され、第１のｐ型半導体１３４のオフ状態がラッチされる。
【０１１８】
（データ読み出し時の高電圧デコーダの動作）
この場合、第１のｎ型半導体スイッチ１３２がオフし、第２のｎ型半導体スイッチ２１０はオンとなる。第２のｎ型半導体スイッチ２１０がオンするので、第１のｐ型半導体スイッチ１３４のゲート電位はローレベルとなる。これにより、第１のｐ型半導体スイッチ１３４がオンされ、かつ、第１のｎ型半導体スイッチ１３２はオフされているので、ｐ型半導体スイッチ１２０及び第２のｐ型半導体スイッチ１３６のゲート電位はハイレベルに維持される。この結果、それらの各スイッチ１２０，１３６がオフとなり、高電圧発生回路１１０からの電圧供給ルートは遮断される。
【０１１９】
なお、第２のｎ型半導体スイッチ２１０がオンされ、かつ第２のｐ型半導体スイッチ１３６がオフされると、第１のｐ型半導体スイッチ１３４のゲート電位はローレベルが維持され、第１のｐ型半導体スイッチ１３４のオン状態がラッチされる。
【０１２０】
以上により、第１のｐ型半導体スイッチ１３４のオン、オフの双方の状態をラッチすることができる。
【０１２１】
＜第３の実施の形態＞
図６は、図４または図５に示す高電圧デコーダ１０４または１２０を用いて、図８の回路配置を実現した本発明の第３の実施の形態に係る半導体記憶装置の概略説明図である。
【０１２２】
図６のレイアウトによれば、多数のメモリ素子１０が配列されたメモリ素子アレイ領域１００に対して、ワード線及びソース線が延びる行方向の一端に行デコーダ１０２及び昇圧回路１０３が配置されている。
【０１２３】
図６において、高電圧デコーダ１０４には２本のワード線と１本のソース線を結線した第１，第２の共通線１１２，１１８が接続されている点は、図３と同じである。図６においては、高電圧デコーダ１０４の入力段側にも、２本のワード線途中に半導体スイッチ１２３，１２５を、１本のソース線途中に半導体スイッチ１２７を設けている。これら半導体スイッチ１２３，１２５，１２７は、高電圧デコーダ１０４の出力段側の対応するスイッチ１２２，１２４，１２６と同タイミングでオン、オフされる。ただし、これらのスイッチ１２３，１２５，１２７には、スイッチ１２２，１２４，１２６のように高電圧が印加されないので、上述したＥＲＡＳＥ、ＰＲＯＧ信号によりオン、オフ動作が行われる。
【０１２４】
さらに、高電圧デコーダ１０４をバイパスさせて、行デコーダ１０２の出力を２本のワード線及び１本のソース線に接続するためのバイパス線２２０，２２２，２２４を設けている。この各バイパス線２２０，２２２，２２４途中には、それぞれ対応する半導体スイッチ１２３，１２５，１２７がオンするタイミングとは逆相のタイミングにてオンされる半導体スイッチ２３０，２３２，２３４が設けられている。なお、半導体スイッチ２３０，２３２，２３４の上述のオンタイミングを設定するために、インバータ２４０，２４２を設けている。
【０１２５】
この第２の実施の形態によれば、データ書き込み時にあっては行デコーダ１０２からの出力がバイパス線２２０，２２２を介して２本のワード線ＷＬ０，ＷＬ１に供給され、ソース線Ｓ１には高電圧デコーダ１０４からの高電圧Ｖｐｐ＝１２Ｖが供給される。また、データ消去時にあっては、行デコーダ１０２からの出力がバイパス線２２４を介してソース線Ｓ１に供給され、ワード線ＷＬ０，ＷＬ１には高電圧デコーダ１０４からの高電圧Ｖｐｐ＝１５Ｖが供給される。なお、データ読み出し時には、行デコーダ１０４の出力がソース線Ｓ１、ワード線ＷＬ０，ＷＬ１に供給される。
【０１２６】
＜第４の実施の形態＞
次に、第１〜第３の実施の形態のいずれかの半導体記憶装置を含んで構成される半導体装置について、図７を参照して説明する。
【０１２７】
図７に示す半導体装置は、プログラムメモリとして機能する第１の半導体記憶装置２５０と、データメモリとして機能する第２の半導体記憶装置２５２とを含んでいる。これら第１，第２の半導体記憶装置２５０，２５２は共に、第１〜第３の実施の形態のいずれかと同じであり、ＥＥＰＲＯＭとして構成されている。なお、これら第１，第２の半導体記憶装置２５０，２５２は、図１に示す入出回路５４を有しなくても良い。すなわち、メモリ素子１０から読み出されたデータ電位を図１のセンスアンプ５６にて増幅した後、直接他のブロックに入力させても良い。
【０１２８】
この半導体装置にはさらに、その制御を司るＣＰＵ２５４が設けられ、このＣＰＵ２５４のバスラインには、第１，第２の半導体記憶装置２５０，２５２の他、下記の各種回路が接続されている。ＲＡＭ２５６はデータを一時的に蓄えるであり、発振器２５８は基準クロック等を出力する。入出力回路２６０はデータ、制御信号を入出力するものであり、電源回路２６２は各部に必要な電力を供給するものである。
【０１２９】
本半導体装置にあっては、第１，第２の半導体記憶装置２５０，２５２にて低電圧駆動が可能であり、しかも素子耐圧が低くて済むので製造の容易な半導体装置を提供できる。特に第１，第２の半導体記憶装置２５０，２５２を図９に示すレイアウトとすれば、半導体装置全体としてのチップレイアウトの自由度が高まり、設計がし易くなるなどの利点がある。
【０１３０】
以上、本発明の実施の形態について述べたが、本発明は上述した第１〜第４の実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上記の各実施の形態の説明に用いた各種の電位は一例に過ぎず、他の電位設定であっても本発明を適用できることは言うまでもない。要は、ワード線あるいはソース線を昇圧する必要がある半導体記憶装置であれば、本発明を適用することができる。
【０１３１】
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の一例を示すブロック図である。
【図２】本発明の半導体記憶装置の用いられるメモリ素子の一例を示す概略断面図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置のレイアウトの一例を示す概略説明図である。
【図４】図３に示す高電圧デコーダの詳細を示す回路図である。
【図５】本発明の第２の実施の形態に用いられる高電圧デコーダを示す回路図である。
【図６】本発明の第３の実施の形態に係る半導体記憶装置の概略説明図である。
【図７】本発明の半導体記憶装置が用いられる半導体装置のブロック図である。
【図８】半導体記憶装置の従来のレイアウト例を示す概略説明図である。
【図９】半導体記憶装置の従来の他のレイアウト例を示す概略説明図である。
【図１０】従来の高電圧デコーダの一例を示す回路図である。
【図１１】図１１に示す高電圧デコーダのポンビング動作を説明するタイミングチャートである。
【符号の説明】
１０ メモリ素子
１２ ソース領域
１４ ドレイン領域
１６ チャネル領域
１８ フローティングゲート
２０ コントロールゲート
１００ メモリ素子アレイ領域
１０２ 行デコーダ
１０３ 昇圧回路
１０４，１２０ 高電圧デコーダ
１１０ 高電圧発生回路
１２０ ｐ型半導体スイッチ
１３０ レベルシフタ
１３２ 第１のｎ型半導体スイッチ
１３４ 第１のｐ型半導体スイッチ
１３６ 第２のｐ型半導体スイッチ
２１０ 第２のｎ型半導体スイッチ
ＷＬ０，ＷＬ１ ワード線
Ｓ１ ソース線

Claims (6)

1. ソース・ドレイン領域と、フローティンクゲートと、コントロールゲートとを有するメモリ素子を多数配列して成る半導体記憶装置において、
   各々の前記メモリ素子に対するデータの書き換え、消去、読み出しに応じて、前記コントロールゲートに接続されて行方向に延びる複数のワード線に、第１の電圧以下の複数電圧を選択的に供給する行デコーダと、
   前記第１の電圧より高電圧の第２の電圧が入力される高電圧入力端子と、
   列方向にて隣り合う２本の第１，第２のワード線と、該２本の第１，第２のワード線に接続されて列方向にて隣り合う前記メモリ素子のソース領域に接続された１本の共通ソース線とを一組とするライン群に共通な１本の被昇圧線に対して一つずつ設けられ、前記高電圧入力端子からの前記第２の電圧に基づいて、複数の前記被昇圧線をそれぞれ選択的に昇圧する複数の高電圧デコーダと、
   を有し、
   各々の前記高電圧デコーダは、
   前記高電圧入力端子と前記１本の被昇圧線とを接続する供給ライン途中に設けられたｐ型半導体スイッチと、
   前記ｐ型半導体スイッチのゲート電位を、前記行デコーダの出力に基づいて、オン電位とオフ電位の間でレベルシフトさせるレベルシフタと、
   を有し、
   前記１本の被昇圧線と前記第１のワード線との間に設けられた第１の半導体スイッチと、前記１本の被昇圧線と前記第２のワード線との間に設けられた第２の半導体スイッチと、前記１本の被昇圧線と前記共通ソース線との間に設けられた第３の半導体スイッチとをさらに有し、
   前記第１、第２の半導体スイッチは、前記第１，第２のワード線に接続された前記メモリ素子のデータが消去される時にオンされ、前記第３の半導体スイッチは、前記共通ソース線に接続された前記メモリ素子へのデータ書き込み時にオンされることを特徴とする半導体記憶装置。
2. 請求項１において、
   前記レベルシフタは、
   前記高電圧入力端子とグランドとの間に設けられ、前記行デコーダの出力に基づいて、前記ｐ型半導体スイッチのゲートに前記オン電位を供給する第１のｎ型半導体スイッチと、
   前記高電圧入力端子と前記第１のｎ型半導体スイッチとの間に設けられ、前記行デコーダの出力に基づいてオンされた時に、前記ｐ型半導体スイッチのゲートに前記オフ電位を供給する第１のｐ型半導体スイッチと、
   前記高電圧入力端子と前記第１のｐ型半導体スイッチのゲート線との間に設けられて、前記ｐ型半導体スイッチと共にオン、オフされ、前記ｐ型半導体スイッチがオンの時に、前記第１のｐ型半導体スイッチをオフさせる電位を該第１のｐ型半導体スイッチのゲートに供給する第２のｐ型半導体スイッチと、
   を有することを特徴とする半導体記憶装置。
3. 請求項２において、
   前記レベルシフタは、
   前記第１のｐ型半導体スイッチのゲート線とグランドとの間に設けられ、前記第１のｎ型半導体スイッチとはオン、オフタイミングが逆相となる第２のｎ型半導体スイッチをさらに有することを特徴とする半導体記憶装置。
4. 請求項１乃至３のいずれかにおいて、
   多数の前記メモリ素子が配列されたメモリ素子アレイ領域に対して、前記ワード線及びソース線が延びる行方向の一端に前記行デコーダが配置され、その他端に前記複数の高電圧デコーダが配置されていることを特徴とする半導体記憶装置。
5. 請求項１乃至３のいずれかにおいて、
   多数の前記メモリ素子が配列されたメモリ素子アレイ領域に対して、前記ワード線及びソース線が延びる行方向の一端に前記行デコーダ及び前記複数の高電圧デコーダが配置されていることを特徴とする半導体記憶装置。
6. 請求項１乃至５のいずれかに記載の半導体記憶装置と、
   中央演算処理装置と、
   前記半導体記憶装置及び前記中央演算装置に電力を供給する電源回路と、
   前記半導体記憶装置及び前記中央演算装置に対するデータを入出力する入出力回路と、
   を有することを特徴とする半導体装置。

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