JP2012164400A - 半導体記憶装置及びその高電圧制御方法 - Google Patents

Abstract

【課題】チャージポンプ等の高電圧生成部の回路面積を削減する。
【解決手段】半導体記憶装置は、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセル２１と、ワードラインを駆動する複数のワードラインドライバ２３ａ及び２３ｂ、電源電圧を昇圧して高電圧を生成するチャージポンプ１１と、複数のメモリセル２１のうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御するＸ方向高電圧制御回路３１及びＹ方向高電圧制御回路３２とを備える。
【選択図】図１

Description

本発明は、メモリセルに高電圧を印加することでメモリセルの記憶内容を電気的に書き換えることが可能な半導体記憶装置及びその高電圧制御方法に関する。

従来より、この種の半導体記憶装置として、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）が知られている（特許文献１、２）。ＥＥＰＲＯＭは、マトリクス状に配置されたメモリセルを含んでおり、マトリクスの行ごとにワードラインが、列ごとにビットラインが設けられる。ＥＥＰＲＯＭでは、データを書き込んだりデータを消去したりする際、メモリセルに高電圧を印加することが必要とされるため、チャージポンプ等の高電圧生成部で電源電圧を昇圧して高電圧を生成するようになっている。

特開２００７−２３４７７６号公報 国際公開第２００５／０６２３１１号

近年、メモリセルが大容量化するにつれ、チャージポンプの電流供給能力を十分に大きくする必要が生じている。しかしながら、チャージポンプの電流供給能力を十分に大きくするためには、チャージポンプのキャパシタの容量を大きくする必要があり、回路面積が増加するという問題がある。

本発明は、前記課題を解決するためになされたものであり、その目的は、チャージポンプ等の高電圧生成部の回路面積を削減することのできる半導体記憶装置及びその高電圧制御方法を提供することである。

前記課題を解決するために、本発明の実施形態における半導体記憶装置は、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルと、ワードラインを駆動する複数のワードライン駆動部と、電源電圧を昇圧して高電圧を生成する高電圧生成部と、前記複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御部とを備えることを特徴とする。

また、本発明の実施形態における半導体記憶装置の高電圧制御方法は、電源電圧を昇圧して高電圧を生成する高電圧生成ステップと、ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御ステップとを備えることを特徴とする。

本発明によれば、複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加される。これにより、チャージポンプ等の高電圧生成部の回路面積を削減することのできる半導体記憶装置及びその高電圧制御方法を提供することが可能である。

本発明の実施形態におけるＥＥＰＲＯＭの構成を示す図である。 本発明の実施形態におけるメモリセルの構成を示す図である。 本発明の実施形態におけるＸ方向高電圧制御回路の構成を示す図である。 本発明の実施形態におけるＸ方向高電圧制御回路の出力波形を示す図である。 本発明の実施形態におけるＹ方向高電圧制御回路の構成を示す図である。 本発明の実施形態におけるＹ方向高電圧制御回路の出力波形を示す図である。 従来のＥＥＰＲＯＭの構成を示す図である。 従来のチャージポンプの出力波形を示す図である。 本発明の実施形態におけるＥＥＰＲＯＭの全体の回路構成図である。 本発明の実施形態におけるワードラインドライバの周辺の回路構成図である。 本発明の実施形態におけるワードラインドライバの分割数とチャージポンプ容量との関係を示す図である。

以下、本発明の実施形態について図面を参照して詳細に説明する。

図１は、本発明の実施形態におけるＥＥＰＲＯＭの構成を示す図である。この図に示すように、ＥＥＰＲＯＭは、高電圧発生回路１０と、複数のメモリセル２１と、Ｘ方向デコーダ２２と、２つのワードラインドライバ２３ａ及び２３ｂと、Ｙ方向デコーダ２４と、カラムラッチ２５と、ページバッファ２６と、高電圧制御部３０とを備えている。高電圧発生回路１０には、チャージポンプ１１等の高電圧生成部が含まれる。高電圧制御部３０には、Ｘ方向高電圧制御回路３１と、Ｙ方向高電圧制御回路３２とが含まれる。

チャージポンプ１１は、書き込み命令が入力されると、電源電圧Ｖ１を昇圧して例えば１５Ｖ〜２０Ｖ程度の高電圧Ｖ２を生成する。生成された高電圧Ｖ２は、Ｘ方向高電圧制御回路３１とＹ方向高電圧制御回路３２とに印加される。

複数のメモリセル２１は、半導体メモリにおいて情報の最小単位である「０」又は「１」から成る１ビットのデータを保持するために必要な回路構成である。ワードライン及びビットラインが接続されマトリクス状に配置されている。

Ｘ方向デコーダ２２は、入力された制御データに応じてメモリセル２１のＸ方向のアドレス制御を行う。Ｘ方向とはワードラインの方向である。ワードラインドライバ２３ａ及び２３ｂは、Ｘ方向デコーダ２２のアドレス制御の結果に基づいてワードラインを駆動する。具体的には、消去中及び書き込み中に高電圧Ｖ２でワードラインを駆動するようになっている。

Ｙ方向デコーダ２４は、入力された制御データに応じてメモリセル２１のＹ方向のアドレス制御を行う。Ｙ方向とはビットラインの方向である。カラムラッチ２５及びページバッファ２６は、Ｙ方向デコーダ２４のアドレス制御の結果に基づいてコントロールライン及びビットラインを駆動する。主に、カラムラッチ２５は、消去中に高電圧Ｖ２でコントロールラインを駆動し、ページバッファ２６は、書き込み中に高電圧Ｖ２でビットラインを駆動するようになっている。

Ｘ方向高電圧制御回路３１は、ワードラインに印加する電圧を制御する。具体的には、ワードラインドライバ２３ａ及び２３ｂのうちアクセスに関係のあるワードラインドライバには消去中及び書き込み中に高電圧Ｖ２が印加されるように制御する。一方、ワードラインドライバ２３ａ及び２３ｂのうちアクセスに関係のないワードラインドライバには電源電圧Ｖ１が印加されるように制御する。

Ｙ方向高電圧制御回路３２は、コントロールライン及びビットラインに印加する電圧を制御する。具体的には、カラムラッチ２５には消去中は高電圧が印加されるとともに書き込み中は電源電圧が印加されるように制御する。また、ページバッファ２６には消去中は電源電圧が印加されるとともに書き込み中は高電圧が印加されるように制御する。

図２は、メモリセル２１の構成を示す図である。この図に示すように、ｍ本のワードラインＷＬ１〜ＷＬｍ、コントロールラインＣＬ１〜ＣＬｍ、ソースラインＳＬ１〜ＳＬｍ、並びに、ｎ本のビットラインＢＬ１〜ＢＬｎが張り巡らされている。これらの制御ラインには、メモリトランジスタＭＴと選択用トランジスタＳＴから成る合計ｍ×ｎ個のメモリセルＣ１１〜Ｃｍｎが接続されている。より詳細に説明すると、ワードラインＷＬ１には、メモリセルＣ１１〜Ｃ１ｎをそれぞれ構成する選択用トランジスタＳＴのゲートが接続されている。ワードラインＷＬ２〜ＷＬｍについても同様である。コントロールラインＣＬ１には、メモリセルＣ１１〜Ｃ１ｎをそれぞれ構成するメモリトランジスタＭＴのコントロールゲートが接続されている。コントロールラインＣＬ２〜ＣＬｍについても同様である。ソースラインＳＬ１には、メモリセルＣ１１〜Ｃ１ｎをそれぞれ構成するメモリトランジスタＭＴのソースが接続されている。ソースラインＳＬ２〜ＳＬｍについても同様である。ビットラインＢＬ１には、メモリセルＣ１１〜Ｃｍ１をそれぞれ構成する選択用トランジスタＳＴのドレインが接続されている。ビットラインＢＬ２〜ＢＬｎについても同様である。また、各メモリセルＣ１１〜Ｃｍｎにおいて、選択用トランジスタＳＴのソースとメモリトランジスタＭＴのドレインは互いに接続されている。

次に、メモリセルＣｍｎに１ビットのデータを書き込む際の動作について説明する。

まず、データの書き込みに先立ち、所定のワードラインＷＬｍ及びコントロールラインＣＬｍには高電圧Ｖ２が印加され、ソースラインＳＬｍ及びビットラインＢＬｎには接地電圧が印加される。これにより、選択用トランジスタＳＴのゲートＧ及びメモリトランジスタＭＴのコントロールゲートＣＧには高電圧Ｖ２が印加される。また、選択用トランジスタＳＴのドレインＤＳ及びメモリトランジスタＭＴのソースには接地電圧が印加される。従って、メモリトランジスタＭＴのフローティングゲートＦＧには電子が注入され、フローティングゲートＦＧは所定量の電子が蓄積された状態となる。このとき、メモリトランジスタＭＴのスレッショルド電圧はリファレンス電圧よりも高くなり、データ「１」が書き込まれることになる。このように、既存データを予め消去しておくことにより、メモリセルに対するデータの書換えが可能となる。

このような消去動作が完了すると、データの書き込み動作に移行する。例えば、メモリセルＣｍｎにデータ「０」を書き込む場合は、ワードラインＷＬｍとビットラインＢＬｎに高電圧Ｖ２が印加されるとともに、コントロールラインＣＬｍに接地電圧が印加され、さらにソースラインＳＬｍがオープンされる。これにより、選択用トランジスタＳＴのゲートＧとドレインＤＳには高電圧Ｖ２が印加される。また、メモリトランジスタＭＴのコントロールゲートＣＧには接地電圧が印加される一方、メモリトランジスタＭＴのソースがオープンされる。従って、メモリトランジスタＭＴのフローティングゲートＦＧから電子が放出され、フローティングゲートＦＧは電子が欠乏した状態となる。このとき、メモリトランジスタＭＴのスレッショルド電圧はリファレンス電圧よりも低くなり、データ「０」が書き込まれることになる。

なお、１つのメモリセルに２ビットのデータを記憶する場合は、メモリトランジスタＭＴのスレッショルド電圧を４つの状態に分布させる。すなわち、選択用トランジスタＳＴのゲートＧとドレインＤＳに対する高電圧の印加時間や印加電圧値を段階的に制御して、フローティングゲートＦＧの電子放出量を調整すればよい。

図３は、本発明の実施形態におけるＸ方向高電圧制御回路３１の構成を示す図である。この図に示すように、Ｘ方向高電圧制御回路３１は、高電圧スイッチ回路３１Ａ、３１Ｂを備えている。高電圧スイッチ回路３１Ａ、３１Ｂと制御信号ＶＰＰＷＬＥＮを用いることで電源電圧Ｖ１と高電圧Ｖ２を切り替え、出力端子Ａ、Ｂから出力する。出力端子Ａから出力される電圧はワードラインドライバ２３ａに印加され、出力端子Ｂから出力される電圧はワードラインドライバ２３ｂに印加される。ワードラインドライバ２３ａに印加される電圧波形は波形（１）とし、ワードラインドライバ２３ｂに印加される電圧波形は波形（２）とする。

ここで、ワードラインドライバ２３ａにアクセスする必要がある場合、ワードラインドライバ２３ａには、図４の波形（１）に示すように、消去中及び書き込み中にのみ高電圧Ｖ２が印加される。一方、ワードラインドライバ２３ｂには、図４の波形（２）に示すように、消去中や書き込み中であっても電源電圧Ｖ１が印加される。ワードラインドライバ２３ｂはアクセスに関係のない箇所であるため、高電圧Ｖ２を印加する必要がないためである。

図５は、本発明の実施形態におけるＹ方向高電圧制御回路３２の構成を示す図である。このＹ方向高電圧制御回路３２の構成は、アドレスデコーダからアドレス信号ＡＸＨ及びＡＸＬの入力がない点を除き、基本的にＸ方向高電圧制御回路３１と同様である。すなわち、高電圧スイッチ回路３２Ａ、３２Ｂは、制御信号ＶＰＰＳＬＥＮとＶＰＰＢＬＥＮに追従して電源電圧Ｖ１と高電圧Ｖ２を切り替え、出力端子Ｃ、Ｄから出力する。出力端子Ｃから出力される電圧はカラムラッチ２５に印加され、出力端子Ｄから出力される電圧はページバッファ２６に印加される。カラムラッチ２５に印加される電圧波形は波形（３）とし、ページバッファ２６ｂに印加される電圧波形は波形（４）とする。

ここでも、ワードラインドライバ２３ａにアクセスする必要がある場合について説明するが、もう一方のワードラインドライバ２３ｂにアクセスする必要がある場合でもＹ方向高電圧制御回路３２の動作は同じである。すなわち、カラムラッチ２５には、図６の波形（３）に示すように、消去中は高電圧Ｖ２が印加されるとともに書き込み中は電源電圧Ｖ１が印加される。カラムラッチ２５は、書き込み中に高電圧Ｖ２を必要としないためである。一方、ページバッファ２６には、図６の波形（４）に示すように、消去中は電源電圧Ｖ１が印加されるとともに書き込み中は高電圧Ｖ２が印加される。ページバッファ２６は、消去中に高電圧Ｖ２を必要としないためである。

従来は、図７及び図８に示すように、高電圧Ｖ２を必要としていない箇所にも高電圧Ｖ２を印加していたため、チャージポンプ１１の負荷容量、負荷電流が大きくなり、面積増加につながっていた。それに対して、本実施形態によれば、複数のメモリセル２１のうちアクセスに関係のある箇所には高電圧Ｖ２が印加され、アクセスに関係のない箇所には電源電圧Ｖ１が印加される。これにより、チャージポンプ１１の負荷容量、負荷電流が低減されるため、図１の点線部分に示すように、チャージポンプ１１の回路面積を大幅に削減することができる。

図９は、本発明の実施形態におけるＥＥＰＲＯＭの全体の回路構成を示す図であり、図１０は、ワードラインドライバの周辺の回路構成を示す図である。従来は、図１０（ａ）に示すように、１つのワードラインドライバ２３で全てのワードラインを駆動していた。本実施形態では、ワードラインドライバを２つに分割して、図１０（ｂ）に示すように、２つのワードラインドライバ２３ａ及び２３ｂで全てのワードラインを駆動するようにしている。ワードラインドライバの分割数は、複数であればよく２つに限定されるものではない。本実施形態では、チャージポンプ１１のキャパシタの容量とＸ方向高電圧制御回路３１の回路規模とに基づいてワードラインドライバの分割数を決定するようにしている。

図１１は、ワードラインドライバの分割数とチャージポンプ容量との関係を示す図である。（ａ）は、Ｘ方向高電圧制御回路３１使用時のチャージポンプ容量を示している。ワードラインドライバの分割数を増やすとチャージポンプ容量を低減させることができるが、配線の数が多くなる。そこで、適切な分割数を採用することが重要である。この図に示すように、チャージポンプ容量は、ワードラインドライバの分割数が増加するに従って低減し、１２．５〔ＰＦ〕程度の値に落ち着く。すなわち、分割数が８以降はチャージポンプ容量がそれほど変化しないため、ワードラインドライバの分割数としては２又は４を採用するのが好ましい。（ｂ）は、Ｙ方向高電圧制御回路３２使用時のチャージポンプ容量を示している。この図に示すように、Ｙ方向高電圧制御回路３２がない場合よりもＹ方向高電圧制御回路３２がある場合の方がチャージポンプ容量を低減させることができる。（ｃ）は、Ｘ方向高電圧制御回路３１、Ｙ方向高電圧制御回路３２使用時のチャージポンプ容量を示している。この図に示すように、Ｘ方向高電圧制御回路３１、Ｙ方向高電圧制御回路３２がない場合よりもＸ方向高電圧制御回路３１、Ｙ方向高電圧制御回路３２がある場合の方がチャージポンプ容量を低減させることができる。

以上のように、本実施形態におけるＥＥＰＲＯＭによれば、複数のメモリセル２１のうちアクセスに関係のある箇所には高電圧Ｖ２が印加され、アクセスに関係のない箇所には電源電圧Ｖ１が印加される。これにより、チャージポンプ１１の負荷容量、負荷電流が低減されるため、チャージポンプ１１の回路面積を大幅に削減することができる。このようなＥＥＰＲＯＭは、メモリセル２１が大容量の場合に特に有用である。今後もメモリセル２１は大容量化することが予想され、本発明は極めて実用的価値の高い発明と言える。

なお、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。従って、本発明の技術的範囲は前記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の半導体記憶装置及びその高電圧制御方法は、チャージポンプ等の高電圧生成部の回路面積を削減することが必要なＥＥＰＲＯＭ等に適用可能である。

１１…チャージポンプ（高電圧生成部）
２１…メモリセル
２２…Ｘ方向デコーダ
２３ａ、２３ｂ…ワードラインドライバ（ワードライン駆動部）
２４…Ｙ方向デコーダ
２５…カラムラッチ（コントロールライン駆動部）
２６…ページバッファ（ビットライン駆動部）
３０…高電圧制御部
３１…Ｘ方向高電圧制御回路（第１の高電圧制御部）
３２…Ｙ方向高電圧制御回路（第２の高電圧制御部）

Claims (5)

1. ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルと、
   ワードラインを駆動する複数のワードライン駆動部と、
   電源電圧を昇圧して高電圧を生成する高電圧生成部と、
   前記複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御部と、
   を備えることを特徴とする半導体記憶装置。
2. 消去中及び書き込み中に高電圧でワードラインを駆動する複数のワードライン駆動部と、
   消去中に高電圧でコントロールラインを駆動するコントロールライン駆動部と、
   書き込み中に高電圧でビットラインを駆動するビットライン駆動部とを備え、
   前記高電圧制御部は、前記複数のワードライン駆動部に印加する電圧を制御する第１の高電圧制御部と、前記コントロールライン駆動部及び前記ビットライン駆動部に印加する電圧を制御する第２の高電圧制御部とを備える
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１の高電圧制御部は、前記複数のワードライン駆動部のうちアクセスに関係のあるワードライン駆動部には消去中及び書き込み中に高電圧が印加されるように制御し、アクセスに関係のないワードライン駆動部には電源電圧が印加されるように制御し、
   前記第２の高電圧制御部は、前記コントロールライン駆動部には消去中は高電圧が印加されるとともに書き込み中は電源電圧が印加されるように制御し、前記ビットライン駆動部には消去中は電源電圧が印加されるとともに書き込み中は高電圧が印加されるように制御する
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ワードライン駆動部の分割数は２又は４である
   ことを特徴とする請求項２又は３に記載の半導体記憶装置。
5. 電源電圧を昇圧して高電圧を生成する高電圧生成ステップと、
   ワードライン及びビットラインが接続されマトリクス状に配置された複数のメモリセルのうちアクセスに関係のある箇所には高電圧が印加され、アクセスに関係のない箇所には電源電圧が印加されるように制御する高電圧制御ステップと、
   を備えることを特徴とする半導体記憶装置の高電圧制御方法。

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