JP2019192320A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
Description
先ず、一対の選択トランジスタ及びメモリトランジスタが含まれるメモリセル、すなわち2Trセルの構成について説明する。図1は、2Trセルに含まれる選択トランジスタ及びメモリトランジスタの構成を示す図である。図1(a)は断面図であり、(b)は回路図である。
次に、第1の参考例の構成について説明する。第1の参考例では、選択トランジスタ及びメモリトランジスタにpチャネルMOSトランジスタが用いられる。従って、ウェル101の導電型がn型であり、不純物拡散領域102a、102b及び102cの導電型がp型である。ここで、第1の参考例の動作について説明する。図2は、第1の参考例に印加される電圧を示す図である。図2(a)はデータの読み出し時の電圧を示し、図2(b)はデータの消去時の電圧を示し、図2(c)はデータの書き込み時の電圧を示す。ここでは、選択トランジスタ110の閾値電圧Vthが−1.6V以上0V以下であるとする。
次に、第2の参考例について説明する。第1の参考例では、選択トランジスタ及びメモリトランジスタにpチャネルMOSトランジスタが用いられるのに対し、第2の参考例では、選択トランジスタ及びメモリトランジスタにnチャネルMOSトランジスタが用いられる。従って、ウェル101の導電型がp型であり、不純物拡散領域102a、102b及び102cの導電型がn型である。ここで、第2の参考例の動作について説明する。図6は、第2の参考例に印加される電圧を示す図である。図6(a)はデータの読み出し時の電圧を示し、図6(b)はデータの消去時の電圧を示し、図6(c)はデータの書き込み時の電圧を示す。ここでは、選択トランジスタ110の閾値電圧Vthが0V以上1.6V以下であるとする。
第1の実施形態について説明する。第1の実施形態は、選択トランジスタ110及びメモリトランジスタ120にpチャネル電界効果トランジスタとしてpチャネルMOSトランジスタが用いられた2Trセルを有する不揮発性半導体記憶装置(不揮発性メモリ)に関する。従って、ウェル101の導電型がn型であり、不純物拡散領域102a、102b及び102cの導電型がp型である。また、第1の実施形態では、例えば、選択トランジスタ110の閾値電圧Vthは−1.2V以上0.2V以下である。
第2の実施形態について説明する。第2の実施形態は、選択トランジスタ110及びメモリトランジスタ120にnチャネル電界効果トランジスタが用いられた2Trセルを有する不揮発性半導体記憶装置(不揮発性メモリ)に関する。従って、ウェル101の導電型がp型であり、不純物拡散領域102a、102b及び102cの導電型がn型である。また、第2の実施形態では、選択トランジスタ110の閾値電圧Vthはが−0.2V以上1.2V以下である。
第3の参考例について説明する。第3の参考例は、例えば第1の参考例における電源電圧の供給経路に関する。図11は、第3の参考例における電源電圧の供給経路を示す図である。
第4の参考例について説明する。第4の参考例は、例えば第1の参考例における電源電圧の供給経路に関する。図12は、第4の参考例における電源電圧の供給経路を示す図である。
第3の実施形態について説明する。第3の実施形態は、例えば第1の実施形態における電源電圧の供給経路に関する。図13は、第3の実施形態における電源電圧の供給経路を示す図である。
第4の実施形態について説明する。第4の実施形態は、例えば第1の実施形態における電源電圧の供給経路に関する。図14は、第4の実施形態における電源電圧の供給経路を示す図である。
メモリセル毎にウェル上に形成された選択トランジスタ及びメモリトランジスタを有し、
前記メモリトランジスタからのデータの読み出し時に、
前記ウェル及び前記メモリトランジスタのソースに第1の電圧が印加され、
前記選択トランジスタのうち、非選択のメモリセルに含まれる選択トランジスタのゲートに第2の電圧が印加され、
前記第1の電圧は、前記第2の電圧の絶対値よりも小さいことを特徴とする不揮発性半導体記憶装置。
(付記2)
前記メモリトランジスタからのデータの読み出し時に、前記メモリトランジスタのコントロールゲートに印加される第3の電圧は前記第1の電圧と等しいことを特徴とする付記1に記載の不揮発性半導体記憶装置。
(付記3)
前記選択トランジスタ及び前記メモリトランジスタはpチャネル電界効果トランジスタであることを特徴とする付記1又は2に記載の不揮発性半導体記憶装置。
(付記4)
前記選択トランジスタのゲートの電圧を制御する第1の制御回路と、
前記第1の制御回路に第1の電源電圧を入力する第1の入力部と、
を有し、
前記第1の制御回路は、前記第2の電圧として前記第1の電源電圧を出力することを特徴とする付記3に記載の不揮発性半導体記憶装置。
(付記5)
前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第2の制御回路と、
前記第2の制御回路に前記第1の電源電圧より低い第2の電源電圧を入力する第2の入力部と、
を有し、
前記第2の制御回路は、前記第1の電圧として前記第2の電源電圧を出力することを特徴とする付記4に記載の不揮発性半導体記憶装置。
(付記6)
前記第2の電源電圧で動作する論理回路を有することを特徴とする付記5に記載の不揮発性半導体記憶装置。
(付記7)
前記第1の電源電圧を降圧して前記第1の電圧を生成する降圧回路と、
前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第2の制御回路と、
を有し、
前記第2の制御回路は、前記降圧回路により生成された前記第1の電圧を出力することを特徴とする付記4に記載の不揮発性半導体記憶装置。
102a、102b、102c:不純物拡散領域
112:ゲート電極
124:コントロールゲート
110:選択トランジスタ
120:メモリトランジスタ
211、212:入力部
251、252、253:制御回路
260:降圧回路
V1:第1の電源電圧
V2:第2の電源電圧
Claims (6)
- メモリセル毎にウェル上に形成された選択トランジスタ及びメモリトランジスタを有し、
前記メモリトランジスタからのデータの読み出し時に、
前記ウェル及び前記メモリトランジスタのソースに第1の電圧が印加され、
前記選択トランジスタのうち、非選択のメモリセルに含まれる選択トランジスタのゲートに第2の電圧が印加され、
前記第1の電圧は、前記第2の電圧の絶対値よりも小さいことを特徴とする不揮発性半導体記憶装置。 - 前記メモリトランジスタからのデータの読み出し時に、前記メモリトランジスタのコントロールゲートに印加される第3の電圧は前記第1の電圧と等しいことを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタ及び前記メモリトランジスタはpチャネル電界効果トランジスタであることを特徴とする請求項1又は2に記載の不揮発性半導体記憶装置。
- 前記選択トランジスタのゲートの電圧を制御する第1の制御回路と、
前記第1の制御回路に第1の電源電圧を入力する第1の入力部と、
を有し、
前記第1の制御回路は、前記第2の電圧として前記第1の電源電圧を出力することを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第2の制御回路と、
前記第2の制御回路に前記第1の電源電圧より低い第2の電源電圧を入力する第2の入力部と、
を有し、
前記第2の制御回路は、前記第1の電圧として前記第2の電源電圧を出力することを特徴とする請求項4に記載の不揮発性半導体記憶装置。 - 前記第1の電源電圧を降圧して前記第1の電圧を生成する降圧回路と、
前記ウェル及び前記メモリトランジスタのソースの電圧を制御する第2の制御回路と、
を有し、
前記第2の制御回路は、前記降圧回路により生成された前記第1の電圧を出力することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
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