TWI630615B - 記憶體陣列 - Google Patents

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Abstract

記憶體陣列包含複數個記憶體分頁，每一記憶體分頁包含複數個記憶體單元，每一記憶體單元包含浮接閘極模組、控制元件及清除元件。浮接閘極模組設置於第一井區、清除元件設置於第二井區，而控制元件設置於第三井區。第一井區、第二井區及第三井區設置於相同的深參雜區，且複數個記憶體分頁中的記憶體單元皆設置於相同的深參雜區。因此，深參雜區之間的隔離空間規則就不會造成記憶體陣列的面積限制，使得記憶體陣列的面積能夠降低。

Description

記憶體陣列
本發明是有關於一種記憶體陣列，尤其是一種記憶體單元能夠共用深參雜區的記憶體陣列。
電子可重複寫入之非揮發性記憶體是一種在沒有電源供應時仍然能夠保存儲存的資訊，並且能夠允許在電路板上被重複寫入的記憶體。由於這種非揮發性記憶體所能應用的範圍相當廣泛，因此將非揮發性記憶體與其他主要電路嵌入在同一晶片的需求也日益成長，尤其是在對電路面積要求相當嚴苛的個人電子裝置，隔外需要將非揮發性記憶體與其他電路嵌入在同一晶片中。
先前技術的非揮發性記憶體包含用來儲存資料的浮接閘極電晶體，以及一個或兩個用來致能浮接閘極電晶體以執行對應操作的選擇電晶體。浮接閘極的寫入操作及清除操作可由耦合元件來控制。由於在不同記憶體分頁的記憶體單元需能夠獨立控制，在不同記憶體分頁的記憶體單元通常會被設置在不同的隔離區域。然而因為半導體製程的隔離空間規則(spacing rule)，不同隔離區之間的隔離空間會顯著地增加電路面積。此外，由於在隔離空間上不能設置任何元件，因此增加出來的電路面積也無法利用而造成浪費。
本發明之一實施例提供一種記憶體陣列，記憶體陣列包含複數個記憶體分頁，每一記憶體分頁包含複數個記憶體單元。每一記憶體單元包含浮接閘極模組、控制元件及清除元件。
浮接閘極模組包含浮接閘極電晶體，浮接閘極模組根據源極線、位元線及字元線控制浮接閘極電晶體，浮接閘極電晶體具有第一端、第二端，及浮接閘極。
控制元件具有基極端耦接於控制線、第一端耦接於基極端、第二端耦接於基極端，及控制端耦接於浮接閘極。
清除元件具有基極端、第一端耦接於清除線、第二端耦接於清除元件的第一端或浮接，及控制端耦接於浮接閘極。清除元件的基極端在記憶體單元的寫入操作或寫入禁止操作期間接收第一電壓，並在記憶體單元的清除操作期間接收第二電壓。
浮接閘極模組設置於第一井區，清除元件設置於第二井區，而控制元件設置於第三井區。第一井區、第二井區及第三井區設置於深參雜區。複數個記憶體分頁之複數個記憶體單元設置於深參雜區。在寫入操作期間，控制線處於第一電壓，及在清除操作期間，清除線處於第二電壓。
第1圖為本發明一實施例之記憶體陣列10的示意圖。記憶體陣列10包含M個記憶體分頁MP1至MPM。每一記憶體分頁MP1至MPM包含N個記憶體單元。舉例來說，記憶體分頁MP1包含記憶體單元1001,1 及1001,N ，而記憶體分頁MPM包含記憶體單元100M,1 及100M,N 。M及N為正整數。
在本發明的部分實施例中，同一記憶體分頁中的記憶體單元可耦接至相同的控制線、相同的清除線及相同的字元線，並耦接至相異的源極線及相異的位元線。舉例來說，記憶體分頁MP1中的記憶體單元1001,1 及1001,N 會耦接至相同的控制線CL1、相同的清除線EL1及相同的字元線WL1。然而記憶體單元1001,1 會耦接至源極線SL1及位元線BL1，而記憶體單元1001,N 則會耦接至源極線SLN及位元線BLN。
此外，在相異記憶體分頁中但位於相同一行的記憶體單元則可耦接至相異的控制線、相異的清除線及相異的字元線，並可耦接至相同的源極線及相同的位元線。舉例來說，記憶體單元1001,1 及100M,1 是位於相同一行但相異記憶體分頁中的兩個記憶體單元，而記憶體單元1001,1 及100M,1 會耦接至相同的源極線SL1及相同的位元線BL1。然而，記憶體單元1001,1 會耦接至控制線CL1、清除線EL1及字元線WL1且記憶體單元100M,1 會耦接至控制線CLM、清除線ELM及字元線WLM。
在第1圖中，記憶體單元1001,1 至1001,N 、…、及100M,1 至100M,N 可具有相同的結構。每一個記憶體單元可包含浮接閘極模組110、控制元件120及清除元件130。浮接閘極模組110可包含浮接閘極112、源極電晶體114及位元電晶體116。浮接閘極模組110可以根據源極線、位元線及字元線來控制浮接閘極電晶體112。
浮接閘極電晶體112具有第一端、第二端及浮接閘極。源極電晶體114具有第一端、第二端及控制端。源極電晶體114之第一端耦接於對應的源極線。舉例來說，記憶體單元1001,1 的源極電晶體114的第一端可耦接於源極線SL1，而記憶體單元1001,N 之源極電晶體114的第一端可耦接於源極線SLN。源極電晶體114的第二端耦接於浮接閘極電晶體112之第一端，而源極電晶體114的控制端可耦接至對應的字元線WL1。舉例來說，記憶體單元1001,1 之源極電晶體114的控制端可耦接於源極線WL1，而記憶體單元100M,1 的源極電晶體114的控制端可耦接於源極線WLM。
位元電晶體116具有第一端、第二端及控制端。位元電晶體116的第一端耦接於浮接閘極電晶體112之第二端，位元電晶體116之第二端耦接於對應的位元線，而位元電晶體116之控制端耦接於對應的字元線。舉例來說，記憶體單元1001,1 之位元電晶體116的第二端可耦接於位元線BL1，而記憶體單元1001,N 之位元電晶體116的第二端可耦接於位元線BLN。此外，記憶體單元1001,1 之位元電晶體116的控制端可耦接於字元線WL1，而記憶體單元100M,1 之位元電晶體116的控制端可耦接於字元線WLM。
控制元件120具有第一端、第二端、控制端及基極端，控制元件120的第一端及第二端耦接至基極端，控制元件120的控制端耦接至浮接閘極電晶體112的浮接閘極，而控制元件120的基極端耦接至對應的控制線。舉例來說，記憶體單元1001,1 的控制元件120的基極端可耦接於控制線CL1，而記憶體單元100M,1 的控制元件120的基極端可耦接於控制線CLM。
清除元件130具有第一端、第二端、控制端及基極端。清除元件130的第一端134耦接於對應的清除線。舉例來說，記憶體單元1001,1 的清除元件130的第一端可耦接於清除線EL1，而記憶體單元100M,1 的清除元件130的第一端可耦接於清除線ELM。清除元件130之第二端136可耦接至清除元件130的第一端或者浮接，清除元件130的控制端138可耦接至浮接閘極電晶體112的浮接閘極，而清除元件130的基極端132可耦接至井偏壓線WBL。
第2圖為本發明一實施例之記憶體陣列10的布局圖。記憶體單元1001,1 的浮接閘極模組110可設置於第一P型井區PW1的主動區AAF1，記憶體單元1001,1 的清除元件130可設置於第一N型井區NW1之主動區AAE1，而記憶體單元1001,1 的控制元件120則可設置於第二P型井區PW2之主動區AAC1。第一P型井區PW1、第一N型井區NW1及第二P型井區PW2可設置於相同的深參雜區DR。在部分實施例中，深參雜區DR可為N型深井區(deep N-well)或N型埋層(N-type buried layer)。
第3圖為第2圖中清除元件130的剖面圖。在第3圖中，清除元件130的結構與P型金氧半電晶體的結構相似。也就是說，清除元件130的基極端132可為N型井區NW，清除元件130的第一端134及第二端136可為設置於N型井區NW中的兩個P型參雜區P+。在第3圖中，井偏壓線WBL可直接耦接至基極端132。然而在其他實施例中，井偏壓線WBL也可例如經由接觸點(contact)或是在N型井區NW中的N型參雜區來耦接至N型井區NW。浮接閘極電晶體112的浮接閘極可耦接至清除元件130的控制端138以形成閘極結構。由於清除線EL會耦接至清除元件130之第一端134，因此記憶體單元1001,1 至1001,N 、…、及100M,1 至100M,N 可以在其清除元件130的基極端132都耦接至相同的井偏壓線WBL的情況下，維持正確的操作。也就是說，透過耦接至相同的井偏壓線WBL，記憶體單元1001,1 至1001,N 、…、及100M,1 至100M,N 可以設置於相同的深參雜區DR。
舉例來說，在第2圖中，記憶體單元1001,N 的浮接閘極模組110可以設置在第三P型井區PW3的主動區AAF2，記憶體單元1001,N 的清除元件130可設置於第二N型井區NW2的主動區AAE2，而記憶體單元1001,N 的控制元件120可設置於第二P型井區PW2的主動區AAC1。然而第三P型井區PW3及第二N型井區NW2可設置在相同的深參雜區DR。
此外，雖然記憶體單元100M,1 至100M,N 的浮接閘極模組、控制元件及清除元件可如同第2圖所示設置於相異的井區當中，但是記憶體單元100M,1 至100M,N 仍然可同樣設置在深參雜區DR中。也就是說，M個記憶體分頁MP1至MPM中的記憶體單元1001,1 至1001,N 、…、及100M,1 至100M,N 可以設置在相同的深參雜區DR中。由於記憶體陣列10中相異的記憶體分頁MP1至MPM可設置在同一個深參雜區DR中，深參雜區DR之間的隔離空間規則就不會造成記憶體陣列10的面積限制，因此記憶體陣列10的面積能夠顯著的降低。
在第2圖中，位於相同記憶體分頁之記憶體單元的控制元件120，例如位於相同記憶體分頁MP1之記憶體單元1001,1 至1001,N 的控制元件120，可設置於相同的第二P型井區PW2。記憶體單元1001,1 至1001,N 的浮接閘極模組110可設置在第二P型井區PW2之相對兩側的相異P型井區PW1及PW3。記憶體單元1001,1 至1001,N 的清除元件130也可設置在第二P型井區PW2之相對兩側的相異N型井區NW1及NW2。因此，記憶體陣列10的布局能夠不沿著單一方向延伸，而可增加其布局安排的彈性。然而，在部分實施例中，根據實際系統的需求，位於相同記憶體分頁的記憶體單元的浮接閘極模組110可接設置在同一個P型井區中，而位於相同記憶體分頁的記憶體單元的清除元件130也可接設置在同一個N型井區中。
第4圖為記憶體陣列10之記憶體單元1001,1 於其寫入操作期間所接收之訊號電壓示意圖。在第4圖中，第一電壓VPP可實質上與第二電壓VEE相等。第一電壓VPP可大於第三電壓VEE’，第三電壓VEE’可大於第四電壓VINH1，而第四電壓VINH1可大於第五電壓VSS。此外，第一電壓VPP可大於第六電壓VPP’，且第六電壓VPP’可大於第五電壓VSS。
在部分實施例中，第三電壓VEE’與第五電壓VSS之間的差值可大於第一電壓VPP與第五電壓VSS之間的差值的一半。第四電壓VINH1與第五電壓VSS之間的差值可小於第一電壓VPP與第五電壓VSS之間的差值的一半，而第六電壓VPP’與第五電壓VSS之間的差值可小於第一電壓VPP與第五電壓VSS之間的差值的一半。舉例來說，若第一電壓VPP為18V，第二電壓VEE介於17V至18V，且第五電壓VSS為0V，則第三電壓VEE’可為13V，第四電壓VINH1可為6V，而第六電壓VPP’可為6V。
在第4圖中，在記憶體單元1001,1 的寫入操作期間，控制線CL1可處於第一電壓VPP，清除線EL1可處於第三電壓VEE’，字元線WL1可處於第四電壓VINH1，源極線SL1可處於第五電壓VSS，而位元線BL1可處於第五電壓VSS。
在此情況下，記憶體單元1001,1 之控制元件120會透過控制線CL1耦接至高電壓。源極電晶體114及位元電晶體116都會被導通，使得記憶體單元1001,1 之浮接閘極電晶體112的第一端及第二端會被拉至低電壓。因此施加在浮接閘極電晶體112上的巨大電壓差將會引致福諾(Fowler Nordheim)電子穿隧使得電子注入浮接閘極，使得記憶體單元1001,1 被寫入。此外。為避免記憶體陣列10中的P型井區及N型井區之間產生漏電流，井偏壓線WBL可設定為不小於所有訊號線中的最高電壓。在此情況下，井偏壓線WBL可處於第一電壓VPP。
再者，在記憶體單元1001,1 的寫入操作期間，為避免與記憶體單元1001,1 位於相同記憶體分頁MP1的記憶體單元1001,N 被寫入，記憶體單元1001,N 可在記憶體單元1001,1 的寫入操作期間執行禁止寫入操作。在記憶體單元1001,N 的禁止寫入操作期間，控制線CL1可處於第一電壓VPP，清除線EL1可處於第三電壓VEE'，字元線WL1可處於第四電壓VINH1，源極線SLN可處於第四電壓VINH1，而位元線BLN可處於第四電壓VINH1。
在此情況下，雖然記憶體單元1001,N 會與記憶體單元1001,1 耦接至相同的控制線CL1、清除線EL1及字元線WL1，但由於記憶體單元1001,N 之源極電晶體114及位元電晶體116所造成的通道抬升效應(channel boost effect)，記憶體單元1001,N 仍不會被寫入。也就是說，浮接閘極電晶體112之第一端及第二端的電壓會被抬升至高於第四電壓VINH1的電壓，使得記憶體單元1001,N 的浮接閘極無法捕捉足夠的電子，因此記憶體單元1001,N 不會被寫入。此外，由於控制線CL1為第一電壓VPP，因此井偏壓線WBL在記憶體單元1001,N 的禁止寫入期間仍會維持在第一電壓VPP。
此外，在記憶體單元1001,1 的寫入操作期間，未被選定之記憶體分頁中的記憶體單元，例如記憶體分頁MPM中的記憶體單元也不該被寫入。因此在第4圖中，耦接至未被選定之記憶體分頁MPM之記憶體單元100M,1 的控制線CLM可處於第六電壓VPP’，耦接至未被選定之記憶體單元100M,1 之清除線ELM可處於第三電壓VEE’，而耦接至未被選定之記憶體單元100M,1 的字元線WLM可處於第四電壓VINH1。
由於記憶體單元100M,1 之清除元件130的基極端會耦接至井偏壓線WBL，且此時井偏壓線WBL可處於第一電壓VPP，因此清除線ELM電壓不可過低，否則清除元件130將會崩潰。同時，清除線ELM的電壓亦不得過高，否則記憶體單元100M,1 的浮接閘極將會不預期地被寫入。因此在記憶體單元1001,1 的寫入操作期間，清除線ELM可設定在第三電壓VEE’。第三電壓VEE’與第五電壓VSS之間的差值可略大於第一電壓VPP與第五電壓VSS之間的差值的一半。在此情況下，清除元件130將不會崩潰，而記憶體單元100M,1 也不會被誤寫入。
此外，控制線CLM的電壓不應過低，否則記憶體單元100M,1 可能會不穩定。因此在記憶體單元1001,1 的寫入操作期間，控制線CLM可為第六電壓VPP’，且第六電壓VPP’與第五電壓VSS之間的差值可略小第一電壓VPP與第五電壓VSS之間的差值的一半。在此情況下，記憶體單元100M,1 就能夠保持穩定。
此外，由於位於同一行但不同記憶體分頁的記憶體單元會耦接至相同的源極線及位元線，因此字元線WLM可處於第四電壓VINH1以減少閘極引致汲極漏電流(gate-induced drain leakage ，GIDL)。舉例來說，在記憶體單元1001,1 的寫入操作期間，亦即記憶體單元1001,N 的禁止寫入操作期間，耦接至記憶體單元100M,N 的源極線SLN及位元線BLN可皆為第四電壓VINH1。此時若字元線WLM處於第五電壓VSS，則第四電壓VINH1與第五電壓VSS之間的大電壓差將可能導致記憶體單元100M,N 的源極電晶體114及位元電晶體116產生閘極引致汲極漏電流。然而，倘若字元線WLM同樣是處於第四電壓VINH1，就可以在不影響其他記憶體單元之操作的情況下，避免閘極引致汲極漏電流的產生。
第5圖為記憶體陣列10之記憶體單元1001,1 於其清除操作期間所接收之訊號電壓示意圖。在記憶體單元1001,1 的清除操作期間，清除線EL1可處於第二電壓VEE，字元線WL1可處於第四電壓VINH1或第五電壓VSS，源極線SL1可處於第四電壓VINH1，位元線BL1可處於第四電壓VINH1，而控制線CL1可處於第五電壓VSS。
在此情況下，清除線EL1的高電壓可能會引致福諾穿隧，使得記憶體單元1001,1 能夠被清除。此外，在記憶體單元1001,1 的清除操作期間，由於清除線EL1處於第二電壓VEE，並為所有訊號線中具有最高電壓者，因此井偏壓線WBL也可處於第二電壓VEE。
在部分實施例中，記憶體陣列10可整頁清除。也就是說，相同記憶體分頁中的記憶體單元，例如記憶體分頁MP1中的記憶體單元1001,1 至1001,N ，會同時被清除。在此情況下，耦接至記憶體單元1001,1 至1001,N 的源極線SL1至SLN及位元線BL1至BLN可皆處於較低的電壓。舉例來說，源極線SL1至SLN及位元線BL1至BLN可皆處於第四電壓VINH1或第五電壓VSS。第四電壓VINH1與第五電壓VSS之間的差值可小於第二電壓VEE與第五電壓VSS之間的差值的一半。
此外，在記憶體單元1001,1 的清除操作期間，未被選定之記憶體分頁的記憶體單元，例如記憶體分頁MPM中的記憶體單元，則不應被清除。舉例來說，為避免未被選定之記憶體分頁MPM中的記憶體單元100M,1 被清除，清除線ELM的電壓不應過高。然而，由於井偏壓線WBL會處於第二電壓VEE，因此清除線ELM的電壓亦不宜過低，否則記憶體單元100M,1 的清除元件130可能會崩潰。因此，在第5圖中，清除線ELM可處於第三電壓VEE'。第三電壓VEE’與第五電壓VSS之間的差值可略大於第二電壓VEE與第五電壓VSS之間的差值的一半。
在此情況下，清除線ELM的電壓就不會高到足以清除記憶體單元100M,1 ，也不至於低到使清除元件130崩潰。控制線CLM可處於第六電壓VPP’，使得記憶體單元100M,1 不會因為清除線ELM的電壓而不預期地被寫入或清除。在第5圖中，第六電壓VPP’與第五電壓VSS之間的差值可小於第二電壓VEE與第五電壓VSS之間的差值的一半。相似地，字元線WLM、源極線SL1和位元線BL1可處於相近的電壓，因此可以避免記憶體單元100M,1 因為清除線ELM的電壓而不預期地被寫入或清除，同時也可以避免閘極引致汲極漏電流。在部分實施例中，字元線WLM、源極線SL1及位元線BL1可皆處於第四電壓VINH1。
在部分實施例中，記憶體陣列也可以整個區段(sector)一起清除。也就是說，記憶體陣列中的所有記憶體單元都可以同時清除。第6圖為本發明一實施例之記憶體陣列20的示意圖。記憶體陣列10與記憶體陣列20具有相似的結構。兩者的差異主要在於記憶體單元2001,1 至2001,N 、…、及200M,1 至200M,N 都會耦接至相同的清除線EL0，因此記憶體陣列20中的記憶體單元2001,1 至2001,N 、…、及200M,1 至200M,N 會同時被清除。
第7圖為記憶體陣列20之記憶體單元2001,1 於其清除操作期間所接收之訊號電壓示意圖。
在記憶體單元2001,1 的清除操作期間，清除線EL0可處於第二電壓VEE，控制線電壓CL1可處於第五電壓VSS，源極線SL1及位元線BL1會同樣處於第四電壓VINH1或同樣處於第五電壓VSS，而字元線WL1則會處於第四電壓VINH1或第五電壓VSS。
在此情況下，清除線EL0上的高電壓能夠引致福諾電子穿隧，使得記憶體單元2001,1 會被清除。為了同時清除記憶體陣列20中的記憶體單元2001,1 至2001,N 、…、及200M,1 至200M,N ，記憶體單元2001,1 至2001,N 、…、及200M,1 至200M,N 可以接收到相同的控制電壓。
此外，在前述的操作過程中，記憶體單元的寫入操作期間及禁止寫入期間，清除線EL0會處於第三電壓VEE’，因此記憶體陣列20在寫入操作期間及禁止寫入期間可以與記憶體陣列10根據相同的原理操作，如第4圖所示。
如此一來，記憶體陣列20的記憶體單元2001,1 至2001,N 、…、及200M,1 至200M,N 就能夠設置在相同的深參雜區。由於記憶體陣列20中的記憶體分頁MP1至MPM可以設置在同一個深參雜區，因此深參雜區之間的隔離空間規則就不會造成記憶體陣列20的面積限制，因此記憶體陣列20的面積能夠顯著的降低。此外，由於記憶體陣列20的記憶體單元2001,1 至2001,N 、…、及200M,1 至200M,N 會耦接至相同的清除線，因此還能夠簡化控制清除線電壓的驅動電路，進而減少記憶體陣列20整體所需的面積。
第8圖為本發明一實施例之記憶體陣列30的示意圖。記憶體陣列10與記憶體陣列30具有相似的結構。兩者的差異主要在於記憶體單元3001,1 至3001,N 、…、及300M,1 至300M,N 之浮接閘極模組310、控制元件120及清除元件130。
浮接閘極模組310包含浮接閘極312及源極電晶體314。浮接閘極電晶體312具有第一端、第二端及浮接閘極。浮接閘極電晶體312的第二端耦接於對應的位元線。舉例來說，記憶體單元3001,1 之浮接閘極電晶體312的第二端可耦接至位元線BL1，而記憶體單元3001,N 之浮接閘極電晶體312的第二端則會耦接至位元線BLN。浮接閘極電晶體312的浮接閘極會耦接至控制元件120及清除元件130。
源極電晶體314具有第一端、第二端及控制端。源極電晶體314之第一端耦接於對應的源極線。舉例來說，記憶體單元3001,1 之源極電晶體314的第一端會耦接至源極線SL1，而記憶體單元3001,N 之源極電晶體314的第一端會耦接至源極線SLN。源極電晶體314之第二端耦接於浮接閘極電晶體312之第一端，而源極電晶體314之控制端則會耦接至對應的字元線。舉例來說，記憶體單元3001,1 之源極電晶體314的控制端會耦接至字元線WL1，而記憶體單元300M,1 之源極電晶體314的控制端會耦接至字元線WLM。
第9圖為記憶體陣列30之記憶體單元3001,1 於其寫入操作期間所接收之訊號電壓示意圖。
在第9圖中，在記憶體單元3001,1 的寫入操作期間，控制線CL1可處於第一電壓VPP，清除線EL1可處於第三電壓VEE’，字元線WL1可處於第四電壓VINH1，源極線SL1可處於第五電壓VSS，而位元線BL1可處於第五電壓VSS。
在此情況下，記憶體單元3001,1 之控制元件120會透過控制線CL1耦接至高電壓。源極電晶體314會被導通，使得記憶體單元3001,1 之浮接閘極電晶體312的第一端及第二端會被拉至低電壓。因此施加在浮接閘極電晶體312上的巨大電壓差將會引致福諾電子穿隧使得電子注入浮接閘極，使得記憶體單元3001,1 被寫入。此外。為避免記憶體陣列30中的P型井區及N型井區之間產生漏電流，井偏壓線WBL可設定為不小於所有訊號線中的最高電壓。在此情況下，井偏壓線WBL可處於第一電壓VPP。
再者，在記憶體單元3001,1 的寫入操作期間，為避免與記憶體單元3001,1 位於相同記憶體分頁MP1的記憶體單元3001,N 被寫入，記憶體單元3001,N 可在記憶體單元3001,1 的寫入操作期間執行禁止寫入操作。在記憶體單元3001,N 的禁止寫入操作期間，控制線CL1可處於第一電壓VPP，清除線EL1可處於第三電壓VEE'，字元線WL1可處於第四電壓VINH1，源極線SLN可處於第七電壓VINH2，而位元線BLN可處於第七電壓VINH2。
由於浮接閘極電晶體312的第二端會耦接至對應的位元線，因此可透過讓位元線BLN具有較高的電壓來避免記憶體單元3001,N 被寫入。在此情況下，位元線BLN可為第七電壓VINH2。第七電壓VINH2與第五電壓VSS之間的電壓差應小於浮接閘極電晶體312之源極/汲極的接面崩潰電壓。舉例來說，若浮接閘極電晶體312之源極/汲極的接面崩潰電壓為9V，則第七電壓VINH2可為8V。
在此情況下，雖然記憶體單元3001,N 會與記憶體單元3001,1 耦接至相同的控制線CL1、清除線EL1及字元線WL1，但由於記憶體單元3001,N 之浮接閘極電晶體112之第一端及第二端的電壓會被抬升至較高的電壓，因此記憶體單元3001,N 仍不會被寫入。此外，由於控制線CL1為第一電壓VPP，因此井偏壓線WBL在記憶體單元3001,N 的禁止寫入期間仍會維持在第一電壓VPP。
此外，在記憶體單元3001,1 的寫入操作期間，未被選定之記憶體分頁中的記憶體單元，例如記憶體分頁MPM中的記憶體單元也不該被寫入。因此在第9圖中，耦接至未被選定之記憶體分頁MPM之記憶體單元300M,1 的控制線CLM可處於第六電壓VPP’，耦接至未被選定之記憶體單元300M,1 之清除線ELM可處於第三電壓VEE’，而耦接至未選定之記憶體單元300M,1 的字元線WLM可處於第四電壓VINH1。在第9圖中，第六電壓VPP’與第五電壓VSS之間的差值可小於第一電壓VPP與第五電壓VSS之間的差值的一半。
由於在記憶體單元3001,1 的寫入操作期間，清除線ELM可設定在第三電壓VEE’，因此清除元件130將不至於崩潰，而記憶體單元300M,1 也不會被誤寫入。此外，控制線CLM則M可為第六電壓VPP’，以確保記憶體單元300M,1 不會被寫入。
此外，由於位於同一行但不同記憶體分頁的記憶體單元會耦接至相同的源極線及位元線，因此字元線WLM可處於第四電壓VINH1以減少閘極引致汲極漏電流(gate-induced drain leakage ，GIDL)。舉例來說，在記憶體單元3001,1 的寫入操作期間，亦即記憶體單元3001,N 的禁止寫入操作期間，耦接至記憶體單元300M,N 的源極線SLN及位元線BLN可皆為第七電壓VINH2。此時若字元線WLM處於第五電壓VSS，則逆向電壓將可能導致記憶體單元300M,N 的源極電晶體314產生閘極引致汲極漏電流。然而，倘若字元線WLM同樣是處於第七電壓VINH2，就可以在不影響其他記憶體單元之操作的情況下，避免閘極引致汲極漏電流的產生。
第10圖為記憶體陣列30之記憶體單元3001,1 於其清除操作期間所接收之訊號電壓示意圖。
在記憶體單元3001,1 的清除操作期間，清除線EL1可處於第二電壓VEE，控制線CL1可處於第五電壓VSS，源極線SL1及位元線BL1可同樣處於第四電壓VINH1或同樣處於第五電壓VSS，而字元線WL1可處於第四電壓VINH1或第五電壓VSS。
在此情況下，清除線EL1的高電壓可能會引致福諾穿隧，使得記憶體單元3001,1 能夠被清除。此外，在記憶體單元3001,1 的清除操作期間，由於清除線EL1處於第二電壓VEE，並為所有訊號線中具有最高電壓者，因此井偏壓線WBL也可處於第二電壓VEE。
此外，在記憶體單元3001,1 的清除操作期間，未被選定之記憶體分頁的記憶體單元，例如記憶體分頁MPM中的記憶體單元，則不應被清除。舉例來說，為避免未被選定之記憶體分頁MPM中的記憶體單元300M,1 被清除，清除線ELM的電壓不應過高。然而，由於井偏壓線WBL會處於第二電壓VEE，因此清除線ELM的電壓亦不宜過低，否則記憶體單元300M,1 的清除元件130可能會崩潰。因此，在第10圖中，清除線ELM可處於第三電壓VEE'。
在此情況下，清除線ELM的電壓就不會高到足以清除記憶體單元300M,1 ，也不至於低到使清除元件130崩潰。根據清除線ELM的電壓，控制線CLM則可處於第六電壓VPP。在第5圖中，第六電壓VPP’與第五電壓VSS之間的差值可小於第二電壓VEE與第五電壓VSS之間的差值的一半。此外，字元線WLM、源極線SL1和位元線BL1可處於相近的電壓，因此可以避免記憶體單元300M,1 因為清除線ELM的電壓而不預期地被寫入或清除，同時也可以避免閘極引致汲極漏電流。在部分實施例中，字元線WLM、源極線SL1及位元線BL1可皆處於第四第電壓VINH1。由於耦接至記憶體單元3001,1 的清除線EL1會處於更高的電壓，亦即第二電壓VEE，而耦接至記憶體單元3001,1 的控制線CL1會處於低電壓，亦即第五第壓VSS，因此在源極線SL1及位元線SBL1處於第四電壓VINH1的情況下，記憶體單元3001,1 仍然可以正常清除。
此外，在部分實施例中，記憶體陣列30可整頁清除。也就是說，相同記憶體分頁中的記憶體單元，例如記憶體分頁MP1中的記憶體單元3001,1 至3001,N ，會同時被清除。在此情況下，在清除操作期間，耦接至記憶體單元3001,1 至3001,N 的源極線SL1至SLN及位元線BL1至BLN可皆處於第四電壓VINH1。
在部分實施例中，記憶體陣列也可以整個區段(sector)一起清除。也就是說，記憶體陣列中的所有記憶體單元都可以同時清除。第11圖為本發明一實施例之記憶體陣列40的示意圖。記憶體陣列40與記憶體陣列30具有相似的結構。兩者的差異主要在於記憶體單元4001,1 至4001,N 、…、及400M,1 至400M,N 都會耦接至相同的清除線EL0，因此記憶體陣列40中的記憶體單元4001,1 至4001,N 、…、及400M,1 至400M,N 會同時被清除。
第12圖為記憶體陣列40之記憶體單元4001,1 於其清除操作期間所接收之訊號電壓示意圖。
在記憶體單元4001,1 的清除操作期間，清除線EL0可處於第二電壓VEE，控制線電壓CL1可處於第五電壓VSS，源極線SL1及位元線BL1會同樣處於第四電壓VINH1或同樣處於第五電壓VSS，而字元線WL1則會處於第四電壓VINH1或第五電壓VSS。在此情況下，清除線EL0的高電壓將可引致福諾電子穿隧使得記憶體單元4001,1 能被清除。
由於記憶體陣列40中的記憶體單元4001,1 至4001,N 、…、及400M,1 至400M,N 會同時被清除，因此記憶體單元4001,1 至4001,N 、…、及400M,1 至400M,N 可以接收到相同的控制電壓。
此外，在前述的操作過程中，記憶體單元的寫入操作期間及禁止寫入期間，清除線EL0會處於第三電壓VEE’，因此記憶體陣列40在寫入操作期間及禁止寫入期間可以與記憶體陣列30根據相同的原理操作，如第9圖所示。
如此一來，記憶體陣列40的記憶體單元4001,1 至4001,N 、…、及400M,1 至400M,N 就能夠設置在相同的深參雜區。由於記憶體陣列40中的記憶體分頁MP1至MPM可以設置在同一個深參雜區，因此深參雜區之間的隔離空間規則就不會造成記憶體陣列40的面積限制，因此記憶體陣列40的面積能夠顯著的降低。
綜上所述，在本發明之實施例所提供的記憶體陣列中，位於相異記憶體陣列的記憶體單元可設置在相同的深參雜區。由於記憶體陣列中不同的記憶體分頁可以設置在同一個深參雜區，因此深參雜區之間的隔離空間規則就不會造成記憶體陣列的面積限制，因此記憶體陣列的面積能夠顯著的降低。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、20、30、40‧‧‧記憶體陣列
MP1至MPM‧‧‧記憶體分頁
1001,1至100M,N、2001,1至200M,N、‧‧‧記憶體單元
3001,1至300M,N、4001,1至400M,N110、310‧‧‧浮接閘極模組
112、312‧‧‧浮接閘極電晶體
114、314‧‧‧源極電晶體
116‧‧‧位元電晶體
120‧‧‧控制元件
130‧‧‧清除元件
132‧‧‧清除元件的基極端
134‧‧‧清除元件的第一端
136‧‧‧清除元件的第二端
138‧‧‧清除元件的控制端
SL1至SLN‧‧‧源極線
BL1至BLN‧‧‧位元線
CL1至CLM‧‧‧控制線
EL0、EL1至ELM‧‧‧清除線
WL1至WLM‧‧‧字元線
WBL‧‧‧井偏壓線
DR‧‧‧深參雜區
PW1、PW2、PW3‧‧‧P型井區
AAF1、AAF2 、AAE1、AAE2、‧‧‧主動區
AAC1 NW1、NW2 、NW‧‧‧N型井區
P+‧‧‧P型參雜區
DNW‧‧‧N型深井區
VPP‧‧‧第一電壓
VEE‧‧‧第二電壓
VEE’‧‧‧第三電壓
VINH1‧‧‧第四電壓
VSS‧‧‧第五電壓
VPP’‧‧‧第六電壓
VINH2‧‧‧第七電壓
第1圖為本發明一實施例之記憶體陣列的示意圖。 第2圖為本發明一實施例之記憶體陣列的布局圖。 第3圖為第2圖中清除元件的剖面圖。 第4圖為第1圖的記憶體單元在其寫入操作期間所接收之訊號電壓示意圖。 第5圖為第1圖的記憶體單元在其清除操作期間所接收之訊號電壓示意圖。 第6圖為本發明另一實施例之記憶體陣列的示意圖。 第7圖為第6圖的記憶體單元在其清除操作期間所接收之訊號電壓示意圖。 第8圖為本發明另一實施例之記憶體陣列的示意圖。 第9圖為第8圖的記憶體單元在其寫入操作期間所接收之訊號電壓示意圖。 第10圖為第8圖的記憶體單元在其清除操作期間所接收之訊號電壓示意圖。 第11圖為本發明另一實施例之記憶體陣列的示意圖。 第12圖為第11圖的記憶體單元在其清除操作期間所接收之訊號電壓示意圖。

Claims (14)

  1. 一種記憶體陣列，包含：複數個記憶體分頁，每一記憶體分頁包含複數個記憶體單元，每一記憶體單元包含：一浮接閘極模組，包含一浮接閘極電晶體，該浮接閘極模組用以根據一源極線、一位元線及一字元線控制該浮接閘極電晶體，該浮接閘極電晶體具有一第一端、一第二端，及一浮接閘極；一控制元件，具有一基極端耦接於一控制線、一第一端耦接於該基極端、一第二端耦接於該基極端，及一控制端耦接於該浮接閘極；及一清除元件，具有一基極端、一第一端耦接於一清除線、一第二端耦接於該清除元件的該第一端或浮接，及一控制端耦接於該浮接閘極，該清除元件的基極端用以在該記憶體單元的一寫入操作或一寫入禁止操作期間接收一第一電壓，及在該記憶體單元的一清除操作期間接收一第二電壓；其中：該浮接閘極模組係設置於一第一井區；該清除元件係設置於一第二井區；該控制元件係設置於一第三井區；該第一井區、該第二井區及該第三井區係設置於一深參雜區；該些記憶體分頁之複數個記憶體單元係設置於該深參雜區；在該寫入操作期間，該控制線係處於該第一電壓；在該清除操作期間，該清除線係處於該第二電壓；及相同之一記憶體分頁中複數個記憶體單元的複數個控制元件皆設置於相同的一第三井區。
  2. 如請求項1所述之記憶體陣列，其中：於相同之一記憶體分頁的複數個記憶體單元係耦接於相同之一控制線、相同之一清除線，及相同之一字元線；及在相同之該記憶體分頁的該些記憶體單元係耦接於相異的源極線及相異的位元線。
  3. 如請求項1所述之記憶體陣列，其中在該記憶體單元之該寫入操作期間：該控制線係處於該第一電壓；該清除線係處於一第三電壓；該字元線係處於一第四電壓；該源極線係處於一第五電壓；該位元線係處於該第五電壓；該第一電壓大於該第三電壓，該第三電壓大於該第四電壓，該第四電壓大於該第五電壓；該第三電壓與該第五電壓之間的一差值大於該第一電壓與該第五電壓之間之一差值的一半；及該第五電壓與該第四電壓之間的一差值小於該第一電壓與該第五電壓之間之該差值的一半。
  4. 如請求項3所述之記憶體陣列，其中在該記憶體單元之該寫入操作期間：耦接於一未選定記憶體分頁之一未選定記憶體單元的一控制線係處於一第六電壓；耦接於該未選定記憶體單元之一清除線係處於該第三電壓；及耦接於該未選定記憶體單元之一字元線係處於該第四電壓；該第三電壓係大於該第六電壓，且該第六電壓係大於該第五電壓；及該第六電壓與該第五電壓之間的一差值小於該第一電壓與該第五電壓之間的該差值的一半。
  5. 如請求項3所述之記憶體陣列，其中在該記憶體單元之該寫入禁止操作期間：該控制線係處於該第一電壓；該清除線係處於該第三電壓；該字元線係處於該第四電壓；該源極線係處於該第四電壓或一第七電壓；該位元線係處於該第四電壓或該第七電壓；該第一電壓係大於該第七電壓，且該第七電壓係大於或等於該第四電壓；及該第七電壓與該第五電壓之間的一差值小於該浮接閘極電晶體之一源極/汲極介面崩潰電壓。
  6. 如請求項1所述之記憶體陣列，其中該浮接閘極模組另包含：一源極電晶體，具有一第一端耦接於該源極線、一第二端耦接於該浮接閘極電晶體之該第一端，及一控制端耦接於該字元線；及一位元電晶體，具有一第一端耦接於該浮接閘極電晶體之該第二端、一第二端耦接於該位元線，及一控制端耦接於該字元線。
  7. 如請求項6所述之記憶體陣列，其中：設置於相異記憶體分頁之複數個記憶體單元係耦接於複數條相異的控制線、複數條相異的字元線及該清除線；在該記憶體單元之該清除操作期間：該清除線係處於該第二電壓；該控制線係處於一第五電壓；及該源極線及該位元線係皆處於一第四電壓或皆處於該第五電壓，而該字元線係處於該第四電壓或該第五電壓；該第二電壓大於該第四電壓，該第四電壓大於該第五電壓；及該第四電壓與該第五電壓之間的一差值小於該第二電壓及該第五電壓之間的一差值的一半。
  8. 如請求項6所述之記憶體陣列，其中：設置於相異記憶體分頁之複數個記憶體單元係耦接於複數條相異的控制線、複數條相異的字元線及複數條相異的清除線；在該記憶體單元之該清除操作期間：該清除線係處於該第二電壓；該控制線係處於一第五電壓；及該源極線及該位元線係皆處於一第四電壓或皆處於該第五電壓，而該字元線係處於該第四電壓或該第五電壓；該第二電壓大於該第四電壓，該第四電壓大於該第五電壓；及該第四電壓與該第五電壓之間的一差值小於該第二電壓及該第五電壓之間的一差值的一半。
  9. 如請求項8所述之記憶體陣列，其中在該記憶體單元之該清除操作期間：耦接於一未選定記憶體分頁之一未選定記憶體單元的一清除線係處於一第三電壓；耦接於該未選定記憶體單元之一控制線係處於一第六電壓；該第二電壓大於該第三電壓，該第三電壓大於該第六電壓，且該第六電壓大於該第五電壓；該第三電壓與該第五電壓之間的一差值大於該第二電壓與該第五電壓之間的該差值的一半；及該第六電壓與該第五電壓之間的一差值小於該第二電壓與該第五電壓之間的該差值的一半。
  10. 如請求項1所述之記憶體陣列，其中該浮接閘極模組另包含：一源極電晶體，具有一第一端耦接於該源極線、一第二端耦接於該浮接閘極電晶體之該第一端，及一控制端耦接於該字元線；其中該浮接閘極電晶體之該第二端耦接於該位元線。
  11. 如請求項10所述之記憶體陣列，其中：設置於相異記憶體分頁之複數個記憶體單元係耦接於複數條相異的控制線、複數條相異的字元線及該清除線；在該記憶體單元之該清除操作期間：該清除線係處於該第二電壓；該控制線係處於一第五電壓；該字元線係處於該第四電壓或該第五電壓；及該源極線及該位元線係皆處於一第四電壓或皆處於該第五電壓；該第二電壓大於該第四電壓，該第四電壓大於該第五電壓；及該第四電壓與該第五電壓之間的一差值小於該第二電壓及該第五電壓之間的一差值的一半。
  12. 如請求項10所述之記憶體陣列，其中：設置於相異記憶體分頁之複數個記憶體單元係耦接於複數條相異的控制線、複數條相異的字元線及複數條相異的清除線；在該記憶體單元之該清除操作期間：該清除線係處於該第二電壓；該控制線係處於一第五電壓；該字元線係處於該第四電壓或該第五電壓；及該源極線及該位元線係皆處於一第四電壓或皆處於該第五電壓；該第二電壓大於該第四電壓，該第四電壓大於該第五電壓；及該第四電壓與該第五電壓之間的一差值小於該第二電壓及該第五電壓之間的一差值的一半。
  13. 如請求項12所述之記憶體陣列，其中在該記憶體單元之該清除操作期間：耦接於一未選定記憶體分頁之一未選定記憶體單元的一清除線係處於一第三電壓；耦接於該未選定記憶體單元之一控制線係處於一第六電壓；該第二電壓大於該第三電壓，該第三電壓大於該第六電壓，且該第六電壓大於該第五電壓；該第三電壓與該第五電壓之間的一差值大於該第一電壓與該第五電壓之間的該差值的一半；及該第六電壓與該第五電壓之間的一差值小於該第一電壓與該第五電壓之間的該差值的一半。
  14. 如請求項1所述之記憶體陣列，其中：該深參雜區係為一N型深井區或一N型埋層；該第一井區及該第三井區係為設置於該深參雜區之兩個P型井區；及該第二井區係為設置於該深參雜區之一N型井區。
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