以下、本発明を適用したいくつかの具体的な実施形態について、図面を参照しながら詳細に説明する。
(第1の実施形態)
先ず、第1の実施形態について説明する。この第1の実施形態においては、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、その構成を製造方法とともに説明する。また、EEPROMの形成と同時に周辺回路部としてのCMOSインバータを形成する方法もあわせて説明する。図1は、このEEPROM及びCMOSインバータを示す概略平面図であり、図2及び図3は、このEEPROMとCMOSインバータの製造方法を工程順に示す図1中の一点鎖線A−A’に沿った概略断面図である。
先ず、図2(a)に示すように、p型のシリコン半導体基板部11上に、厚みが50nm程度の埋め込み酸化膜12を介して、厚みが50nm程度の単結晶シリコン層13が設けられてなるSOI基板1を用意する。
次に、図2(b)に示すように、いわゆるLOCOS法によりSOI基板1を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、SOI基板1上に素子領域3,4,71,72を画定する。このとき、素子領域3,4及び素子領域71,72は、フィールド酸化膜2を介して電気的に分離されて近接することになる。ここで、素子領域3,4はEEPROMが形成される領域となり、素子領域71,72はCMOSインバータが形成される領域となる。
次に、図2(c)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を熱酸化して、イオン注入用のキャップ絶縁膜14,1573,74を膜厚が10nm〜20nm程度となるように形成する。
続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域3のみが露出する形状にフォトレジストを加工してレジストマスク16を形成する。そして、このレジストマスク16をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、キャップ絶縁膜14を介して、素子領域3における単結晶シリコン層13内に、表層から埋め込み酸化膜12上にまでの深さ方向の全域にn型不純物がイオン注入される。
そして、レジストマスク16を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、EEPROMの制御ゲートとして機能する不純物拡散層17を形成する。これにより、不純物拡散層17は側面から下面にかけてフィールド酸化膜2と埋め込み酸化膜12によって覆われた構造となる。
次に、図2(d)に示すように、フォトリソグラフィーにより素子領域72のみが露出する形状にフォトレジストを加工してレジストマスク75を形成する。そして、このレジストマスク75をマスクとして、n型不純物、ここではリン(P)をドーズ量1×1012(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72における単結晶シリコン層13内にキャップ絶縁膜74を介してn型不純物がイオン注入される。
そして、レジストマスク75を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、CMOSインバータのnウェル領域76を形成する。その後、キャップ絶縁膜14,15,73,74を除去する。
次に、図2(e)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を再び熱酸化して、素子領域3,における不純物拡散層17の表面には、膜厚が15nm〜20nm程度の酸化膜18を、素子領域71,72における単結晶シリコン層13の表面には、膜厚が15〜20nm程度のゲート酸化膜77,78を形成する。その後、レジストマスク87を形成し、素子領域4以外を覆い、上述した熱酸化によって素子領域4上に形成された酸化膜をエッチングにより除去する。
次に、図3(a)に示すように、レジストマスク87を除去した後、再度熱酸化することによって、素子領域4における単結晶シリコン層13の表面は膜厚が8nm〜12nm程度のトンネル酸化膜19を形成する。
次に、図3(b)に示すように、素子領域3,4,71,72上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。そして、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域3上から素子領域4上にわたる多結晶シリコン膜からなる島状パターンの浮遊ゲート20を形成する。そして、同時にこの多結晶シリコン膜からなるCMOSインバータのゲート電極79,80を形成する。
具体的には、浮遊ゲート20は、図1に示すように、素子領域3上では隣接するフィールド酸化膜2間にかけて酸化膜18を介して素子領域3を覆う形状に形成されるとともに、素子領域4上ではトンネル酸化膜19を介して所定幅の帯状に形成される。また、CMOSインバータのゲート電極79,80は各素子領域71,72上とフィールド酸化膜2を跨がるようにして形成される。
このように、多結晶シリコン膜を形成した後のパターニングによって、浮遊ゲート20とCMOSインバータのゲート電極79,80を同時に形成することができるため、製造工程を簡略化することができる。なお、ゲート電極79,80はフィールド酸化膜2上で接続されるようにパターニングしてもよい。
続いて、フォトリソグラフィーにより素子領域4,71のみが露出する形状にフォトレジストを加工してレジストマスク81を形成する。この際、素子領域4の一部を覆うようにレジストマスク81を形成する。そして、n型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4における浮遊ゲート20の両側の単結晶シリコン層13内にトンネル酸化膜19を介して砒素がイオン注入される。ただし、素子領域4の一部でレジストマスク81によって覆われた領域に砒素がイオン注入されることはない。
同時にCMOSインバータのゲート電極79の両側の単結晶シリコン層13内にゲート酸化膜77を介して砒素がイオン注入される。
次に、図3(c)に示すように、フォトリソグラフィーにより素子領域72のみが露出する形状にフォトレジストを加工してレジストマスク82を形成する。そして、このレジストマスク82をマスクとして、p型不純物、ここではホウ素(B)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72におけるCMOSインバータのゲート電極80の両側の単結晶シリコン層13内に、ゲート酸化膜78を介してp型不純物がイオン注入される。
そして、レジストマスク82を除去した後、素子領域4の一部の領域であってn型の不純物がイオン注入されなかった領域に、ホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)程度の条件でイオン注入する。このイオン注入は
前述した素子領域72へのイオン注入と同一工程で行ってもよい。
その後、図3(d)に示すように、SOI基板1にアニール処理を施すことによりEEPROMの制御ゲートのソース/ドレインとなる一対の不純物拡散層21,22を形成し、同時にCOSインバータのpウェル領域、nウェル領域76にも一対の不純物拡散層83,84及び不純物拡散層85,86を形成する。
そして、素子領域4 の一部にイオン注入されたホウ素(B)によって、p型不純物拡散層195を不純物拡散層21と隣接して形成する。
しかる後、層間絶縁膜196を形成し、p型不純物拡散層195を露出させるコンタクト孔197を形成する。その後、コンタクト孔197を充填しp型不純物拡散層195と接続されるアルミニウム電極198をスパッタ法により形成する。
その後、接続用の配線層等を形成し、第1の実施形態のEEPROMを完成させる。好適には、配線層の形成の際に不純物拡散層83,84のうちのドレイン側と不純物拡散層85,86のうちのソース側を電気的に接続するようにする。
第1の実施形態のEEPROMにおいては、素子領域4では、ソース/ドレインとなる不純物拡散層21,22間の単結晶シリコン層13に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、素子領域3では、浮遊ゲート20が制御ゲートである不純物拡散層17と酸化膜18を介して対向し、浮遊ゲート20と不純物拡散層17とが酸化膜18を誘電体膜として容量結合する。
そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(不純物拡散層)17に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート17の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子が単結晶シリコン層13から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート17は、下面を埋め込み酸化膜12によって、側面をフィールド酸化膜によって覆われており、シリコン半導体基板部11から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、シリコン半導体基板部11への降伏現象が起こることはない。
さらに、第1の実施形態においては、EEPROMのソース/ドレインの一方である不純物拡散層21に隣接するp型不純物拡散層195を設けている。そして、このp型不純物拡散層195にアルミニウム電極198を介して所定の基板電位を印可することができるため、EEPROMのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。
従って、第1の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート17が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。
更に、半導体基板として、シリコン半導体基板部11上に、埋め込み酸化膜12を介して単結晶シリコン層13が設けられてなるSOI基板1を用いるため、動作速度やリ−ク電流特性を向上させることができる。
また、第1の実施形態によれば、EEPROMの周辺回路部として、CMOSインバー
タを同時に形成することができ、この際にゲート電極79,80を浮遊ゲート20と同一の多結晶シリコン膜からパターニングして形成するため、工程を煩雑化することなく両者を同時に形成することができる。
なお、第1の実施形態においては、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域3上と素子領域4上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。この場合には電気的接続と同時にアルミニウム電極198を形成することが可能である。
また、第1の実施形態においては、SOI基板1に形成する素子分離構造としてLOCOS法によるフィールド酸化膜2を例示したが、他の素子分離構造、例えばシャロートレンチ素子分離構造(STI)や、フィールドシールド素子分離構造によって素子分離を行ってもよい。一例として図4に、シャロートレンチ素子分離構造によって素子分離を行った例を示す。
このようにシャロートレンチ素子分離構造においては、SOI基板1の埋め込み酸化膜12に達するように溝88を形成し、溝88をシリコン酸化膜89によって埋め込むため、素子分離幅は溝88の幅によって決定される。
これにより、LOCOS法におけるバーズビーク等の問題を回避できるため、、更なる半導体素子の微細化を達成することが可能である。
(第2の実施形態)
以下、本発明の第2の実施形態について説明する。この第2の実施形態においては、第1の実施形態と同様にEEPROMの構成を製造方法とともに例示するが、第1の実施形態と異なりSOI基板を用いず、また素子分離としてトレンチ分離を用いる点で相違する。図5は、このEEPROMを示す概略平面図であり、図6及び図7は、このEEPROMの製造方法を工程順に示す図5中の一点鎖線A−A’に沿った概略断面図である。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して説明を省略する。
先ず、図6(a)に示すように、p型のシリコン半導体基板31上に膜厚50nm程度のシリコン酸化膜32を介して膜厚1.5μm程度にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、所定形状のレジストマスク33を形成する。
続いて、レジストマスク33をマスクとして、シリコン半導体基板31をドライエッチングし、レジストマスク33の両側に、シリコン半導体基板31の表面からの深さが0.4μm程度の溝34a,34b,34cを形成する。
次に、図6(b)に示すように、レジストマスク33を灰化処理等により除去した後、シリコン半導体基板31上にCVD法によりシリコン酸化膜36を溝34,35の深さより大きい膜厚、ここでは0.6μm〜1.0μm程度に堆積して、溝34a,34b,34cをこのシリコン酸化膜36で埋め込む。
次に、図6(c)に示すように、シリコン酸化膜36上にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、溝34aのみの上部に相当するシリコン酸化膜36の所定部位を露出させる形状のレジストマスク37を形成する。
続いて、レジストマスク37をマスクとして、シリコン酸化膜36をドライエッチングしてシリコン酸化膜36に溝38を形成する。具体的には、この溝38を、シリコン酸化膜36にシリコン半導体基板31(の溝34)の表面には達しない程度の所定深さ、ここではシリコン半導体基板31の表面から深さ0.2μm程度とし、しかも溝34aより狭い所定幅に形成する。
次に、図6(d)に示すように、レジストマスク37を灰化処理等により除去した後、シリコン酸化膜36上にCVD法により、ノンドープの多結晶シリコン膜39を溝38の深さより大きい膜厚、ここでは0.5μm〜1.0μm程度に堆積して、溝38をこの多結晶シリコン膜39で埋め込む。その後、多結晶シリコン膜39にn型不純物、ここではリン(P)をドープする。
次に、図6(e)に示すように、シリコン半導体基板31をストッパーとして、多結晶シリコン膜39及びシリコン酸化膜36を例えば化学機械研磨法(CMP法)により研磨し、表面を平坦化する。ここで、図6(d)の破線II−IIで示すように、シリコン半導体基板31の表面(最上面)が若干量、ここでは0〜0.05μm程度研磨されるように、化学機械研磨を行う。このとき、表面が平坦化されることにより、溝34a,34b,34c内にシリコン酸化膜36が充填されてトレンチ分離がなされ、素子領域40a,40bが形成されるとともに、溝38内に多結晶シリコン膜39が充填される。溝34a,34b,34c内のシリコン酸化膜36が素子分離用絶縁膜として機能するとともに、溝38内の多結晶シリコン膜39が制御ゲートとして機能することになる。このように、1回の研磨により素子分離用絶縁膜と制御ゲートの形成が同時に行われるため、工程が短縮化される。
続いて、露出した素子領域40a,40bにおけるシリコン半導体基板31の表面及び多結晶シリコン膜39の表面を熱酸化して、イオン注入用のキャップ絶縁膜(不図示)を膜厚が10nm〜20nm程度となるように形成する。
続いて、メモリセルとなるトランジスタのしきい値を調整するため、全面にホウ素(B)をドーズ量を1×1012(1/cm2 )としてイオン注入する(図示は省略する)。
次に、図7(a)に示すように、キャップ絶縁膜を除去した後、溝38内の多結晶シリコン膜39の表面及び素子領域40a,40bにおけるシリコン半導体基板31の表面を熱酸化して、多結晶シリコン膜39の表面及び素子領域40bの表面には膜厚が15nm〜20nm程度の酸化膜18を、素子領域40aにおけるシリコン半導体基板31の表面には膜厚が8nm〜12nm程度のトンネル酸化膜19をそれぞれ形成する。
続いて、酸化膜18上及びトンネル酸化膜19上を含む全面にCVD法によりノンドープの多結晶シリコン膜45を堆積形成し、この多結晶シリコン膜45にn型不純物、ここではリン(P)をドープする。
次に、図7(b)に示すように、多結晶シリコン膜45にフォトリソグラフィー及びそれに続くドライエッチングを施して、酸化膜18上からトンネル酸化膜19上にわたる多結晶シリコン膜45からなる島状パターンの浮遊ゲート20を形成する。具体的に、浮遊ゲート20は、図5に示すように、溝34a内のシリコン酸化膜36上では、隣接するフィールド酸化膜2間にかけて酸化膜18を介して溝38内の多結晶シリコン膜39と対向する形状に形成されるとともに、素子領域40a上ではトンネル酸化膜19を介して所定幅の帯状に形成される。
続いて、フォトリソグラフィによりレジストマスク26を形成して素子領域40bを覆
った後、全面にn型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域40aにおける浮遊ゲート20の両側のシリコン半導体基板31内にトンネル酸化膜19を介して砒素がイオン注入される。
次に、図7(c)に示すように、レジストマスク26を除去し、素子領域40b以外を覆うレジストマスク27を形成する。そして、全面にp型不純物、ここではホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。
そして、シリコン半導体基板31にアニール処理を施すことにより、素子領域40aにソース/ドレインとなる一対の不純物拡散層21,22を形成し、素子領域40bにp型不純物拡散層28を形成する。
しかる後、図7(d)に示すように、層間絶縁膜29、コンタクト孔24を形成し、コンタクト孔24を埋め込むアルミニウム電極23をスパッタ法により形成する。ここで、アルミニウム電極23はp型不純物拡散層28と接続されて、シリコン半導体基板31に所定の基板電位を印可するために用いられる。その後、接続用の配線層等を形成し、第2の実施形態のEEPROMを完成させる。
第2の実施形態のEEPROMにおいては、素子領域40aでは、ソース/ドレインとなる不純物拡散層21,22間のシリコン半導体基板31に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、溝34を充填するシリコン酸化膜36a上では、浮遊ゲート20が制御ゲートである多結晶シリコン膜39と酸化膜18を介して対向し、浮遊ゲート20と多結晶シリコン膜39とが酸化膜18を誘電体膜として容量結合する。
そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(多結晶シリコン膜)39に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート39の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子がシリコン半導体基板31から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート39は、溝34内のシリコン酸化膜36によってシリコン半導体基板31から十分に絶縁されているため、例えば制御ゲート39に30(V)まで印加しても、シリコン半導体基板31への降伏現象が起こることはない。
さらに、第2の実施形態においては、EEPROMのソース/ドレインが形成された素子領域40aとフィ−ルド酸化膜2を介して隣接する素子領域40bにp型不純物拡散層28を設けている。そして、このp型不純物拡散層28にアルミニウム電極23を介して所定の基板電位を印可することができるため、EEPROMのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。
従って、第2の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート39が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。
なお、第2の実施形態においては、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、酸化膜18を介した多結晶シリコン膜39上と素子領域40
上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。
(変形例)
以下、第2の実施形態の変形例について説明する。この変形例は、第2の実施形態とほぼ同様であるが、製造工程が若干相違する。図8は、このEEPROMの製造方法を工程順に示す概略断面図である。なお、第2の実施形態のEEPROMに対応する部材等については同符号を記して説明を省略する。
先ず、図6(b)までの工程は第2の実施形態と同様であり、シリコン半導体基板31上にCVD法によりシリコン酸化膜36を堆積して、溝34a,34b,34cをこのシリコン酸化膜36で埋め込む。
次に、図8(a)に示すように、シリコン半導体基板31をストッパーとして、シリコン酸化膜36を例えば化学機械研磨法(CMP法)により研磨し、表面を平坦化する。溝34a,34b,34c内にシリコン酸化膜36が充填されてトレンチ分離がなされ、素子領域63a,63bが形成される。
次に、図8(b)に示すように、全面に熱酸化し、膜厚50nm程度のシリコン酸化膜46を形成し、シリコン酸化膜36上を含むシリコン半導体装置31の全面にフォトレジストを塗布し、このフォトレジストをフォトリソグラフィーにより加工して、溝34aのみの上部に相当するシリコン酸化膜36の所定部位を露出させる形状のレジストマスク61を形成する。
続いて、レジストマスク61をマスクとして、シリコン酸化膜36をドライエッチングしてシリコン酸化膜36に溝38を形成する。具体的には、この溝38を、シリコン酸化膜36にシリコン半導体基板31(の溝34a)の表面には達しない程度の所定深さ、ここでは深さ0.2μm程度とし、しかも溝34aより狭い所定幅に形成する。
次に、図8(c)に示すように、レジストマスク61を灰化処理等により除去した後、シリコン酸化膜36,46上にCVD法により、ノンドープの多結晶シリコン膜62を溝38の深さより大きい膜厚、ここでは0.4μm〜1.0μm程度に堆積して、溝38をこの多結晶シリコン膜62で埋め込む。その後、多結晶シリコン膜62にn型不純物、ここではリン(P)をドープする。
次に、図8(d)に示すように、素子領域63aにおけるシリコン半導体基板31をストッパーとして、多結晶シリコン膜62を例えば化学機械研磨法(CMP法)により研磨し、表面を平坦化する。このとき、表面が平坦化されることにより、溝38内に多結晶シリコン膜62が充填され、溝38内の多結晶シリコン膜62が制御ゲートとして機能することになる。
続いて、露出したシリコン半導体基板31の表面及び多結晶シリコン膜62の表面を熱酸化して、イオン注入用のキャップ絶縁膜(不図示)を膜厚が10nm〜20nm程度となるように形成する。
続いて、メモリセルとなるトランジスタのしきい値を調整するため、全面にホウ素(B)をドーズ量を1×1012(1/cm2 )としてイオン注入する(図示は省略する)。
しかる後、第2の実施形態と同様に、図7(a)〜図7(d)に示す各工程を順次行い、酸化膜18を介した溝34内の多結晶シリコン膜62上からトンネル酸化膜19を介し
た素子領域63bにわたる所定形状の浮遊ゲート20をパターン形成し、層間絶縁膜やコンタクト孔、接続用の配線層の形成等の後工程を経て、第2の実施形態の変形例のEEPROMを完成させる。
第2の実施形態の変形例のEEPROMにおいては、素子領域63bでは、ソース/ドレインとなる不純物拡散層21,22間のシリコン半導体基板31に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、溝34を充填するシリコン酸化膜36上では、浮遊ゲート20が制御ゲートである多結晶シリコン膜62と酸化膜18を介して対向し、浮遊ゲート20と多結晶シリコン膜39とが酸化膜18を誘電体膜として容量結合する。
そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(多結晶シリコン膜)62に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート39の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子がシリコン半導体基板31から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート62は、溝34内のシリコン酸化膜36によってシリコン半導体基板31から十分に絶縁されているため、例えば制御ゲート62に30(V)まで印加しても、シリコン半導体基板31への降伏現象が起こることはない。
従って、第2の実施形態の変形例によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート62が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。
なお、この変形例においても、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、酸化膜18を介した多結晶シリコン膜62上と素子領域63b上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。
(第3の実施形態)
以下、本発明の第3の実施形態について説明する。この第3の実施形態においては、第1の実施形態と同様にEEPROMの構成を製造方法とともに例示するが、第1の実施形態と異なりSIMOX法を用いる点で相違する。図9は、このEEPROMを示す概略平面図であり、図10及び図11は、このEEPROMの製造方法を工程順に示す図9中の一点鎖線A−A’に沿った概略断面図である。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等については、同符号を記して説明を省略する。
先ず、図10(a)に示すように、単結晶シリコンからなるp型のシリコン半導体基板41上に、膜厚100nm程度のシリコン酸化膜42を介してCVD法によりシリコン酸化膜43を膜厚1.5μm〜2.0程度に堆積形成し、このシリコン酸化膜43にフォトリソグラフィー及びそれに続くドライエッチングを施して、シリコン酸化膜42の所定部位を露出させる。
次に、図10(b)に示すように、全面にドーズ量0.1〜2.4×1018(1/cm2 )、加速エネルギー180(keV)の条件で酸素イオン注入する。このとき、シリコン酸化膜42を介してシリコン半導体基板41内の所定深さに酸素イオンが注入され、続いて1100℃〜1250℃の温度で2〜6時間のアニール処理をシリコン半導体基板41に施すことにより、シリコン酸化膜43のパターンに倣った埋め込み酸化膜44が形成
される。
次に、図10(c)に示すように、HF溶液を用いたウェットエッチングによりシリコン酸化膜42,43を除去した後、いわゆるLOCOS法によりシリコン酸化膜41を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、シリコン半導体基板41上に素子領域4,51,53を画定する。ここで、素子領域51は、フィールド酸化膜2の形成により埋め込み酸化膜44の各端部が隣接するフィールド酸化膜2と接続され、これらフィールド酸化膜2と埋め込み酸化膜44により、シリコン半導体基板41の一部が残りのシリコン半導体基板41から電気的に分離されて形成されてなる島状領域である。
続いて、素子領域4,51,53におけるシリコン半導体基板41の表面を熱酸化して、後述するイオン注入用のキャップ絶縁膜14,15,255を膜厚が10nm〜20nm程度となるように形成する。
次に、図10(d)に示すように、フォトレジストを塗布し、フォトリソグラフィーにより素子領域4,53側のみを覆う形状にフォトレジスト47を加工する。そして、このフォトレジスト47をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域51におけるシリコン半導体基板41内にキャップ絶縁膜14を介してn型不純物がイオン注入される。そして、フォトレジストを灰化処理等により除去し洗浄した後、シリコン半導体基板41にアニール処理を施すことにより、制御ゲートとして機能する不純物拡散層17を形成する。
次に、図11(a)に示すように、素子領域4,51におけるシリコン半導体基板41の表面を再び熱酸化して、素子領域51,53におけるシリコン半導体基板41の表面には膜厚が15nm〜20nm程度の酸化膜18,256を、素子領域4におけるシリコン半導体基板41の表面には膜厚が8nm〜12nm程度のトンネル酸化膜19をそれぞれ形成する。
次に、図11(b)に示すように、素子領域4,51上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。
続いて、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域4上から素子領域51上にわたる多結晶シリコン膜からなる島状パターンの浮遊ゲート20を形成する。具体的に、浮遊ゲート20は、図7に示すように、素子領域51上では隣接するフィールド酸化膜2間にかけて酸化膜18を介して素子領域51を覆う形状に形成されるとともに、素子領域4上ではトンネル酸化膜19を介して所定幅の帯状に形成される。
続いて、フォトリソグラフィによりレジストマスク59を形成して素子領域53を覆った後、全面にn型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4における浮遊ゲート20の両側のシリコン半導体基板41内にトンネル酸化膜19を介して砒素がイオン注入される。
次に、図11(c)に示すように、レジストマスク59を除去し、素子領域53以外を覆うレジストマスク54を形成する。そして、全面にp型不純物、ここではホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオ
ン注入する。そして、シリコン半導体基板41にアニール処理を施すことにより、素子領域4においてソース/ドレインとなる一対の不純物拡散層21,22を形成し、素子領域53にp型不純物拡散層55を形成する。
しかる後、図11(d)に示すように、層間絶縁膜56を形成し、p型不純物拡散層55を露出させるコンタクト孔57を形成する。その後、コンタクト孔57を充填しp型不純物拡散層55と接続されるアルミニウム電極58をスパッタ法により形成する。
その後、接続用の配線層等を形成し、第3の実施形態のEEPROMを完成させる。
第3の実施形態のEEPROMにおいては、素子領域4では、ソース/ドレインとなる不純物拡散層21,22間のシリコン半導体基板41に形成されたチャネル上にトンネル酸化膜19を介して浮遊ゲート20が形成されているとともに、素子領域51では、浮遊ゲート20が制御ゲートである不純物拡散層17と酸化膜18を介して対向し、浮遊ゲート20と不純物拡散層17とが酸化膜18を誘電体膜として容量結合する。
そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(不純物拡散層)17に20(V)程度の所定電圧を印加する。このとき、酸化膜18とトンネル酸化膜19との容量結合比で、制御ゲート17の電圧が浮遊ゲート20にも印加され、トンネル酸化膜19を介して電子がシリコン半導体基板41から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート17は、埋め込み酸化膜44及びその両側に接続されたフィールド酸化膜2によってシリコン半導体基板41から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、シリコン半導体基板41への降伏現象が起こることはない。
さらに、第3の実施形態においては、EEPROMのソース/ドレインが形成された素子領域4とフィ−ルド酸化膜2を介して隣接した素子領域53に、p型不純物拡散層55を設けている。そして、このp型不純物拡散層55にアルミニウム電極57を介して所定の基板電位を印可することができるため、EEPROMのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。
従って、第3の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート17が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。
なお、第3の実施形態においては、浮遊ゲート20を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域4上と素子領域51上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。
また、素子領域4においても埋め込み酸化膜44をあらかじめ形成しておくことによって、後に形成されるフィールド酸化膜2とこの埋め込み酸化膜44を接続して、素子領域44もシリコン半導体基板41から電気的に分離されてなる島状領域としてもよい。
(第4の実施形態)
以下、本発明の第4の実施形態について説明する。この第4の実施形態においては、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示するが、素子分離構造をフィールドシールド素子分離構造とし、シールドプレート電極と浮遊ゲート電極をとと
もに形成する点で第1〜第3の実施形態と相違する。図12は、このEEPROMを示す概略平面図であり、図13〜図16は、このEEPROMの製造方法を工程順に示す図12中の一点鎖線A−A’に沿った概略断面図である。
まず、図13(a)に示すように、p型シリコン半導体基板101上を熱酸化処理して熱酸化膜102を形成し、図13(b)に示すように、この熱酸化膜102上に開口部106を有するレジスト107を通常のフォトリソグラフィ工程により形成する。
次に、図13(c)に示すように、n型の不純物であるヒ素(As)を加速エネルギー100kev程度、ドーズ量2.0×1015/cm程度の条件でイオン注入して、開口部106の位置にn型の不純物拡散層108を形成する。
次に、図13(d)に示すように、レジスト107を除去した後、低圧CVD法によりリン(P)を添加させながら厚さ0.1〜0.3μm程度のリン(P)ドープ多結晶シリコン膜109を形成し、続けて、低圧CVD法によりリン(P)ドープ多結晶シリコン膜109上にシリコン酸化膜110を厚さ0.1〜0.3μm程度形成する。
次に、図14(a)に示すように、フォトリソグラフィ、及びこれに続くドライエッチングによりシリコン酸化膜110を選択的に除去して下層のリン(P)ドープ多結晶シリコン膜109を露出させる。この際、不純物拡散層108の上層にシリコン酸化膜110を残し、またシリコン酸化膜109が広範囲に渡って除去される開口部126を形成するようにシリコン酸化膜110を選択的に除去する。
次に、図14(b)に示すように、シリコン酸化膜110をマスクとして多結晶シリコン膜111をエッチング除去して下層の熱酸化膜102を露出させる。これによって、リン(P)ドープ多結晶シリコン膜109はシリコン酸化膜110の形状に倣って分断されてシールドプレート電極111が形成される。また、同時にシールドプレート電極111から所定の間隔をおいてフローティングゲート電極112が不純物拡散層108上に形成される。
このように、シールドプレート電極111の形成と同時にフローティングゲート電極112を形成することができるので、製造工程を短縮化することが可能となる。
そして、フローティングゲート電極112は熱酸化膜102を介して不純物拡散層108と容量結合する。
ところで、このn型である不純物拡散層108とp型シリコン半導体基板101の接合部位のようなpn接合の降伏耐圧は、一般的にp型濃度の増加に伴って低下するとともに、n型濃度の増加に伴って大きくなることが知られている。
しかし、いわゆるLOCOS法によって素子分離を行った場合、LOCOS法においては熱酸化によってフィールド酸化膜を形成するため、素子分離端の位置精度の確保に限界があり、またフィールド酸化膜の下層にチャンネルストッパー層を形成した場合にはp型シリコン半導体基板のp型濃度を増加させることになってしまう。また、このチャンネルストッパー層の位置を精度良く保つことも容易でなかった。
従って、例えば不純物拡散層108の近傍にLOCOS法によりフィールド酸化膜を形成しようとすると、チャンネルストッパー層の影響により不純物拡散層108の界面近傍におけるp型シリコン半導体基板101のp型不純物濃度が上昇して、上述した降伏耐圧が減少することがあった。
しかし、この第4の実施形態においては、シールドプレート電極111を上述したようにパターニングによって形成し、これを埋設したフィールドシールド素子分離構造を形成するため、シールドプレート電極111の位置を精度良く形成することができる。
従って、図14(b)に示すように、不純物拡散層108とシールドプレート電極111の間隔を所定の距離(X1 及びX2 )だけ精度良く離間させて形成することができる。そして、シールドプレート電極111に所定の電圧を印加してp型シリコン半導体基板101の電位を固定することによって、不純物拡散層108近傍におけるp型シリコン半導体基板101のp型不純物濃度の上昇を抑止することができる。
また、シールドプレート電極111に特定の電圧を印加することでp型シリコン半導体基板101の表面領域の電位を任意の値に可変させることもできる。従って、フローティングゲート電極112と熱酸化膜102を介して容量結合する不純物拡散層108に高電圧がかけられた場合、シールドプレート電極111に最適の電圧を印加することで不純物拡散層108とp型シリコン半導体基板101の接合部位における耐圧をより高めることができる。
次に、図14(c)に示すように、低圧CVD法により全面に厚さ0.3〜0.5μm程度のシリコン酸化膜113を形成する。これによって、シールドプレート電極111とフローティングゲート電極112の間の隙間は完全に埋められる。また、図14(a)に示す開口部126において露出したシールドプレート電極111の側面が覆われて、シールドプレート電極111とフローティングゲート電極112が熱酸化膜102及びシリコン酸化膜110とシリコン酸化膜113が一体となったシリコン酸化膜127によって埋設される。
次に、図14(d)に示すように、p型シリコン半導体基板101が露出するまでシリコン酸化膜127をエッチング除去する。そして、フィールドシールド素子分離構造128によって画定された素子形成領域129を形成する。
ここで、フローティングゲート電極112と隣接するシールドプレート電極111との間隔はエッチングの際に間のシリコン酸化膜127が除去されてp型シリコン半導体基板101が露出しないようにあかじめ調節されている。
次に、素子形成領域129におけるp型シリコン半導体基板101表面を熱酸化処理して、厚さ8〜10nm程度のトンネル酸化膜114を形成する。そして、素子形成領域129を含む全面に低圧CVD法により、リン(P)を添加させながら厚さ0.2〜0.4μmのリン(P)ドープ多結晶シリコン膜115を形成し、続けて低圧CVD法により厚さ0.2〜0.4μm程度のシリコン酸化膜116を形成する。この状態を図15(a)に示す。
次に、図15(b)に示すように、フォトリソグラフィ及びこれに続くドライエッチングによりシリコン酸化膜116を選択的に除去し、さらにこのパターニングされたシリコン酸化膜116をマスクとしてドライエッチングを施し、リン(P)ドープ多結晶シリコン膜115を除去する。
これによって図15(c)に示すようなフローティングゲート電極117が形成される。このフローティングゲート電極117は平面的には図12に示すように、素子形成領域129を分断するように形成され、その端部は不純物拡散層108と容量結合するフローティングゲート電極112の近傍まで達する。
次に、図15(d)に示すように、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物であるリン(P)を30〜50kev程度の加速エネルギー、1×1013〜3×1013/cm2 程度のドーズ量でイオン注入して低濃度の不純物拡散層118を形成する。
次に、図16(a)に示すように、全面にシリコン酸化膜を形成して異方性エッチングを行うことによりフローティングゲート電極117及びシリコン酸化膜116の側壁を覆うサイドウォール119を形成する。
そして、図16(b)に示すように、このサイドウォール119、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物である砒素(As)を30kev程度の加速エネルギー、1.0×1015/cm2 程度のドーズ量でイオン注入して高濃度の不純物拡散層を形成する。その後、900℃程度の温度条件で熱処理を行って、メモリセルトランジスタのソース層121及びドレイン層122を形成する。
次に、図16(c)に示すように、全面に層間絶縁膜であるBPSG膜123を形成しリフロー処理を行い表面を平坦化する。そして、フローティングゲート電極112、フローティングゲート電極117、不純物拡散層108、ソース層121及びドレイン層122を露出させるコンタクトホール124を開孔する。
そして、図16(d)に示すように、スパッタ法によりアルミニウム配線層125を形成し、パターニングを行うことでフローティングゲート電極112とフローティングゲート電極117を電気的に導通させて一体のフローティングゲート電極とする。そして、不純物拡散層108、ソース層121及びドレイン層122と導通する各配線を施して図12及び図16(d)に示すようなEEPROMを完成させる。
なお、フローティングゲート電極112とフローティングゲート電極117の接続は上述したように上層にアルミニウム配線層125を形成せずに行っても良い。この場合には例えば図15(a)に示す工程でリン(P)ドープ多結晶シリコン膜115を形成する前にシリコン酸化膜127にフローティングゲート電極112を露出させる開孔を形成しておけば、リン(P)ドープ多結晶シリコン膜115の形成の際、この開孔が充填されることにより接続することができる。
そして、図15(c)に示す工程でリン(P)ドープ多結晶シリコン膜115をパターニングすることでフローティングゲート電極112とフローティングゲート電極117を一体とすることができる。
第4の実施形態のEEPROMにおいては、制御ゲートである不純物拡散層108とシールドプレート電極111の間に所定の距離(X1 及びX2 )がとられており、シールドプレート電極111に所定の電圧を印加することによって、不純物拡散層108の近傍におけるp型シリコン半導体基板101のp型不純物濃度の上昇を抑止することができる。
このようなpn接合の降伏耐圧はp型の不純物の濃度、すなわちこの場合ではp型シリコン半導体基板101のp型不純物の濃度の増加に伴って低下するため、p型の濃度の上昇を抑えたことでこの接合面における絶縁耐圧を上げることができる。
また、シールドプレート電極111の形成とフローティングゲート電極112の形成を同じエッチング工程内で同時に行うことができるので、特別にゲート用の多結晶シリコン
膜の堆積工程を必要としない。従って工程を煩雑にすることなく、フローティングゲート電極112の形成が可能となる。
そして、例えばデータの消去時には、ソース層121、ドレイン層122を0(V)とし、制御ゲートである不純物拡散層108に20(V)程度の所定電圧を印加する。このとき、ゲート酸化膜である熱酸化膜102とトンネル酸化膜114との容量結合比で、不純物拡散層108の電圧がフローティングゲート電極117にも印加され、トンネル酸化膜114を介して電子がp型シリコン半導体基板101から注入される。これにより、トンネル酸化膜114を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで不純物拡散層108と接合するp型シリコン半導体基板101のp型不純物の濃度が低く抑えられているため、不純物拡散層108に高電圧を印加しても降伏現象が起こることはない。
従って、第4の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートである不純物拡散層108が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性が向上し、製造工程の短縮化が達成されたEEPROMが実現される。
(第5の実施形態)
以下、本発明の第5の実施形態について説明する。この第5の実施形態においては第4の実施形態と同様に素子分離領域をフィールドシールド素子分離構造により形成したEEPROMを例示し、第4の実施形態における不純物拡散層108とp型シリコン半導体基板101との接合面における絶縁耐圧をより向上させたEEPROMの構成を製造方法とともに説明する。図17は、このEEPROMを示す概略平面図であり、図18〜図22は、このEEPROMの製造方法を工程順に示す図17中の一点鎖線A−A’に沿った概略断面図である。なお、第4の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。
まず、図18(a)に示すように、p型シリコン半導体基板101上を熱酸化処理して熱酸化膜102を形成し、この熱酸化膜102上に開口部103を有するレジスト104を通常のフォトリソグラフィ工程により形成する。
次に、図18(b)に示すように、レジスト104をマスクとしてp型の不純物であるホウ素(B)をイオン注入してチャンネルストッパー層105を形成する。このチャンネルストッパー層105は上部に形成されるフィールドシールド素子分離構造のしきい値電圧を上げて、寄生デバイスの形成を抑止する。
次に、図18(c)に示すように、レジスト104を除去した後、新たに開口部131を有するレジスト132を形成する。そして、レジスト132をマスクとしてp型シリコン半導体基板101と逆導電型のn型の不純物であるリン(P)を加速エネルギー80〜120kev程度、ドーズ量1.0×1012〜2.0×1012/cm程度の条件でイオン注入して、開口部131の位置に拡散層133を形成する。
次に、図18(d)に示すように、レジスト132を除去した後、第4の実施の形態と同様に新たに開口部106を有するレジスト107を形成する。この際、開口部106の幅はレジスト132の開口部131よりも狭く形成する。そして、レジスト107をマスクとしてn型の不純物であるヒ素(As)を加速エネルギー100kev程度、ドーズ量2.0×1015/cm程度の条件でイオン注入して、開口部106の位置に拡散層133よりも浅くn型の不純物拡散層108を形成する。
ここで、拡散層133はリン(P)のイオン注入によってp型シリコン半導体基板101に比して不純物濃度が低く、イントリジック型の拡散層が形成されるため、不純物拡散層108に対してはp型シリコン半導体基板101に比して相対的に絶縁された領域となる。従って、不純物拡散層108に高電圧がかけられた場合、不純物拡散層108と拡散層133の接合部位における耐圧をより高めることができる。
次に、図19(a)に示すように、レジスト107を除去した後、低圧CVD法によりリン(P)を添加させながら厚さ0.1〜0.3μm程度のドープ多結晶シリコン膜109を形成し、続けて、低圧CVD法によりリン(P)ドープ多結晶シリコン膜109上にシリコン酸化膜110を厚さ0.1〜0.3μm程度形成する。
次に、図19(b)に示すように、フォトリソグラフィ、及びこれに続くドライエッチングによりシリコン酸化膜110を選択的に除去して下層のリン(P)ドープ多結晶シリコン膜109を露出させる。この際、p型シリコン半導体基板101の表面領域に形成された不純物拡散層108及びチャンネルストッパー層105の上層にシリコン酸化膜110を残し、またシリコン酸化膜110が広範囲に渡って除去される開口部126を形成するようにシリコン酸化膜110を選択的に除去する。
次に、図19(c)に示すように、シリコン酸化膜110をマスクとして多結晶シリコン膜109をエッチング除去して下層の熱酸化膜2を露出させる。これによってリン(P)ドープ多結晶シリコン膜109はシリコン酸化膜110の形状に倣って分断され、チャンネルストッパー層105上にはシールドプレート電極111が形成され、同時にシールドプレート電極111から所定の間隔をおいてフローティングゲート電極112がn型の不純物拡散層108上に形成される。
このように、シールドプレート電極111の形成と同時にフローティングゲート電極112を形成することができるので、製造工程を短縮化することが可能となる。
そして、フローティングゲート電極112は熱酸化膜102を介して不純物拡散層108と容量結合する。
次に、図19(d)に示すように、低圧CVD法により全面に厚さ0.3〜0.5μm程度のシリコン酸化膜113を形成する。これによって、シールドプレート電極111とフローティングゲート電極112の間の隙間は完全に埋められる。また、開口部126に露出したシールドプレート電極111の側面が覆われて、シールドプレート電極111とフローティングゲート電極112が熱酸化膜102及びリコン酸化膜110とシリコン酸化膜113が一体となったシリコン酸化膜127によって埋設される。
次に、図20(a)に示すように、p型シリコン半導体基板101が露出するまでシリコン酸化膜127をエッチング除去する。そして、フィールドシールド素子分離構造128によって画定された素子形成領域129を形成する。
次に、素子形成領域129におけるp型シリコン半導体基板101表面を熱酸化処理して、厚さ8〜10nm程度のトンネル酸化膜114を形成する。そして、素子形成領域129を含む全面に低圧CVD法により、リン(P)を添加させながら厚さ0.2〜0.4μmのリン(P)ドープ多結晶シリコン膜115を形成し、続けて低圧CVD法により厚さ0.2〜0.4μm程度のシリコン酸化膜116を形成する。この状態を図20(b)に示す。
次に、図20(c)に示すように、フォトリソグラフィ及びこれに続くドライエッチン
グによりシリコン酸化膜116を選択的に除去し、さらにこのパターニングされたシリコン酸化膜116をマスクとしてドライエッチングを施し、リン(P)ドープ多結晶シリコン膜115を除去する。
これによって図20(d)に示すようなフローティングゲート電極117が形成される。このフローティングゲート電極117は平面的には図17に示すように、素子形成領域129を分断するように形成され、その端部は不純物拡散層108と容量結合するフローティングゲート電極112の近傍まで達する。
次に、図21(a)に示すように、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物であるリン(P)を30〜50kev程度の加速エネルギー、1×1013〜3×1013/cm2 程度のドーズ量でイオン注入して低濃度の不純物拡散層118を形成する。
次に、図21(b)に示すように、全面にシリコン酸化膜を形成して異方性エッチングを行うことによりフローティングゲート電極117及びシリコン酸化膜116の側壁を覆うサイドウォール119を形成する。
そして、図21(c)に示すように、このサイドウォール119、シリコン酸化膜116及びフィールドシールド素子分離構造128をマスクとして、n型の不純物である砒素(As)を30kev程度の加速エネルギー、1.0×1015/cm2 程度のドーズ量でイオン注入して高濃度の不純物拡散層を形成する。その後、900℃程度の温度条件で熱処理を行って、メモリセルトランジスタのソース層121及びドレイン層122を形成する。
次に、図21(d)に示すように、全面に層間絶縁膜であるBPSG膜123を形成しリフロー処理を行い表面を平坦化する。そして、フローティングゲート電極112、フローティングゲート電極117、不純物拡散層108、ソース層121及びドレイン層122を露出させるコンタクトホール124を開孔する。
そして、スパッタ法によりアルミニウム配線層125を形成し、図17に示すようにパターニングを行うことでフローティングゲート電極112とフローティングゲート電極117を電気的に導通させて一体のフローティングゲート電極とする。同時に、アルミニウム配線層125をパターニングして、不純物拡散層108、ソース層121及びドレイン層122と導通する各配線を形成して、図17及び図22に示すようなEEPROMを完成させる。
この第5の実施形態においては、EEPROMのフローティングゲート電極12と対向する不純物拡散層108を形成する前に、p型シリコン半導体基板101の表面領域に不純物拡散層108よりも広い範囲でn型の不純物であるリン(P)を低濃度にイオン注入して、不純物拡散層108に対してはp型シリコン半導体基板101よりも相対的に絶縁された領域である拡散層133を積極的に形成する。
これによって、この拡散層133の範囲内においてp型の不純物濃度を元のp型シリコン半導体基板101より低下させることができる。従って、この接合面における逆方向電圧に対する絶縁耐圧を第4の実施の形態と比してより向上させることができる。
そして、例えばデータの消去時には、ソース層121、ドレイン層122を0(V)とし、制御ゲートである不純物拡散層108に20(V)程度の所定電圧を印加する。このとき、ゲート酸化膜である熱酸化膜102とトンネル酸化膜114との容量結合比で、不
純物拡散層108の電圧がフローティングゲート電極117にも印加され、トンネル酸化膜114を介して電子がp型シリコン半導体基板101から注入される。これにより、トンネル酸化膜114を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで不純物拡散層108と接合する拡散層133はn型の不純物のイオン注入によって型不純物の濃度が低く抑えられてp型シリコン半導体基板101に比して相対的に絶縁性が向上しているため、不純物拡散層108に高電圧を印加しても降伏現象が起こることはない。
従って、第5の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲートである不純物拡散層108が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。
(第6の実施形態)
次に、第6の実施形態について説明する。この第6の実施形態においても、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、第4の実施形態及び第5の実施形態と同様に素子分離領域をフィールドシールド素子分離構造により形成した構成を示すが、より簡略化された製造方法をその構成とともに説明する。図23は、このEEPROMを示す概略平面図であり、図24〜図27は、このEEPROMの製造方法を工程順に示す図23中の一点鎖線A−A’に沿った概略断面図である。また、図28は図23中の一点鎖線B−B’に沿った概略断面図である。なお、第4の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。
まず、図24(a)に示すように、p型ウェル拡散層140が形成された半導体基板141の表面を熱酸化処理して熱酸化膜164,膜厚8〜10nm程度のトンネル酸化膜165を別々に形成し、この熱酸化膜164,トンネル酸化膜165上に開口部103を有するレジスト104を通常のフォトリソグラフィ工程により形成する。
次に、図24(b)に示すように、レジスト104をマスクとしてp型の不純物であるホウ素(B)をイオン注入してチャンネルストッパー層105を形成する。このチャンネルストッパー層105は上部に形成されるフィールドシールド素子分離構造のしきい値電圧を上げて、寄生デバイスの形成を抑止する。
次に、図24(c)に示すように、レジスト104を除去した後、新たに開口部106を有するレジスト107を形成する。そして、レジスト107をマスクとしてn型の不純物であるヒ素(As)を加速エネルギー100kev程度、ドーズ量2.0×1015/cm程度の条件でイオン注入して、開口部106の位置にn型の不純物拡散層108を形成する。
次に、図24(d)に示すように、熱酸化膜164,トンネル酸化膜165上に減圧CVD法によりn型の不純物であるリン(P)を添加させながら多結晶シリコン膜143を形成し、さらに多結晶シリコン膜143上に減圧CVD法によりシリコン酸化膜144を形成する。
次に、図25(a)に示すように、フォトリソグラフィ及びこれに続くドライエッチングにより、シリコン酸化膜144と多結晶シリコン膜143を共に選択的に除去して、下層の熱酸化膜164,トンネル酸化膜165を露出させる。これによって、チャンネルストッパー層105上にはシールドプレート電極145が形成され、n型の不純物拡散層108上にはフローティングゲート電極146が形成される。
さらに、この工程では所定の範囲内でシリコン酸化膜144と多結晶シリコン膜143が島状のパターンを残して除去され、この範囲内においてフローティングゲート電極147が形成される。
すなわち、このドライエッチング工程によってシールドプレート電極145、フローティングゲート電極146とともにフローティングゲート電極147を同時に形成することができる。
次に、図25(b)に示すように、全面に減圧CVD法によりシリコン酸化膜148を厚さ250nm程度形成する。
そして、図25(c)に示すように、ドライエッチングを行ってシールドプレート電極145とフローティングゲート電極146,147の側面にのみシリコン酸化膜148が残るようにシリコン酸化膜148を除去する。ここで、フィールドシールド素子分離構造162に囲まれた素子形成領域163が画定される。
その後、全面に減圧CVD法によりシリコン酸化膜149を膜厚20nm程度形成する。
次に、図25(d)に示すように、フローティングゲート電極146及びフローティングゲート電極147上のシリコン酸化膜144にコンタクトホール150,151を形成する。これによって、フローティングゲート電極146,147が露出する。
次に、図26(a)に示すように、減圧CVD法により、全面にリン(P)をドープした多結晶シリコン膜152を厚さ200nm程度形成する。シリコン酸化膜144に形成されたコンタクトホール150,151はこの多結晶シリコン膜152によって充填され、フローティングゲート電極145とフローティングゲート電極146は多結晶シリコン膜152によって電気的に接続される。
次に、図26(b)に示すように、多結晶シリコン膜152上に減圧CVD法によりシリコン酸化膜153を形成する。そして、フォトリソグラフィ及びこれに続くドライエッチングにより図26(c)に示すように、フローティングゲート電極146,147上のみにシリコン酸化膜153を残すようにパターニングを行う。
次に、図26(d)に示すように、残されたシリコン酸化膜153をマスクとしてドライエッチングを行い、多結晶シリコン膜152をパターニングする。図23にその平面構成を示すように、多結晶シリコン膜152は素子形成領域163におけるフローティングゲート電極147から不純物拡散層108上のフローティングゲート電極146まで電気的に接続するようにパターニングされる。
そして、フローティングゲート電極146とフローティングゲート電極147は多結晶シリコン膜152を介して一体のフローティングゲート電極160となる。この状態での図23におけるB−B’線に沿った断面を図28に示す。
次に、図27(a)に示すように、素子形成領域における半導体基板141のp型ウェル拡散層140の表面領域にn型の不純物であるリン(P)を加速エネルギー30kev程度、ドーズ量5.0×1015/cm2 程度の条件でイオン注入する。その後、n型の不純物であるヒ素(As)を加速エネルギー30kev程度、ドーズ量5.0×1015/cm2 程度の条件でイオン注入する。そして900℃程度の温度条件で熱処理を行って、砒素(As)からなるソース層154、ドレイン層155を形成するとともに、拡散係数が
砒素(As)よりも大きいリン(P)を広く拡散させて、ソース層154、ドレイン層155を囲むリン(P)からなる不純物拡散層161を形成する。
次に、図27(b)に示すように、全面に層間絶縁膜であるシリコン酸化膜を形成し、リフロー処理を行い表面を平坦化する。そして、不純物拡散層108、ソース層154及びドレイン層155を露出させるコンタクトホール158を開孔する。
そして、スパッタ法によりアルミニウム配線層159を形成し、パターニングを行うことで図23及び図27(b)に示すようなEEPROMを完成させる。
以上示したように第6の実施形態によれば、EEPROMの制御ゲートである不純物拡散層108上にフローティングゲート電極146とフィールドシールド素子分離構造162のシールドプレート電極146を形成すると同時に、フローティングゲート電極147も形成することができる。
従って、不純物拡散層108とp型シリコン半導体基板101との接合面近傍でのp型不純物の濃度の不要な上昇を抑止して第4の実施形態と同様に絶縁耐圧を向上させることができるとともに、本実施形態はさらに製造工程の短縮化を図ることができる。
なお、この第6の実施形態においても、第5の実施形態のように不純物拡散層108を形成する前にp型ウェル拡散層140に比して相対的に絶縁された領域である拡散層133を形成しておけば、絶縁耐圧をさらに高くすることができる。
(第7の実際形態)
以下、第7の実施形態について説明する。この第7の実施形態においても、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、その構成を製造方法とともに説明する。第7の実施形態では浮遊ゲートの一部に金属膜を用いた点で第1〜第6に実施形態と相違する。図29は、このEEPROMを示す概略平面図であり、図30〜図32は、このEEPROMの製造方法を工程順に示す図29中の一点鎖線A−A’に沿った概略断面図である。なお、第1の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。
先ず、図30(a)に示すように、p型のシリコン半導体基板部11上に、厚みが50nm程度の埋め込み酸化膜12を介して、厚みが50nm程度の単結晶シリコン層13が設けられてなるSOI基板1を用意する。
次に、図30(b)に示すように、いわゆるLOCOS法によりSOI基板1を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、SOI基板1上に素子領域3,4を画定する。このとき、素子領域3,4は、フィールド酸化膜2を介して電気的に分離されて近接することになる。
次に、図30(c)に示すように、素子領域3,4における単結晶シリコン層13の表面を熱酸化して、イオン注入用のキャップ絶縁膜14,15を膜厚が10nm〜20nm程度となるように形成する。
続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域3のみが露出する形状にフォトレジストを加工してレジストマスク16を形成する。そして、このレジストマスク16をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域3における単結晶シリコン層13内にキャップ絶縁膜14
を介してn型不純物がイオン注入される。
そして、レジストマスク16を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、EEPROMの制御ゲートとして機能する不純物拡散層17を形成する。その後、キャップ絶縁膜14,15を除去する。
次に、図30(d)に示すように、素子領域3,4における単結晶シリコン層13の表面を再び熱酸化して、素子領域3における単結晶シリコン層13の表面には酸化膜18を、素子領域4における単結晶シリコン層13の表面に膜厚が8nm〜12nm程度のトンネル酸化膜19を形成する。
次に、素子領域3,4上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。そして、図29及び図30(e)に示すように、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域4上とフィールド酸化膜2上に跨がる島状パターンのゲート電極170を形成する。
続いて、フォトリソグラフィにより素子領域4及び不純物拡散層17を覆うレジストマスク250を形成する。この際、素子領域4の一部を覆うようにレジストマスク250を形成する。そして、全面にn型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4におけるゲート電極170の両側の単結晶シリコン層13内にトンネル酸化膜19を介して砒素がイオン注入される。ただし、素子領域4の一部でレジストマスク250によって覆われた領域に砒素がイオン注入されることはない。
次に、図31(a)に示すように、フォトリソグラフィにより素子領域4の一部の領域であって、n型の不純物がイオン注入されなかった領域を露出させるレジストマスク251を形成し、ホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)程度の条件でイオン注入する。
そして、SOI基板1にアニール処理を施すことにより、図31(b)に示すように、素子領域4においてソース/ドレインとなる一対の不純物拡散層21,22を形成し、同時に不純物拡散層22と隣接するp型不純物拡散層195を形成する。
次に、図31(c)に示すように、CVD法により全面にシリコン酸化膜171を厚く形成する。そして、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域3、素子領域4上のゲート電極170及びp型不純物拡散層195を露出させるコンタクトホール172、コンタクトホール173及びコンタクトホール197を同時に形成する。
次に、図31(d)に示すように、全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に積層し、これらの積層膜からなるONO膜174を形成する。
次に、図32(a)に示すように、フォトリソグラフィーにより、コンタクトホール173,197が形成された位置に開口部を有するレジストマスク175を形成する。このレジストマスク175はゲート電極170上のONO膜174を除去するために形成するので、コンタクトホール173,197に対するフォト合わせは高い精度を必要としない。その後、ウエットエッチング及びドライエッチングにより、ゲート電極170及びp型不純物拡散層195上のONO膜174を除去して、ゲート電極170及びp型不純物拡散層195を露出させる。
次に、レジストマスク175を灰化処理等により除去した後、スパッタ法により全面にアルミニウム膜を形成する。そして、図29及び図32(b)に示すように、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域3上から素子領域4上に跨がった形状にアルミニウム膜をパターニングしてアルミニウム電極176を形成する。同時に、コンタクトホール197を充填し、p型不純物拡散層195と接続されるアルミニウム電極198を形成する。
これにより、素子領域3においてはアルミニウム電極176がONO膜174を介して不純物拡散層17と容量結合し、一方素子領域4においては、アルミニウム電極176がゲート電極170と電気的に接続される。
従って、アルミニウム電極176とゲート電極170が一体となって浮遊ゲートとして機能することになる。
しかる後、層間絶縁膜やコンタクト孔、接続用の配線層等を形成し、第7の実施形態のEEPROMを完成させる。
第7の実施形態のEEPROMにおいては、素子領域4では、ソース/ドレインとなる不純物拡散層21,22間の単結晶シリコン層13に形成されたチャネル上にトンネル酸化膜19を介してゲート電極170が形成されているとともに、素子領域3では、ゲート電極170と電気的に接続したアルミニウム電極176が制御ゲートである不純物拡散層17とONO膜174を介して対向し、アルミニウム電極176と不純物拡散層17とがONO膜174を誘電体膜として容量結合する。
そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(不純物拡散層)17に20(V)程度の所定電圧を印加する。このとき、ONO膜174とトンネル酸化膜19との容量結合比で、制御ゲート17の電圧がアルミニウム膜176とゲート電極170からなる浮遊ゲートにも印加され、トンネル酸化膜19を介して電子が単結晶シリコン層13から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、浮遊ゲートはその主要部を電気的抵抗の小さいアルミニウム電極176により形成しているため、制御ゲートに印加された電圧が不要に消費されることなく浮遊ゲートに印加されることとなり、電子が注入される時間、すなわち消去に要する時間を短縮することが可能となる。
また、第1の実施形態と同様に、制御ゲート17は、埋め込み酸化膜12によってシリコン半導体基板部11から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、シリコン半導体基板部11への降伏現象が起こることはない。
さらに、第7の実施形態においては、素子領域4に隣接するp型不純物拡散層195を設けている。そして、このp型不純物拡散層195にアルミニウム電極198を介して所定の基板電位を印可することができるため、MOSトランジスタのしきい値の変動を最小限に抑えて、書き込み及び読み出し動作を安定的に行うことが可能である。しかも、このアルミニウム電極198はアルミニウム電極176と同時に形成することが可能である。
従って、第7の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート17が十分に耐えることができ誤動作を防止するとともに、金属配線からなる浮遊ゲートによって充放電時間を短縮し、更なる書き込み及び消去時間の短縮化も可能であり、信頼性の高いEEP
ROMが実現される。
更に、第1の実施形態と同様に、半導体基板として、シリコン半導体基板部11上に、埋め込み酸化膜12を介して単結晶シリコン層13が設けられてなるSOI基板1を用いるため、動作速度やリ−ク電流特性を向上させることができる。
なお、本実施形態では誘電体膜としてONO膜174を用いたが、通常のシリコン酸化膜を用いてもよい。
(第8の実際形態)
次に、第8の実施形態について説明する。この第8の実施形態においても、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、その構成を製造方法とともに説明する。第8の実施形態は、第7の実施形態と同様に浮遊ゲートの電気的抵抗を抑えるため金属配線層を用いた例であるが、第1の実施形態と同様に周辺回路部としてのCMOSインバータを同時に形成し、浮遊ゲートを構成する金属配線層と、CMOSインバータの配線層を同時に形成して製造工程を簡略化した例を示す。図33は、このEEPROMを示す概略平面図であり、図34〜図36は、このEEPROMの製造方法を工程順に示す図33中の一点鎖線A−A’に沿った概略断面図である。なお、第1、第8の実施形態で示したEEPROMの構成要素等に対応する部材等ついては、同符号を記して説明する。
先ず、図34(a)に示すように、p型のシリコン半導体基板部11上に、厚みが50nm程度の埋め込み酸化膜12を介して、厚みが50nm程度の単結晶シリコン層13が設けられてなるSOI基板1を用意する。
次に、図34(b)に示すように、いわゆるLOCOS法によりSOI基板1を選択的に酸化して素子分離構造であるフィールド酸化膜2を膜厚が100nm程度となるように形成し、SOI基板1上に素子領域3,4,71,72を画定する。このとき、素子領域3,4及び素子領域71,72は、フィールド酸化膜2を介して電気的に分離されて近接することになる。ここで、素子領域3,4はEEPROMが形成される領域となり、素子領域71,72はCMOSインバータが形成される領域となる。
次に、図34(c)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を熱酸化して、イオン注入用のキャップ絶縁膜14,1573,74を膜厚が10nm〜20nm程度となるように形成する。
続いて、フォトレジストを塗布し、フォトリソグラフィーにより素子領域3のみが露出する形状にフォトレジストを加工してレジストマスク16を形成する。そして、このレジストマスク16をマスクとして、n型不純物、ここでは砒素(As)或いはリン(P)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、キャップ絶縁膜14を介して、素子領域3における単結晶シリコン層13内に、表層から埋め込み酸化膜12上にまでの深さ方向の全域にn型不純物がイオン注入される。
そして、レジストマスク16を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、EEPROMの制御ゲートとして機能する不純物拡散層17を形成する。これにより、不純物拡散層17は側面から下面にかけてフィールド酸化膜2と埋め込み酸化膜12によって覆われた構造となる。
次に、図34(d)に示すように、フォトリソグラフィーにより素子領域72のみが露
出する形状にフォトレジストを加工してレジストマスク75を形成する。そして、このレジストマスク75をマスクとして、n型不純物、ここではリン(P)をドーズ量1×1012(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72における単結晶シリコン層13内にキャップ絶縁膜74を介してn型不純物がイオン注入される。
そして、レジストマスク75を灰化処理等により除去し洗浄した後、SOI基板1にアニール処理を施すことにより、CMOSインバータのnウェル領域76を形成する。その後、キャップ絶縁膜14,15,73,74を除去する。
次に、図34(e)に示すように、素子領域3,4,71,72における単結晶シリコン層13の表面を再び熱酸化して、素子領域3,における不純物拡散層17の表面には、膜厚が15nm〜20nm程度の酸化膜18を、素子領域71,72における単結晶シリコン層13の表面には、膜厚が15〜20nm程度のゲート酸化膜77,78を形成する。その後、レジストマスク87を形成し、素子領域4以外を覆い、上述した熱酸化によって素子領域4上に形成された酸化膜をエッチングにより除去する。
次に、図35(a)に示すように、レジストマスク87を除去した後、再度熱酸化することによって、素子領域4における単結晶シリコン層13の表面は膜厚が8nm〜12nm程度のトンネル酸化膜19を形成する。
次に、図35(b)に示すように、素子領域3,4,71,72上を含む全面にCVD法によりノンドープの多結晶シリコン膜を堆積形成し、この多結晶シリコン膜にn型不純物、ここではリン(P)をドープする。そして、図30及び図35(b)に示すように、多結晶シリコン膜にフォトリソグラフィー及びそれに続くドライエッチングを施して、素子領域4上とフィールド酸化膜2上に跨がる島状パターンのゲート電極170を形成する。そして、同時にこの多結晶シリコン膜からなるCMOSインバータのゲート電極79,80を形成する。
具体的には、ゲート電極170は、素子領域4上ではトンネル酸化膜19を介して所定幅の帯状に形成される。また、CMOSインバータのゲート電極79,80は各素子領域71,72上とフィールド酸化膜2を跨がるようにして形成される。
このように、多結晶シリコン膜を形成した後のパターニングによって、ゲート電極170とCMOSインバータのゲート電極79,80を同時に形成することができるため、製造工程を簡略化することができる。なお、ゲート電極79,80はフィールド酸化膜2上で接続されるようにパターニングしてもよい。
続いて、フォトリソグラフィーにより素子領域4,71のみが露出する形状にフォトレジストを加工してレジストマスク81を形成する。この際、素子領域4の一部を覆うようにレジストマスク81を形成する。そして、n型不純物、ここでは砒素(As)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域4におけるゲート電極170の両側の単結晶シリコン層13内にトンネル酸化膜19を介して砒素がイオン注入される。また、同時にCMOSインバータのゲート電極79の両側の単結晶シリコン層13内にゲート酸化膜77を介して砒素がイオン注入される。ただし、素子領域4の一部でレジストマスク81によって覆われた領域に砒素がイオン注入されることはない。
次に、図35(c)に示すように、フォトリソグラフィーにより素子領域72のみが露出する形状にフォトレジストを加工してレジストマスク82を形成する。そして、このレ
ジストマスク82をマスクとして、n型不純物、ここではホウ素(B)をドーズ量1〜2×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。このとき、素子領域72におけるCMOSインバータのゲート電極80の両側の単結晶シリコン層13内に、ゲート酸化膜78を介してn型不純物がイオン注入される。
そして、レジストマスク82を除去した後、素子領域4の一部の領域であってn型の不純物がイオン注入されなかった領域に、ホウ素(B)をドーズ量3〜5×1015(1/cm2 )、加速エネルギー30(keV)程度の条件でイオン注入する。このイオン注入は前述した素子領域72へのイオン注入と同一工程で行ってもよい。
そして、図35(d)に示すように、SOI基板1にアニール処理を施すことによりEEPROMの制御ゲートのソース/ドレインとなる一対の不純物拡散層21,22を形成し、同時にCOSインバータのpウェル領域、nウェル領域76にも一対の不純物拡散層83,84及び不純物拡散層85,86を形成する。
そして、素子領域4 の一部にイオン注入されたホウ素(B)によって、p型不純物拡散層195を不純物拡散層22と隣接するように形成する。
次に、図36(a)に示すように、CVD法により全面にシリコン酸化膜171を厚く形成する。そして、フォトリソグラフィー及びこれに続くドライエッチングにより、素子領域3の不純物拡散層17を露出させるようにコンタクトホール172を形成する。
次に、図36(b)に示すように、露出した不純物拡散層17を覆うように、厚さ15nm〜20nm程度のゲート酸化膜177を形成する。
次に、図36(c)に示すように、フォトリソグラフィー及びこれに続くドライエッチングにより、シリコン酸化膜171にゲート電極170を露出させるコンタクトホール173、p型不純物拡散層195を露出させるコンタクトホール197及び周辺回路部における不純物拡散層83,84,85,86を露出させるコンタクトホール182,183,184,185,を同時に開孔する。また、図30に示すように、不純物拡散層21,22に達するコンタクトホール178,179も同一工程で形成する。
次に、図36(d)に示すように、スパッタ法により全面にアルミニウム膜を形成する。そして、図33に示すようにフォトリソグラフィー及びこれに続くドライエッチングにより、素子領域3上から素子領域4上に跨がった形状にアルミニウム膜をパターニングすることによってアルミニウム電極176を形成する。この際、図30に示すように、同時にコンタクトホール178,179,182,183,184,185に埋め込まれたアルミニウム膜を所定の形状にパターニングしてアルミニウム配線180,181,186,187,188,189を形成する。さらに、p型不純物拡散層195と接続されるアルミニウム電極198も同時に形成する。
これにより、素子領域3においてはアルミニウム電極176がシリコン酸化膜177を介して不純物拡散層17と容量結合し、一方素子領域4においては、アルミニウム電極176がゲート電極170と電気的に接続される。
従って、アルミニウム電極176とゲート電極170が一体となって浮遊ゲートとして機能することになる。
しかる後、層間絶縁膜やコンタクト孔、接続用の配線層等を形成し、第8の実施形態のEEPROMを完成させる。
第8の実施形態のEEPROMにおいては、素子領域4では、ソース/ドレインとなる不純物拡散層21,22間の単結晶シリコン層13に形成されたチャネル上にトンネル酸化膜19を介してゲート電極170が形成されているとともに、素子領域3では、ゲート電極170と電気的に接続したアルミニウム電極176が制御ゲートである不純物拡散層17とシリコン酸化膜177を介して対向し、アルミニウム電極176と不純物拡散層17とがシリコン酸化膜177を誘電体膜として容量結合する。
そして、例えばデータの消去時には、ソース/ドレイン(不純物拡散層)21,22を0(V)とし、制御ゲート(不純物拡散層)17に20(V)程度の所定電圧を印加する。このとき、シリコン酸化膜177とトンネル酸化膜19との容量結合比で、制御ゲート17の電圧がアルミニウム膜176とゲート電極170からなる浮遊ゲートにも印加され、トンネル酸化膜19を介して電子が単結晶シリコン層13から注入される。これにより、トンネル酸化膜19を含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、浮遊ゲートはその主要部を電気的抵抗の小さいアルミニウム電極176により形成しているため、制御ゲートに印加された電圧が不要に消費されることなく浮遊ゲートに印加されることとなり、電子が注入される時間、すなわち消去に要する時間を短縮することが可能となる。
また、第1の実施形態と同様に、制御ゲート17は、埋め込み酸化膜12によってシリコン半導体基板部11から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、シリコン半導体基板部11への降伏現象が起こることはない。
さらに、第8の実施形態においては、EEPROMのソース/ドレインの一方である不純物拡散層22に隣接するようにp型不純物拡散層195を設けている。そして、このp型不純物拡散層195にアルミニウム電極198を介して所定の基板電位を印可することができるため、MOSトランジスタのしきい値の変動を最小限に抑えて書き込み、及び読み出し動作を安定的に行うことが可能である。しかも、このアルミニウム電極198は、CMOSトランジスタと接続されるアルミニウム配線180,181,186,187,188,189及びアルミニウム電極176の形成と同一工程で形成することができる。
従って、第8の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート17が十分に耐えることができ誤動作を防止するとともに、金属配線からなる浮遊ゲートによって充放電時間を短縮し、更なる書き込み及び消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。
さらに、第8の実施形態によれば、金属配線からなる浮遊ゲートを形成する際に、周辺回路部におけるトランジスタのソース/ドレインと接続される金属配線を同時に形成することができる。これにより、更なる製造工程の簡略化が可能である。
(第9の実施形態)
次に、第9の実施形態について説明する。この第9の実施形態においても、半導体装置として不揮発性半導体記憶装置であるEEPROMを例示し、その構成を製造方法とともに説明する。図37は、このEEPROMを示す概略平面図であり、図38〜図41は、このEEPROMの製造方法を工程順に示す図37中の一点鎖線A−A’に沿った概略断面図である。
先ず、図38(a)に示すように、p型の第1の単結晶シリコン基板201の一方の主面に鏡面研磨を施した後、熱酸化を施し所定の膜厚の絶縁膜202を形成する。そして、
この第1のシリコン基板201表面の絶縁膜202側に、鏡面研磨された主面を有するn型の第2の単結晶シリコン基板203を充分に清浄な雰囲気下で密着、加熱して、それぞれのシリコン基板201、203で絶縁膜202を挟むように一体に接合する。続いて、第2の単結晶シリコン基板203を所定の厚さに研磨する。これにより、第1のシリコン基板201上に絶縁膜202を介して第2のシリコン基板203を接合して構成されたSOI基板が作製される。なお、図38(a)中、第2のシリコン基板203の絶縁膜202側の表面には、接合を施す前にドーピングすることによりn型の高濃度不純物拡散層204が形成されている。
次に、図38(b)に示すように、第2のシリコン基板203の表面にパッド酸化膜208aを熱酸化にて形成し、さらにその表面に第1の絶縁層としてのシリコン窒化膜209及び第2の絶縁層としてのシリコン酸化膜210を順次CVD法により堆積させる。その後、温度1000℃程度のアニール処理を行なって、シリコン酸化膜210を緻密化する。続いて、図示しないレジストを形成し、公知のフォトリソグラフィ処理を行い所定のパターンに加工する。その後、エッチングガスとしてCF4 ,CHF3 系ガスを用いたRIE(ReactiveIonEtching)処理を施し、表面に形成されたレジストをマスクとして、シリコン酸化膜210,シリコン窒化膜209及びパッド酸化膜208aを選択的にエッチングして、シリコン基板203の表面を露出させる開口211を形成する。なお、図38(b)はレジスト剥離後の状態を示している。
次に、図38(c)に示すように、シリコン酸化膜210をマスクにして、エッチングガスとしてHBr系ガスを用いたRIE処理により、第2のシリコン基板203を選択的にエッチングして絶縁膜202に到達する溝212を形成する。この場合、シリコン酸化膜210とシリコン基板203とのエッチング選択比により、良好に溝212が絶縁膜202に達するように、前工程におけるシリコン酸化膜210の膜厚が決定されている。
次に、溝212の内壁面にCDE(Chemical DryEtching)処理を
施す。このCDE処理は、RF放電型のプラズマエッチング装置を用い、例えば原料ガス:CF4 ,O2 ,N2 、周波数:13.56MHz、エッチング速度:1500Å/min,プラズマからウエハまでの距離:100cmの条件で行う。これにより、溝212の内壁面が厚さ1500Å程度エッチングされる。
次に、CDE処理した溝212の内壁面をアニール処理する。このアニール処理は、例えば、N2 雰囲気下において1000℃の温度で30分間加熱することにより行う。次に、アニール処理した溝212の内壁面を犠牲酸化処理するようにしてもよい。この犠牲酸化処理は、例えば1000℃のドライ酸化により膜厚500Å程度の犠牲酸化膜を形成後、この犠牲酸化膜をフッ酸で除去するようにする。
次に、図38(d)に示すように、溝212の内壁面に例えば1050℃のウェット熱酸化により絶縁被膜213を形成し、続いて多結晶シリコン膜214をLPーCVD法により堆積する。このとき、多結晶シリコン膜214は溝212内を埋設するとともにシリコン酸化膜210上にも堆積されることになる。
次に、図39(a)に示すように、ドライエッチング処理により、シリコン酸化膜210の上に堆積した余分な多結晶シリコン膜214をエッチングバック(1回目)する。この時、溝212内に残る多結晶シリコン膜214の上端はシリコン窒化膜209より上部に位置するようにエッチングをストップさせる。
次に、図39(b)に示すように、フッ素溶液によるウェットエッチング処理によりシリコン酸化膜210をエッチング除去する。この時、シリコン窒化膜209と、このシリ
コン窒化膜209より上部に上端がくるように残した多結晶シリコン膜214とがエッチングストッパとなり、パッド酸化膜208a及び溝212の内壁面に形成された絶縁被膜213はエッチングされない。
次に、図39(c)に示すように、ドライエッチング処理により、溝212内に埋め込まれた多結晶シリコン膜214のシリコン窒化膜209より上に突出している部分をエッチングバック(2回目)する。この際、次工程で多結晶シリコン膜214の上側に後述する熱酸化膜215を成長させたときに、熱酸化膜215と周囲のパッド酸化膜208aとが同一高さとなるように、多結晶シリコン膜214の上端はパッド酸化膜208aの上端から0.3μm程度下側となるよう制御するのが望ましい。
その後、溝212内の多結晶シリコン膜214の一部にメモリセル部の基板コンタクトをとるp型不純物拡散層244を形成するため、多結晶シリコン膜214の一部が露出するようにレジストマスクを形成し、このレジストマスク及びシリコン窒化膜209をマスクとしてp型不純物、ここではホウ素(B)をドーズ量1×1015(1/cm2 )、加速エネルギー30(keV)の条件でイオン注入する。その後、窒素(N2 )ガス雰囲気中で温度1000度、時間30〜60分程度アニールしてイオン注入されたホウ素(B)を拡散させる。これにより、図39(c)に示すように、溝212内の一部の領域にp型不純物拡散層244が形成される。
次いで、図39(d)に示すように、溝212内に埋め込まれた多結晶シリコン膜214の上部を、シリコン窒化膜209をマスクとして選択的に熱酸化して、酸化膜215を成長させる。その後、図40(a)に示すように、シリコン窒化膜209をエッチング除去する。2回目のエッチングバックの際に多結晶シリコン膜214の上面を所定位置に制御したため、図40R>0(a)からも明らかなように、溝212部分においては段差は形成されず、平坦化された表面を形成することが可能である。そして、溝212及び埋設された多結晶シリコン膜214により素子分離がなされ素子領域260,261が画定される。
そして、図40(b)に示すように、公知のフォトリソグラフィ、不純物拡散工程により、素子領域260にEEPROMの制御ゲートとなるn型の不純物拡散層246を形成し、素子領域261にpウェル205を形成する。
次に、図40(c)に示すように、第2のシリコン基板203の表面に、いわゆるLOCOS法によりフィールド酸化膜208を形成する。この際、p型不純物拡散層244上においては、p型不純物拡散層244の表面の一部を覆うようにフィ−ルド酸化膜208を形成する。すなわち、p型不純物拡散層244の表面の一部が露出した状態となる。そして、パッド酸化膜208aを除去する。
なお、上述したLOCOS法は、基板表面の所定部位に酸化抑制膜としてのシリコン窒化膜を形成した後、該シリコン窒化膜が形成されていない部位を熱酸化などにより酸化して厚いフィールド酸化膜208を形成する方法である。ここで、図40(c)はLOCOS法による酸化後、酸化抑制膜であるシリコン窒化膜をリン酸(H3 PO4 )により除去した後の図である。
次に、図40(d)に示すように、ゲ−ト酸化膜221a,221b及びトンネル酸化膜221cを順次形成する。そして、LPーCVD処理によって多結晶シリコン膜を形成した後、フォトリソグラフィ及びこれに続くエッチング処理を施すことにより浮遊ゲート222及びゲ−ト電極223を形成する。ここで、図37R>7に示すように、浮遊ゲート222は素子領域260から261に連なる一体の電極パターンを有している。また、ゲ
ート電極223は浮遊ゲート222と隣接するように形成される。その後、選択ドーピングによりn型不純物拡散層235〜239を形成する。
次に、図41(a)に示すように、基板上の全面にPSG,BPSG等の層間絶縁膜219を堆積する。そして、レジストマスク(図示せず)を形成し、コンタクトホール248,249を形成してこのレジストマスクを除去する。次に、図41(b)に示すように、コンタクトホール248以外の領域をレジストでマスクし、メモリセルの基板コンタクトを取るためにp型不純物拡散層244とn型不純物拡散層235の両方に跨がるようにシリコン基板をエッチングし、溝240を形成する。
次に、溝240の内壁面にCDE(Chemical DryEtching)処理を
施す。このCDE処理は、RF放電型のプラズマエッチング装置を用い、例えば原料ガス:CF4 ,O2 ,N2 、周波数:13.56MHz、エッチング速度:1500Å/min,プラズマからウエハまでの距離:100cmの条件で行う。これにより、溝240の内壁面が厚さ1500Å程度エッチングされる。
次に、図41(c)に示すように、コンタクトホール248,249の内壁面を含む全面にバリアメタル金属241を膜厚1000Å程度形成する。具体的にはバリヤメタル金属241はチタン(Ti)と窒化チタン(TiN)の積層膜からなる。続いて、スパッタ法によりアルミニウム膜242を膜厚7000Å程度形成した後、パターニングすることによりコンタクトホール248に埋め込まれた基板電極及びコンタクトホール249に埋め込まれたビット線を同時に形成する。
ここで、コンタクトホール240に埋設されたアルミニウム膜242は基板の電位を所定値にする役割を果たし、第9の実施形態では図41(c)に示すように、接地電位(GND)とされている。また、このアルミニウム膜242は同時にn型不純物拡散層235とも接続されており、n型不純物拡散層235も接地電位に固定している。
第9の実施形態のEEPROMにおいては、素子領域260ではトンネル酸化膜221cを介して浮遊ゲート222が形成されているとともに、素子領域260では、素子領域261上から延在する浮遊ゲート222が制御ゲートである不純物拡散層246とシリコン酸化膜221aを介して対向し、浮遊ゲート222と不純物拡散層246とがシリコン酸化膜221aを誘電体膜として容量結合する。
そして、例えばデータの消去時には、ソース/ドレイン(n型不純物拡散層)235,236を0(V)とし、制御ゲート(不純物拡散層)246に20(V)程度の所定電圧を印加する。このとき、酸化膜221aとトンネル酸化膜221cとの容量結合比で、制御ゲート246の電圧が浮遊ゲート222にも印加され、トンネル酸化膜221cを介して電子が浮遊ゲート222へ注入される。これにより、トンネル酸化膜221cを含むトランジスタのしきい値が上昇し、EEPROMは消去状態となる。ここで、制御ゲート246は、下面を絶縁膜202によって、側面を溝212に埋設された多結晶シリコン膜214からなる素子分離構造によって覆われており、シリコン基板203から十分に絶縁されているため、例えば制御ゲート17に30(V)まで印加しても、降伏現象が起こることはない。
さらに、第9の実施形態においては、素子活性領域261の電位を固定するためのアルミニウム膜242を設け、このアルミニウム膜242がp型不純物拡散層244に接続されている。そして、アルミニウム膜242を介して素子領域261に所定の基板電位を印可するとともに、素子領域260,261を画定するためのフィ−ルドシールド電極として機能するp型不純物拡散層244(多結晶シリコン膜214)に所定の電位を印可する
ことが可能である。これにより、EEPROMのしきい値の変動を最小限に抑えて書き込み及び読み出し動作を安定的に行うとともに、確実な素子分離を行うことが可能となる。さらに、アルミニウム電極242によりn型不純物拡散層235を接地電位とすることが可能である。
従って、第9の実施形態によれば、低コストプロセスを可能とする単層ゲート型であって、しかもデータの消去時や書き込み時に印加される高電圧に制御ゲート246が十分に耐えることができ、誤動作を防止するとともに消去時間の短縮化も可能であり、信頼性の高いEEPROMが実現される。
更に、半導体基板として、シリコン基板201上に、絶縁膜202を介してシリコン基板203が設けられてなるSOI基板を用いるため、動作速度やリ−ク電流特性を向上させることができる。
なお、第9の実施形態においては、浮遊ゲート222を一体の多結晶シリコン膜からなる島状パターンに形成したが、素子領域260上と素子領域261上で別体の多結晶シリコン膜パターンとして同時形成し、後工程でコンタクト孔等により両者を電気的に接続するように、浮遊ゲートを構成してもよい。この場合には電気的接続と同時にアルミニウム電極242を形成することも可能である。
なお、第1〜第9の実施形態においては、酸化膜あるいはONO膜等を誘電体膜として制御ゲートである不純物拡散層と浮遊ゲートを容量結合させたが、誘電体膜はこれらに限定されるものではない。例えばタンタル酸化物、BST化合物等を含む高誘電体膜や、PZT膜、PLZT膜等を含む強誘電体膜を用いてもよい。
このように誘電体膜として高誘電体膜や強誘電体膜を用いた場合の、浮遊ゲート電極の材料としては、チタン化合物、タングステン化合物、ルテニウム化合物、白金等が適している。