JP2017130247A - バイト消去動作を実行することができるメモリアレイ - Google Patents

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Abstract

【課題】 バイト消去動作を実行することができるメモリアレイを提供する。
【解決手段】 メモリアレイは複数のメモリページを含み、各メモリページは複数のメモリバイトを含み、各メモリバイトは複数のメモリセルを含み、各メモリセルは、フローティングゲートモジュールと、制御素子と、消去素子とを含む。同じ列のメモリバイトは同じ消去ラインに接続されるとともに、異なる列のメモリバイトは異なる消去ラインに接続される。したがって、メモリアレイはバイト動作をサポートすることができ、一方同じメモリバイトのメモリセルは同じウェルを共有することができる。メモリアレイの回路領域が削減されることができるとともに、メモリアレイの動作が更に柔軟になることができる。
【選択図】 図１

Description

本発明は、メモリアレイに関し、より詳細には、バイト消去動作を実行することができるマルチタイムプログラマブル不揮発性メモリアレイに関する。
電気的に書き換え可能な不揮発性メモリは、電力がメモリブロックに供給されない場合でさえも、それが記憶する情報を保持するとともに、プログラムのオンボード書き換えを可能にするメモリの一種である。様々な使用のための広範囲のアプリケーションが原因で、特に回路領域に対する厳密な必要条件を有するパーソナル電子装置に関して、不揮発性メモリが主回路と同じチップに埋め込まれる必要性が高まっている。
従来技術の不揮発性メモリセルは、データを保持するための１つのフローティングゲートトランジスタ、及びフローティングゲートトランジスタが対応する動作を実行することを可能にするための１つ又は２つの選択トランジスタを備える。フローティングゲートは、プログラム動作及び消去動作のための素子を結合することにより制御され得る。
異なるページ又はセクタにおけるメモリセルは独立して制御されるべきであるので、メモリセルの動作がウェル（ボディ）バイアスの変化を必要とする場合に、異なるページ又はセクタにおけるメモリセルは、通常、分離された領域に配置される。しかしながら、製造の間隔規則に起因して、異なる分離された領域の間の余分な領域は、シリコン上の回路領域を著しく増大させ得る。さらに、バイトプログラム又はバイト消去のようなバイト動作を必要とするシステムは、メモリセルにより受け取られる制御信号をより複雑にするとともに、領域の共有を更に難しくする。したがって、回路領域を削減するとともに、回路領域をより効率的に使用する方法が解決されるべき問題になった。
本発明の一実施例は、メモリアレイを開示する。メモリアレイは複数のメモリページを含む。各メモリページは複数のメモリバイトを含み、各メモリバイトは複数のメモリセルを含み、各メモリセルは、フローティングゲートモジュールと、制御素子と、消去素子とを含む。
フローティングゲートモジュールは、フローティングゲートトランジスタ、ソーストランジスタ及びビットトランジスタを含む。フローティングゲートトランジスタは、第１の端子、第２の端子及びフローティングゲートを有する。ソーストランジスタは、ソースラインに接続される第１の端子、フローティングゲートトランジスタの第１の端子に接続される第２の端子、及びワードラインに接続される制御端子を有する。ビットトランジスタは、フローティングゲートトランジスタの第２の端子に接続される第１の端子、ビットラインに接続される第２の端子、及びワードラインに接続される制御端子を有する。
制御素子は、制御ラインに接続されるボディ端子、ボディ端子に接続される第１の端子、ボディ端子に接続される第２の端子、及びフローティングゲートに接続される制御端子を有する。消去素子は、ボディ端子、消去ラインに接続される第１の端子、第２の端子、及びフローティングゲートに接続される制御端子を有する。
同じ列のメモリバイトは同じ消去ラインに接続されるとともに、異なる列のメモリバイトは異なる消去ラインに接続される。
本発明の別の実施例は、メモリアレイを開示する。メモリアレイは複数のメモリページを含む。各メモリページは複数のメモリバイトを含み、各メモリバイトは複数のメモリセルを含み、各メモリセルは、フローティングゲートモジュールと、制御素子と、消去素子とを含む。
フローティングゲートモジュールは、フローティングゲートトランジスタ、ソーストランジスタ及びビットトランジスタを含む。フローティングゲートトランジスタは、第１の端子、第２の端子及びフローティングゲートを有する。ソーストランジスタは、ソースラインに接続される第１の端子、フローティングゲートトランジスタの第１の端子に接続される第２の端子、及びワードラインに接続される制御端子を有する。ビットトランジスタは、フローティングゲートトランジスタの第２の端子に接続される第１の端子、ビットラインに接続される第２の端子、及びワードラインに接続される制御端子を有する。
制御素子は、制御ラインに接続されるボディ端子、ボディ端子に接続される第１の端子、ボディ端子に接続される第２の端子、及びフローティングゲートに接続される制御端子を有する。消去素子は、ボディ端子、消去ラインに接続される第１の端子、第２の端子、及びフローティングゲートに接続される制御端子を有する。
同じ列のメモリバイトは同じ制御ラインに接続されるとともに、異なる列のメモリバイトは異なる制御ラインに接続される。
本発明のこれら及び他の目的は、様々な図表及び図面において例示される好ましい実施例の下記の詳細な説明を読んだあとで、当業者に疑いなく明らかになるであろう。
本発明の一実施例によるメモリアレイを示す。 本発明の一実施例による図１におけるメモリアレイのメモリページのレイアウトを示す。 図１におけるメモリアレイのメモリセルのプログラム動作の間の信号線の電圧を示す。 図１におけるメモリアレイのメモリセルの消去動作の間の信号線の電圧を示す。 本発明の別の実施例によるメモリアレイを示す。 本発明の一実施例による図５におけるメモリアレイのメモリページのレイアウトを示す。 図５におけるメモリアレイのメモリセルのプログラム動作の間の信号線の電圧を示す。 図５におけるメモリアレイのメモリセルの消去動作の間の信号線の電圧を示す。 本発明の別の実施例によるメモリアレイを示す。
図１は、本発明の一実施例によるメモリアレイ１０を示す。メモリアレイ１０はＭ個のメモリページＭＰ１からＭＰＭを含み、各メモリページＭＰ１からＭＰＭはＮ個のメモリバイトを含む。例えば、メモリページＭＰ１は、メモリバイトＭＢ１，１からＭＢ１，Ｎを含み、そしてメモリページＭＰＭは、メモリバイトＭＢＭ，１からＭＢＭ，Ｎを含む。メモリバイトＭＢ１，１からＭＢ１，Ｎ、・・・及びＭＢＭ，１からＭＢＭ，Ｎのそれぞれは、Ｋ個のメモリセルを含み、ここでＭ、Ｎ及びＫは、正の整数である。例えば、メモリバイトＭＢ１，１は、メモリセル１００１，１，１から１００１，１，Ｋを含み、メモリバイトＭＢ１，Ｎは、メモリセル１００１，Ｎ，１から１００１，Ｎ，Ｋを含み、メモリバイトＭＢＭ，１は、メモリセル１００Ｍ，１，１から１００Ｍ，１，Ｋを含み、メモリバイトＭＢＭ，Ｎは、メモリセル１００Ｍ，Ｎ，１から１００Ｍ，Ｎ，Ｋを含む。
各メモリセルは、フローティングゲートモジュール１１０と、制御素子１２０と、消去素子１３０とを含む。フローティングゲートモジュール１１０は、フローティングゲートトランジスタ１１２、ソーストランジスタ１１４及びビットトランジスタ１１６を含む。フローティングゲートトランジスタ１１２は、第１の端子、第２の端子及びフローティングゲートを有する。ソーストランジスタ１１４は、第１の端子、第２の端子及び制御端子を有する。ソーストランジスタ１１４の第１の端子は対応するソースラインに接続され、ソーストランジスタ１１４の第２の端子はフローティングゲートトランジスタ１１２の第１の端子に接続され、そしてソーストランジスタ１１４の制御端子は、対応するワードラインに接続される。ビットトランジスタ１１６は、第１の端子、第２の端子及び制御端子を有する。ビットトランジスタ１１６の第１の端子はフローティングゲートトランジスタ１１２の第２の端子に接続され、ビットトランジスタ１１６の第２の端子は対応するビットラインに接続され、そしてビットトランジスタ１１６の制御端子は対応するワードラインに接続される。
メモリアレイ１０では、同じメモリページのメモリセルは同じワードラインに接続されるとともに、異なるメモリページのメモリセルは異なるワードラインに接続される。例えば、メモリセル１００１，１，１から１００１，１，Ｋ及び１００１，Ｎ，１から１００１，Ｎ，Ｋは、メモリページＭＰ１内にあるとともに、同じワードラインＷＬ１に接続される。同様に、メモリセル１００Ｍ，１，１から１００Ｍ，１，Ｋ及び１００Ｍ，Ｎ，１から１００Ｍ，Ｎ，Ｋは、メモリページＭＰＭ内にあるとともに、同じワードラインＷＬＭに接続される。
さらに、同じ列のメモリセルは同じソースライン及び同じビットラインに接続されるとともに、異なる列のメモリセルは異なるソースライン及び異なるビットラインに接続される。例えば、メモリセル１００１，１，１とメモリセル１００Ｍ，１，１は、同じ列に配置されるとともに、同じソースラインＳＬ１，１及び同じビットラインＢＬ１，１に接続される。メモリセル１００１，１，Ｋとメモリセル１００Ｍ，１，Ｋは、同じ列に配置されるとともに、同じソースラインＳＬ１，Ｋ及び同じビットラインＢＬ１，Ｋに接続される。メモリセル１００１，Ｎ，１とメモリセル１００Ｍ，Ｎ，１は、同じ列に配置されるとともに、同じソースラインＳＬＮ，１及び同じビットラインＢＬＮ，１に接続される。メモリセル１００１，Ｎ，Ｋとメモリセル１００Ｍ，Ｎ，Ｋは、同じ列に配置されるとともに、同じソースラインＳＬＮ，Ｋ及び同じビットラインＢＬＮ，Ｋに接続される。制御素子１２０は、ボディ端子、第１の端子、第２の端子及び制御端子を有する。制御素子１２０のボディ端子は対応する制御ラインに接続され、制御素子１２０の第１の端子は制御素子１２０のボディ端子に接続され、制御素子１２０の第２の端子は制御素子１２０のボディ端子に接続され、そして制御素子１２０の制御端子はフローティングゲートトランジスタ１１２のフローティングゲートに接続される。
本実施例では、同じメモリページのメモリセルは同じ制御ラインに接続されるとともに、異なるメモリページのメモリセルは異なる制御ラインに接続される。例えば、メモリセル１００１，１，１から１００１，１，Ｋ及びメモリセル１００１，Ｎ，１から１００１，Ｎ，Ｋは、同じメモリページＭＰ１内にあるとともに、同じ制御ラインＣＬ１に接続される。同様に、メモリセル１００Ｍ，１，１から１００Ｍ，１，Ｋ及びメモリセル１００Ｍ，Ｎ，１から１００Ｍ，Ｎ，Ｋは、同じメモリページＭＰＭ内にあるとともに、同じ制御ラインＣＬＭに接続される。
消去素子１３０は、ボディ端子、第１の端子、第２の端子及び制御端子を有する。消去素子１３０のボディ端子は対応するウェルバイアスラインに接続され、消去素子１３０の第１の端子は対応する消去ラインに接続され、消去素子１３０の第２の端子は消去素子１３０の第１の端子に接続されるか又はフローティングであり、消去素子１３０の制御端子はフローティングゲートトランジスタ１１２のフローティングゲートに接続される。
メモリアレイ１０では、同じ列のメモリバイトが同じ消去ラインに接続されるとともに、異なる列のメモリバイトが異なる消去ラインに接続される。例えば、メモリバイトＭＢ１，１及びメモリバイトＭＢＭ，１は、同じ列に配置されるとともに、同じ消去ラインＥＬ１に接続される。同様に、メモリバイトＭＢ１，Ｎ及びメモリバイトＭＢＭ，Ｎは、同じ列に配置されるとともに、同じ消去ラインＥＬＮに接続される。さらに、同じメモリページのメモリセルは同じウェルバイアスラインに接続されるとともに、異なるメモリページのメモリセルは異なるウェルバイアスラインに接続される。例えば、メモリセル１００１，１，１から１００１，１，Ｋ及びメモリセル１００１，Ｎ，１から１００１，Ｎ，Ｋは、同じメモリページＭＰ１内にあるとともに、同じウェルバイアスラインＷＢＬ１に接続される。同様に、メモリセル１００Ｍ，１，１から１００Ｍ，１，Ｋ及びメモリセル１００Ｍ，Ｎ，１から１００Ｍ，Ｎ，Ｋは、同じメモリページＭＰＭ内にあるとともに、同じウェルバイアスラインＷＢＬＭに接続される。
同じメモリページのメモリバイトが異なる消去ラインに接続されるので、同じページにおけるメモリバイトは同じウェルバイアスラインに接続されることができ、一方同じメモリページのメモリバイトはそれでも独立して制御されることができる。すなわち、同じメモリページのメモリバイトは同じウェルに配置されることができる。同じウェルを共有することにより、メモリアレイ１０の回路領域は削減されることができる。
図２は、本発明の一実施例によるメモリアレイ１０のメモリページＭＰ１のレイアウトを示す。メモリセル１００１，１，１のフローティングゲートモジュール１１０は、Ｐ−ウェルＰＷ１の活性領域ＡＡＦ１に配置されることができ、メモリセル１００１，１，１の消去素子１３０は、Ｎ−ウェルＮＷ１の活性領域ＡＡＥ１に配置されることができ、そしてメモリセル１００１，１，１の制御素子１２０は、Ｎ−ウェルＮＷ２の活性領域ＡＡＣに配置されることができる。活性領域ＡＡＦ１は、Ｎ−ウェルＮＷ１とＮ−ウェルＮＷ２との間に配置される。
同様に、メモリセル１００１，Ｎ，１のフローティングゲートモジュール１１０は、Ｐ−ウェルＰＷ１の活性領域ＡＡＦ２に配置されることができ、メモリセル１００１，Ｎ，１の消去素子１３０は、Ｎ−ウェルＮＷ１の活性領域ＡＡＥ２に配置されることができ、そしてメモリセル１００１，Ｎ，１の制御素子１２０は、Ｎ−ウェルＮＷ２の活性領域ＡＡＣに配置されることができる。すなわち、同じメモリページＭＰ１のメモリバイトＭＢ１，１からＭＢ１，Ｎは、それらの制御素子１２０の一部分として、Ｎ−ウェルＮＷ２における活性領域ＡＡＣを共有することができ、一方同じメモリページＭＰ１のメモリバイトＭＢ１，１からＭＢ１，Ｎは、それらの消去素子１３０をＮ−ウェルＮＷ１に配置するために異なる活性領域ＡＡＥ１及びＡＡＥ２を使用し得るとともに、それらのフローティングゲートモジュール１１０をＰ−ウェルＰＷ１に配置するために異なる活性領域ＡＡＦ１及びＡＡＦ２を使用し得る。
同じメモリページＭＰ１のメモリバイトＭＢ１，１からＭＢ１，ＮがＰ−ウェルＰＷ１、並びにＮ−ウェルＮＷ１及びＮＷ２を共有することができるので、Ｎ−ウェルの間の間隔規則はメモリアレイ１０の回路領域を制限するために使用されないかもしれず、そして、メモリアレイ１０の回路領域は著しく削減されることができる。
さらに、メモリアレイ１０の回路領域が１方向にだけ延長されることを防止するために、１つのメモリバイトのフローティングゲートモジュール１１０はＰ−ウェルＰＷ１の異なる活性領域に配置されることができ、１つのメモリバイトのメモリセルの消去素子１３０は２つの異なるＮ−ウェルに配置されることができる。例えば、図２において、メモリバイトＭＢ１，１のメモリセル１００１，１，１のフローティングゲートモジュール１１０はＰ−ウェルＰＷ１の活性領域ＡＡＦ１に配置されることができ、一方メモリバイトＭＢ１，１のメモリセル１００１，１，Ｋのフローティングゲートモジュール１１０はＰ−ウェルＰＷ１の活性領域ＡＡＦ３に配置されることができる。
同様に、メモリバイトＭＢ１，１のメモリセル１００１，１，１の消去素子１３０はＮ−ウェルＮＷ１の活性領域ＡＡＥ１に配置されることができ、一方メモリバイトＭＢ１，１のメモリセル１００１，１，Ｋの消去素子１３０はＮ−ウェルＮＷ３の活性領域ＡＡＥ３に配置されることができる。
活性領域ＡＡＥ１及びＡＡＥ３はＮ−ウェルＮＷ２に対して逆方向に配置され、活性領域ＡＡＦ１及びＡＡＦ３はＮ−ウェルＮＷ２に対して逆方向に配置され、その結果、メモリバイトＭＢ１，１のメモリセル１００１，１，１から１００１，１，Ｋの制御素子１２０はそれでも同じＮ−ウェルＮＷ２に配置されることができる。同様に、活性領域ＡＡＦ３は、Ｎ−ウェルＮＷ２とＮ−ウェルＮＷ３との間に配置される。
この場合、メモリアレイ１０のレイアウトは１つの単一の方向に延長されず、メモリアレイ１０のレイアウトはより柔軟になることができる。しかしながら、いくつかの実施例において、同じメモリバイトＭＢ１，１のメモリセル１００１，１，１から１００１，１，Ｋのフローティングゲートモジュール１１０は同様に１つのＰ−ウェルに配置されることができ、同じメモリバイトＭＢ１，１のメモリセル１００１，１，１から１００１，１，Ｋの消去素子１３０はシステム要求に従って１つのＮ−ウェルに配置されることができる。
図３は、メモリアレイ１０におけるメモリセル１００１，１，１のプログラム動作の間の信号線の電圧を示す。図３によれば、メモリセル１００１，１，１のプログラム動作の間、制御ラインＣＬ１は第１の電圧ＶＰＰであり、消去ラインＥＬ１は第２の電圧ＶＥＥ’であり、ワードラインＷＬ１は第３の電圧ＶＤＤであり、ソースラインＳＬ１，１は第４の電圧ＶＳＳであり、ビットラインＢＬ１，１は第４の電圧ＶＳＳであるとともに、ウェルバイアスラインＷＢＬ１は第２の電圧ＶＥＥ’である。
本発明のいくつかの実施例において、第１の電圧ＶＰＰは第２の電圧ＶＥＥ’より大きく、第２の電圧ＶＥＥ’は第３の電圧ＶＤＤより大きく、そして第３の電圧ＶＤＤは第４の電圧ＶＳＳより大きい。さらに、第２の電圧ＶＥＥ’と第４の電圧ＶＳＳとの間の差は、第１の電圧ＶＰＰと第４の電圧ＶＳＳとの間の差の半分より大きくすることができ、第３の電圧ＶＤＤと第４の電圧ＶＳＳとの間の差は、第１の電圧ＶＰＰと第４の電圧ＶＳＳとの間の差の半分より小さくすることができる。例えば、第１の電圧ＶＰＰは１０Ｖであることができ、第２の電圧ＶＥＥ’は６Ｖであることができ、第３の電圧ＶＤＤは３Ｖであることができ、そして第４の電圧ＶＳＳは０Ｖであることができる。
図３によれば、メモリセル１００１，１，１の制御素子１２０は、制御ラインＣＬ１により高電圧に接続される。ソーストランジスタ１１４及びビットトランジスタ１１６はターンオンされ、したがって、メモリセル１００１，１，１のフローティングゲートトランジスタ１１２の第１の端子及び第２の端子は、低電圧、すなわち第４の電圧ＶＳＳにプルダウンされる。したがって、フローティングゲートトランジスタ１１２に印加された高電圧差は、フローティングゲートに対するＦＮ（Fowler Nordheim）電子トンネリング注入を引き起こすことになり、そしてメモリセル１００１，１，１はプログラムされることができる。
同様に、メモリセル１００１，１，１のプログラム動作の間、メモリセル１００１，Ｎ，１は選択されない。したがって、メモリセル１００１，１，１のプログラム動作の間、メモリセル１００１，１，１と同じメモリページＭＰ１におけるメモリセル１００１，Ｎ，１がプログラムされることを防止するために、メモリセル１００１，Ｎ，１は、プログラム抑制動作を実行し得る。
メモリセル１００１，Ｎ，１のプログラム抑制動作の間、制御ラインＣＬ１は第１の電圧ＶＰＰであり、消去ラインＥＬＮは第２の電圧ＶＥＥ’であり、ワードラインＷＬ１は第３の電圧ＶＤＤであり、ソースラインＳＬＮ，１は第３の電圧ＶＤＤであり、ビットラインＢＬＮ，１は第３の電圧ＶＤＤであるとともに、ウェルバイアスラインは第２の電圧ＶＥＥ’である。
この場合、メモリセル１００１，Ｎ，１はメモリセル１００１，１，１と同じ制御ラインＣＬ１及び同じワードラインＷＬ１に接続されるが、メモリセル１００１，Ｎ，１のソーストランジスタ１１４及びビットトランジスタ１１６により引き起こされたチャネルブーストの効果によって、メモリセル１００１，Ｎ，１はプログラムされないであろう。すなわち、制御ラインＣＬ１の電圧が第１の電圧ＶＰＰまで増加した直後に、フローティングゲートトランジスタ１１２の第１の端子及び第２の端子の電圧は、ソースラインＳＬＮ，１の電圧及びビットラインＢＬＮ，１の電圧から分離されることになるが、しかし、制御素子１２０のボディ端子の電圧により更に高い電位に接続され、したがって、メモリセル１００１，Ｎ，１のフローティングゲートは十分な電子を獲得することができず、メモリセル１００１，Ｎ，１はプログラムされないであろう。
さらに、メモリセル１００１，１，１のプログラム動作の間、非選択メモリページにおけるメモリセルはプログラムされるべきでない。例えば、図３において、メモリセル１００Ｍ，１，１は、非選択メモリページＭＰＭにある。しかしながら、メモリセル１００Ｍ，１，１はメモリセル１００１，１，１と同じ列にあるので、メモリセル１００Ｍ，１，１及びメモリセル１００１，１，１は、同じソースラインＳＬ１，１、同じビットラインＢＬ１，１、そして同じ消去ラインＥＬ１に接続される。
メモリセル１００１，１，１のプログラム動作の間、非選択メモリセル１００Ｍ，１，１に接続される制御ラインＣＬＭは第３の電圧ＶＤＤであることができ、非選択メモリセル１００Ｍ，１，１に接続されるワードラインＷＬＭは第３の電圧ＶＤＤであることができるとともに、非選択メモリセル１００Ｍ，１，１に接続されるウェルバイアスラインＷＢＬＭは第２の電圧ＶＥＥ’であることができる。
この場合、制御ラインＣＬＭの電圧がＦＮ電子トンネリング注入を引き起こすのに十分に高くないので、メモリセル１００Ｍ，１，１はプログラムされないであろう。同様に、メモリセル１００１，１，１及び１００Ｍ，１，１は同じ消去ラインＥＬ１に接続されるので、メモリセル１００Ｍ，１，１の消去素子１３０のボディ端子の電圧は、消去ラインＥＬ１の電圧より低くするべきではなく、そうでなければ、消去素子１３０の第１の端子と消去素子１３０のボディ端子との間の順方向電圧は、漏洩電流をもたらすかもしれない。したがって、メモリセル１００Ｍ，１，１に接続されるウェルバイアスラインＷＢＬ１は、同様に、第２の電圧ＶＥＥ’であることができる。
さらに、ワードラインＷＬＭは、ゲート誘導ドレインリーク（gate-induced drain leakage：ＧＩＤＬ）電流を削減するために第３の電圧ＶＤＤであることができる。例えば、メモリセル１００１，１，１のプログラム動作及びメモリセル１００１，Ｎ，１のプログラム抑制動作の間、メモリセル１００Ｍ，Ｎ，１に接続されるソースラインＳＬＮ，１及びビットラインＢＬＮ，１は第３の電圧ＶＤＤである。もしワードラインＷＬＭが第４の電圧ＶＳＳであるならば、大きな電圧差は、メモリセル１００Ｍ，Ｎ，１のソーストランジスタ１１４及びビットトランジスタ１１６におけるＧＩＤＬ電流を引き起こすかもしれない。したがって、第３の電圧ＶＤＤのワードラインＷＬＭは、他のメモリセルの動作に影響を与えずに、ＧＩＤＬ電流を効率的に防止することができる。
さらに、本発明のいくつかの実施例において、メモリアレイ１０はバイト単位でプログラムされることができる。すなわち、同じメモリバイトＭＢ１，１におけるメモリセル１００１，１，１から１００１，１，Ｋは同時にプログラム動作を実行することができる。この場合、メモリセル１００１，１，Ｋは、メモリセル１００１，１，１のプログラム動作の間、メモリセル１００１，１，１と同じ信号を受信し得る。しかしながら、本発明のいくつかの実施例において、メモリアレイはビット単位でプログラムされ得る。すなわち、メモリセル１００１，１，１のプログラム動作の間、メモリセル１００１，１，Ｋは、プログラムされることを防止するためのプログラム抑制動作を実行し得る。この場合、メモリセル１００１，１，Ｋは、メモリセル１００１，１，１のプログラム動作の間、メモリセル１００１，Ｎ，１と同じ信号を受信し得る。
図４は、メモリアレイ１０におけるメモリセル１００１，１，１の消去動作の間の信号線の電圧を示す。図４によれば、メモリセル１００１，１，１の消去動作の間、制御ラインＣＬ１は第４の電圧ＶＳＳであり、消去ラインＥＬ１は第５の電圧ＶＥＥであり、ワードラインＷＬ１は第３の電圧ＶＤＤであり、ソースラインＳＬ１，１は第３の電圧ＶＤＤであり、ビットラインＢＬ１，１は第３の電圧ＶＤＤであるとともに、ウェルバイアスラインＷＢＬ１は第５の電圧ＶＥＥである。第５の電圧ＶＥＥは第３の電圧ＶＤＤより大きい。いくつかの実施例において、第５の電圧ＶＥＥは、実質的に第１の電圧ＶＰＰに等しくすることができるか、又は第１の電圧ＶＰＰより僅かに小さくすることができる。例えば、第５の電圧ＶＥＥは、同様に、第１の電圧ＶＰＰのように１０Ｖにすることができる。
この場合、消去ラインＥＬ１の高電圧は、ＦＮ電子トンネリング放出を引き起こすことができ、したがって、メモリセル１００１，１，１は消去されることができる。さらに、消去ラインＥＬ１が第５の電圧ＶＥＥであるので、ウェルバイアスラインＷＢＬは、同様に、漏洩電流を防止するために第５の電圧ＶＥＥであるであろう。
さらに、メモリセル１００１，１，１の消去動作の間、メモリセル１００１，１，１と同じメモリページＭＰ１の非選択メモリバイトにおけるメモリセルは消去されるべきでない。例えば、図４において、メモリセル１００１，Ｎ，１は、非選択メモリバイトＭＢ１，Ｎにあり、メモリセル１００１，１，１の消去動作の間、消去されるべきでない。
メモリセル１００１，Ｎ，１はメモリセル１００１，１，１と同じメモリページＭＰ１にあるので、メモリセル１００１，Ｎ，１及びメモリセル１００１，１，１は、同じ制御ラインＣＬ１、同じワードラインＷＬ１、そして同じウェルバイアスラインＷＢＬ１に接続される。ウェルバイアスラインＷＢＬ１は、メモリセル１００１，１，１の消去動作の間、第５の電圧ＶＥＥであるので、メモリセル１００１，Ｎ，１に接続される消去ラインＥＬＮは、過度に低くするべきではなく、そうでなければ、メモリセル１００１，Ｎ，１の消去素子１３０は破損し得る。したがって、非選択メモリセル１００１，Ｎ，１に接続される消去ラインＥＬＮは、第６の電圧ＶＥＥ’’であることができる。第５の電圧ＶＥＥは第６の電圧ＶＥＥ’’より大きく、第６の電圧ＶＥＥ’’は第４の電圧ＶＳＳより大きい。本発明のいくつかの実施例において、第６の電圧ＶＥＥ’’と第４の電圧ＶＳＳとの間の差は、第５の電圧ＶＥＥと第４の電圧ＶＳＳとの間の差の半分より小さくすることができる。例えば、もし第５の電圧ＶＥＥが１０Ｖであるならば、第６の電圧は４Ｖであることができる。
この場合、消去ラインＥＬＮの電圧はＦＮ電子トンネリング放出を引き起こすのに十分に高くなく、したがって、メモリセル１００１，Ｎ，１は消去されないであろう。同様に、消去ラインＥＬＮの電圧は、メモリセル１００１，Ｎ，１の消去素子１３０を破壊するに足りるほど低くない。
非選択メモリセル１００１，Ｎ，１に接続される消去ラインＥＬＮに加えて、メモリセル１００１，１，１の消去動作の間、非選択メモリセル１００１，Ｎ，１に接続されるソースラインＳＬＮ，１は第３の電圧ＶＤＤであるとともに、非選択メモリセル１００１，Ｎ，１に接続されるビットラインＢＬＮ，１は第３の電圧ＶＤＤである。したがって、メモリセル１００１，Ｎ，１は、安定した状態を維持するであろう。
さらに、メモリセル１００１，１，１の消去動作の間、非選択メモリページにおけるメモリセルは消去されるべきでない。例えば、図４において、メモリセル１００Ｍ，１，１は、非選択メモリページＭＰＭにある。しかしながら、メモリセル１００Ｍ，１，１はメモリセル１００１，１，１と同じ列にあるので、メモリセル１００Ｍ，１，１及びメモリセル１００１，１，１は、同じソースラインＳＬ１，１、同じビットラインＢＬ１，１、そして同じ消去ラインＥＬ１に接続される。消去ラインＥＬ１が第５の電圧ＶＥＥであるので、非選択メモリセル１００Ｍ，１，１に接続される制御ラインＣＬＭの電圧は、過度に低くするべきではなく、そうでなければ、メモリセル１００Ｍ，１，１は、思いがけなく消去されるかもしれない。しかしながら、制御ラインＣＬＭの電圧は、過度に高くするべきではなく、そうでなければ、メモリセル１００Ｍ，１，１は、思いがけなくプログラムされるかもしれない。したがって、制御ラインＣＬＭは、第７の電圧ＶＰＰ’であることができる。第５の電圧ＶＥＥは第７の電圧ＶＰＰ’より大きく、第７の電圧ＶＰＰ’は第３の電圧ＶＤＤより大きい。本発明のいくつかの実施例において、第７の電圧ＶＰＰ’と第４の電圧ＶＳＳとの間の差は、第５の電圧ＶＥＥと第４の電圧ＶＳＳとの間の差の半分より大きい。例えば、第５の電圧ＶＥＥが１０Ｖである間、第７の電圧ＶＰＰ’は６Ｖであることができる。
この場合、制御ラインＣＬＭの電圧は、メモリセル１００Ｍ，１，１をプログラムするに足りるほど高くなく、そしてメモリセル１００Ｍ，１，１を消去するに足りるほど低くないであろう。
制御ラインＣＬＭに加えて、メモリセル１００１，１，１の消去動作の間、非選択メモリセル１００Ｍ，１，１に接続されるワードラインＷＬＭは第３の電圧ＶＤＤであるとともに、非選択メモリセル１００Ｍ，１，１に接続されるウェルバイアスラインＷＢＬＭは第５の電圧ＶＥＥである。したがって、メモリセル１００Ｍ，１，１は、安定した状態を維持するであろう。
さらに、１つのメモリバイトにおけるメモリセルが同じ消去ラインに接続されるので、メモリアレイ１０はバイト単位で消去されることができる。すなわち、同じメモリバイトＭＢ１，１におけるメモリセル１００１，１，１から１００１，１，Ｋは同時に消去動作を実行することができる。この場合、メモリセル１００１，１，Ｋは、メモリセル１００１，１，１の消去動作の間、メモリセル１００１，１，１と同じ信号を受信し得る。
その結果、メモリアレイ１０は、複雑な信号線を受信することなしで、バイトプログラム動作及び／又はバイト消去動作のようなバイト動作を実行することができる。さらに、同じメモリページのメモリセルの制御素子１２０は同じウェルに配置されることができるとともに、同じメモリページのメモリセルの消去素子１３０は同じウェルに配置されることができ、回路領域は効率的な方法で共有されることができる。すなわち、メモリアレイ１０は、従来技術と比べると、より小さな回路領域を有することができ、そして、柔軟な動作を効率的にサポートすることができる。
しかしながら、図４において示されるように、メモリセル１００１，１，１の消去動作の間、メモリセル１００１，Ｎ，１に接続される消去ラインＥＬＮは第６の電圧ＶＥＥ’’であり、一方メモリセル１００１，Ｎ，１に接続されるウェルバイアスラインＷＢＬ１は第５の電圧ＶＥＥである。すなわち、メモリセル１００１，Ｎ，１の消去素子１３０の第１の端子及びボディ端子は逆電圧に耐え得る。メモリアレイ１０が１２Ｖより大きくない電圧のような低電圧に基づいて動かされている場合に、低電圧装置の製造プロセスによるメモリセルの消去素子１３０は、それでも、正常に機能し得るとともに、逆電圧に耐えることができる。例えば、３Ｖの動作のために製造された装置がメモリアレイ１０に適切であるかもしれない。しかしながら、もし逆電圧がメモリセルの消去素子１３０の耐えられる範囲を超えるならば、その場合に、消去素子１３０は破損し得る。
メモリアレイが破壊されずにより高い電圧で動かされることを可能にするために、本発明のいくつかの実施例において、消去素子のボディ端子は消去素子の第１の端子に接続され得る。
図５は、本発明の一実施例によるメモリアレイ２０を示す。メモリアレイ２０及びメモリアレイ１０は同様の構造を有している。メモリアレイ２０はＭ個のメモリページＭＰ’１からＭＰ’Ｍを含み、各メモリページはＮ個のメモリバイトを含む。例えば、メモリページＭＰ’１は、メモリバイトＭＢ’１，１からＭＢ’１，Ｎを含み、そしてメモリページＭＰ’Ｍは、メモリバイトＭＢ’Ｍ，１からＭＢ’Ｍ，Ｎを含む。各メモリバイトＭＢ’１，１からＭＢ’１，Ｎ、・・・及びＭＢ’Ｍ，１からＭＢ’Ｍ，Ｎは、Ｋ個のメモリセルを含み、ここでＭ、Ｎ及びＫは、正の整数である。例えば、メモリバイトＭＢ’１，１は、メモリセル２００１，１，１から２００１，１，Ｋを含み、メモリバイトＭＢ’１，Ｎは、メモリセル２００１，Ｎ，１から２００１，Ｎ，Ｋを含み、メモリバイトＭＢ’Ｍ，１は、メモリセル２００Ｍ，１，１から２００Ｍ，１，Ｋを含み、メモリバイトＭＢ’Ｍ，Ｎは、メモリセル２００Ｍ，Ｎ，１から２００Ｍ，Ｎ，Ｋを含む。
各メモリセルは、フローティングゲートモジュール１１０と、制御素子１２０と、消去素子２３０とを含む。消去素子１３０及び消去素子２３０は同様の構造を有しているが、しかしながら、メモリアレイ２０における各メモリセルの消去素子２３０の第１の端子、第２の端子及びボディ端子は、対応する消去ラインにつながるために消去素子２３０の第１の端子に接続される。すなわち、メモリアレイ１０におけるウェルバイアスラインＷＢＬ１からＷＢＬＭは、メモリアレイ２０では除去されることができる。
図６は、本発明の一実施例によるメモリアレイ２０のメモリページＭＰ’１のレイアウトを示す。メモリセル２００１，１，１のフローティングゲートモジュール１１０は、Ｐ−ウェルＰＷ１の活性領域ＡＡＦ１に配置されることができ、メモリセル２００１，１，１の消去素子２３０は、Ｎ−ウェルＮＷ１の活性領域ＡＡＥ１に配置されることができ、そしてメモリセル２００１，１，１の制御素子１２０は、Ｎ−ウェルＮＷ２の活性領域ＡＡＣ１に配置されることができる。活性領域ＡＡＦ１は、Ｎ−ウェルＮＷ１とＮ−ウェルＮＷ２との間に配置される。
同様に、メモリセル２００１，Ｎ，１のフローティングゲートモジュール１１０は、Ｐ−ウェルＰＷ１の活性領域ＡＡＦ２に配置されることができ、メモリセル２００１，Ｎ，１の制御素子１２０は、Ｎ−ウェルＮＷ２の活性領域ＡＡＣ２に配置されることができる。しかしながら、同じメモリページにおけるメモリセルの消去素子に接続されるウェルバイアスラインがメモリアレイ２０では除去されるので、メモリセル２００１，Ｎ，１の消去素子２３０及びメモリセル２００１，１，１の消去素子２３０は、異なるＮ−ウェルに配置され得る。図６において、メモリセル２００１，Ｎ，１の消去素子２３０は、Ｎ−ウェルＮＷ３の活性領域ＡＡＥ２に配置されることができる。すなわち、異なるメモリバイトのメモリセルの消去素子２３０は、異なるＮ−ウェルに配置されることができる。
同様に、同じメモリページにおけるメモリセルの制御素子１２０は、同じＮ−ウェルを共有し得る。例えば、同じメモリページＭＰ’１のメモリバイトＭＢ’１，１からＭＢ’１，Ｎは、Ｎ−ウェルＮＷ２を共有することができる。さらに、同じメモリバイトにおけるメモリセルの消去素子２３０は、同じＮ−ウェルを共有し得る。したがって、Ｎ−ウェルの間の間隔規則はメモリアレイ２０の回路領域を制限するために使用されないかもしれず、そして、メモリアレイ２０の回路領域は著しく削減されることができる。
さらに、メモリアレイ２０の回路領域が１方向にだけ延長されることを防止するために、１つのメモリバイトのフローティングゲートモジュール１１０はＰ−ウェルＰＷ１の異なる活性領域に配置されることができ、１つのメモリバイトのメモリセルの消去素子２３０は２つの異なるＮ−ウェルに配置されることができる。例えば、図６において、メモリバイトＭＢ’１，１のメモリセル２００１，１，１のフローティングゲートモジュール１１０はＰ−ウェルＰＷ１の活性領域ＡＡＦ１に配置されることができ、一方メモリバイトＭＢ’１，１のメモリセル２００１，１，Ｋのフローティングゲートモジュール１１０はＰ−ウェルＰＷ１の活性領域ＡＡＦ３に配置されることができる。
同様に、メモリバイトＭＢ’１，１のメモリセル２００１，１，１の消去素子２３０はＮ−ウェルＮＷ１の活性領域ＡＡＥ１に配置されることができ、一方メモリバイトＭＢ’１，１のメモリセル２００１，１，Ｋの消去素子２３０はＮ−ウェルＮＷ４の活性領域ＡＡＥ３に配置されることができる。
この場合、メモリアレイ２０のレイアウトは１つの単一の方向に延長されず、メモリアレイ２０のレイアウトはより柔軟になることができる。しかしながら、いくつかの実施例において、同じメモリバイトＭＢ’１，１のメモリセル２００１，１，１から２００１，１，Ｋのフローティングゲートモジュール１１０は同様に１つのＰ−ウェルに配置されることができ、同じメモリバイトＭＢ’１，１のメモリセル２００１，１，１から２００１，１，Ｋの消去素子２３０はシステム要求に従って１つのＮ−ウェルに配置されることができる。
図７は、メモリアレイ２０におけるメモリセル２００１，１，１のプログラム動作の間の信号線の電圧を示す。図７によれば、メモリセル２００１，１，１のプログラム動作の間、制御ラインＣＬ１は第１の電圧ＶＰＰであり、消去ラインＥＬ１は第２の電圧ＶＥＥ’であり、ワードラインＷＬ１は第３の電圧ＶＤＤであり、ソースラインＳＬ１，１は第４の電圧ＶＳＳであるとともに、ビットラインＢＬ１，１は第４の電圧ＶＳＳである。
本発明のいくつかの実施例において、メモリアレイ２０はメモリアレイ１０より高い電圧に耐えることができる。例えば、メモリアレイ２０は、５Ｖの動作のために製造された装置により実装され得る。この場合、第１の電圧ＶＰＰは１８Ｖであることができ、第２の電圧ＶＥＥ’は１３Ｖであることができ、第３の電圧ＶＤＤは６Ｖであることができ、そして第４の電圧ＶＳＳは０Ｖであることができる。
図７によれば、メモリセル２００１，１，１の制御素子１２０は、制御ラインＣＬ１により高電圧に接続される。ソーストランジスタ１１４及びビットトランジスタ１１６はターンオンされ、したがって、メモリセル２００１，１，１のフローティングゲートトランジスタ１１２の第１の端子及び第２の端子は、低電圧、すなわち第４の電圧ＶＳＳにプルダウンされる。したがって、フローティングゲートトランジスタ１１２に印加された高電圧差は、フローティングゲートに対するＦＮ（Fowler Nordheim）電子トンネリング注入を引き起こすことになり、そしてメモリセル２００１，１，１はプログラムされることができる。
同様に、メモリセル２００１，１，１のプログラム動作の間、メモリセル２００１，Ｎ，１は選択されない。したがって、メモリセル２００１，１，１のプログラム動作の間、メモリセル２００１，１，１と同じメモリページＭＰ’１におけるメモリセル２００１，Ｎ，１がプログラムされることを防止するために、メモリセル２００１，Ｎ，１は、プログラム抑制動作を実行し得る。メモリセル２００１，Ｎ，１のプログラム抑制動作の間、制御ラインＣＬ１は第１の電圧ＶＰＰであり、消去ラインＥＬＮは第２の電圧ＶＥＥ’であり、ワードラインＷＬ１は第３の電圧ＶＤＤであり、ソースラインＳＬＮ，１は第３の電圧ＶＤＤであるとともに、ビットラインＢＬＮ，１は第３の電圧ＶＤＤである。
この場合、メモリセル２００１，Ｎ，１はメモリセル２００１，１，１と同じ制御ラインＣＬ１及び同じワードラインＷＬ１に接続されるが、メモリセル２００１，Ｎ，１のソーストランジスタ１１４及びビットトランジスタ１１６により引き起こされたチャネルブーストの効果によって、メモリセル２００１，Ｎ，１はプログラムされないであろう。すなわち、制御ラインＣＬ１の電圧が第１の電圧ＶＰＰまで増加した直後に、フローティングゲートトランジスタ１１２の第１の端子及び第２の端子の電圧は、ソースラインＳＬＮ，１の電圧及びビットラインＢＬＮ，１の電圧から分離されることになるが、しかし、制御素子１２０のボディ端子の電圧により更に高い電位に接続され、したがって、メモリセル２００１，Ｎ，１のフローティングゲートは十分な電子を獲得することができず、メモリセル２００１，Ｎ，１はプログラムされないであろう。
さらに、メモリセル２００１，１，１のプログラム動作の間、非選択メモリページにおけるメモリセルはプログラムされるべきでない。例えば、図７において、メモリセル２００Ｍ，１，１は、非選択メモリページＭＰ’Ｍにある。しかしながら、メモリセル２００Ｍ，１，１はメモリセル２００１，１，１と同じ列にあるので、メモリセル２００Ｍ，１，１及びメモリセル２００１，１，１は、同じソースラインＳＬ１，１、同じビットラインＢＬ１，１、そして同じ消去ラインＥＬ１に接続される。
メモリセル２００１，１，１のプログラム動作の間、非選択メモリセル２００Ｍ，１，１に接続される制御ラインＣＬＭは第３の電圧ＶＤＤであるとともに、非選択メモリセル２００Ｍ，１，１に接続されるワードラインＷＬＭは第３の電圧ＶＤＤである。
この場合、制御ラインＣＬＭの電圧がＦＮ電子トンネリングを引き起こすのに十分に高くないので、メモリセル２００Ｍ，１，１はプログラムされないであろう。さらに、ワードラインＷＬＭは、ゲート誘導ドレインリーク（gate-induced drain leakage：ＧＩＤＬ）電流を削減するために第３の電圧ＶＤＤであることができる。例えば、メモリセル２００１，１，１のプログラム動作及びメモリセル２００１，Ｎ，１のプログラム抑制動作の間、メモリセル２００Ｍ，Ｎ，１に接続されるソースラインＳＬＮ，１及びビットラインＢＬＮ，１は第３の電圧ＶＤＤである。もしワードラインＷＬＭが第４の電圧ＶＳＳであるならば、大きな電圧差は、メモリセル２００Ｍ，Ｎ，１のソーストランジスタ１１４及びビットトランジスタ１１６におけるＧＩＤＬ電流を引き起こすかもしれない。したがって、第３の電圧ＶＤＤのワードラインＷＬＭは、他のメモリセルの動作に影響を与えずに、ＧＩＤＬ電流を効率的に防止することができる。
さらに、本発明のいくつかの実施例において、メモリアレイ２０はバイト単位でプログラムされることができる。すなわち、同じメモリバイトＭＢ’１，１におけるメモリセル２００１，１，１から２００１，１，Ｋは同時にプログラム動作を実行することができる。この場合、メモリセル２００１，１，Ｋは、メモリセル２００１，１，１のプログラム動作の間、メモリセル２００１，１，１と同じ信号を受信し得る。しかしながら、本発明のいくつかの実施例において、メモリアレイはビット単位でプログラムされ得る。すなわち、メモリセル２００１，１，１のプログラム動作の間、メモリセル２００１，１，Ｋは、プログラムされることを防止するためのプログラム抑制動作を実行し得る。この場合、メモリセル２００１，１，Ｋは、メモリセル２００１，１，１のプログラム動作の間、メモリセル２００１，Ｎ，１と同じ信号を受信し得る。
図８は、メモリアレイ２０におけるメモリセル２００１，１，１の消去動作の間の信号線の電圧を示す。図８によれば、メモリセル２００１，１，１の消去動作の間、制御ラインＣＬ１は第４の電圧ＶＳＳであり、消去ラインＥＬ１は第５の電圧ＶＥＥであり、ワードラインＷＬ１は第３の電圧ＶＤＤであり、ソースラインＳＬ１，１は第３の電圧ＶＤＤであるとともに、ビットラインＢＬ１，１は第３の電圧ＶＤＤである。本実施例では、第５の電圧ＶＥＥは、第１の電圧ＶＰＰのように１８Ｖであることができる。
この場合、消去ラインＥＬ１の高電圧は、ＦＮ電子トンネリング放出を引き起こすことができ、したがって、メモリセル２００１，１，１は消去されることができる。
さらに、メモリセル２００１，１，１の消去動作の間、メモリセル２００１，１，１と同じメモリページＭＰ’１の非選択メモリバイトにおけるメモリセルは消去されるべきでない。例えば、図８において、メモリセル２００１，Ｎ，１は、非選択メモリバイトＭＢ’１，Ｎにあり、メモリセル２００１，１，１の消去動作の間、消去されるべきでない。
メモリセル２００１，Ｎ，１はメモリセル２００１，１，１と同じメモリページＭＰ’１にあるので、メモリセル２００１，Ｎ，１及びメモリセル２００１，１，１は、同じ制御ラインＣＬ１、及び同じワードラインＷＬ１に接続される。しかしながら、非選択メモリセル２００１，Ｎ，１に接続される消去ラインＥＬＮは、第６の電圧ＶＥＥ’’であることができる。本実施例では、第５の電圧ＶＥＥが１８Ｖである間、第６の電圧は４Ｖであることができる。
この場合、消去ラインＥＬＮの電圧はＦＮ電子トンネリング放出を引き起こすのに十分に高くなく、したがって、メモリセル２００１，Ｎ，１は消去されないであろう。
非選択メモリセル２００１，Ｎ，１に接続される消去ラインＥＬＮに加えて、メモリセル２００１，１，１の消去動作の間、非選択メモリセル２００１，Ｎ，１に接続されるソースラインＳＬＮ，１は第３の電圧ＶＤＤであるとともに、非選択メモリセル２００１，Ｎ，１に接続されるビットラインＢＬＮ，１は第３の電圧ＶＤＤである。したがって、メモリセル２００１，Ｎ，１は、安定した状態を維持するであろう。
さらに、メモリセル２００１，１，１の消去動作の間、非選択メモリページにおけるメモリセルは消去されるべきでない。例えば、図８において、メモリセル２００Ｍ，１，１は、非選択メモリページＭＰ’Ｍにある。しかしながら、メモリセル２００Ｍ，１，１はメモリセル２００１，１，１と同じ列にあるので、メモリセル２００Ｍ，１，１及びメモリセル２００１，１，１は、同じソースラインＳＬ１，１、同じビットラインＢＬ１，１、そして同じ消去ラインＥＬ１に接続される。消去ラインＥＬ１が第５の電圧ＶＥＥであるので、非選択メモリセル２００Ｍ，１，１に接続される制御ラインＣＬＭの電圧は、過度に低くするべきではなく、そうでなければ、メモリセル２００Ｍ，１，１は、思いがけなく消去されるかもしれない。しかしながら、制御ラインＣＬＭの電圧は、過度に高くするべきではなく、そうでなければ、メモリセル２００Ｍ，１，１は、思いがけなくプログラムされるかもしれない。したがって、制御ラインＣＬＭは、第７の電圧ＶＰＰ’であることができる。本実施例では、第５の電圧ＶＥＥが１８Ｖである間、第７の電圧ＶＰＰ’は１２Ｖであることができる。
この場合、制御ラインＣＬＭの電圧は、メモリセル２００Ｍ，１，１をプログラムするに足りるほど高くなく、そしてメモリセル２００Ｍ，１，１を消去するに足りるほど低くないであろう。制御ラインＣＬＭに加えて、メモリセル２００１，１，１の消去動作の間、非選択メモリセル２００Ｍ，１，１に接続されるワードラインＷＬＭは第３の電圧ＶＤＤである。したがって、ソーストランジスタ１１４及びビットトランジスタ１１６は、チャネルブーストの効果により、メモリセル２００Ｍ，１，１が消去されることを更に防止することができる。
さらに、１つのメモリバイトにおけるメモリセルが同じ消去ラインに接続されるので、メモリアレイ２０はバイト単位で消去されることができる。すなわち、同じメモリバイトＭＢ’１，１におけるメモリセル２００１，１，１から２００１，１，Ｋは同時に消去動作を実行することができる。この場合、メモリセル２００１，１，Ｋは、メモリセル２００１，１，１の消去動作の間、メモリセル２００１，１，１と同じ信号を受信し得る。
その結果、メモリアレイ２０は、複雑な信号線なしで、バイトプログラム及び／又はバイト消去のようなバイト動作を実行することができる。さらに、同じメモリページのメモリセルの制御素子１２０は同じウェルに配置されることができるとともに、同じメモリバイトのメモリセルの消去素子２３０は同じウェルに配置されることができ、回路領域は効率的な方法で共有されることができる。すなわち、メモリアレイ２０は、従来技術と比べると、より小さな回路領域を有することができ、そして、柔軟な動作を効率的にサポートすることができる。
メモリアレイ１０及び２０において、同じ列のメモリバイトは同じ消去ラインに接続され、異なる列のメモリバイトは異なる消去ラインに接続され、同じメモリページのメモリセルは同じ制御ラインに接続されるとともに、異なるメモリページのメモリセルは異なる制御ラインに接続される。しかしながら、いくつかの実施例において、制御ライン及び消去ラインの接続配置は、お互いに交換されることができる。図９は、本発明の一実施例によるメモリアレイ３０を示す。
図９において、メモリアレイ３０はメモリアレイ１０と同様の構造を有している。しかしながら、メモリアレイ３０において、同じ列のメモリバイトは同じ制御ラインに接続されることができ、異なる列のメモリバイトは異なる制御ラインに接続されることができる。例えば、メモリバイトＭＢ１，１及びメモリバイトＭＢＭ，１は、同じ列に配置されるとともに、同じ制御ラインＣＬ１’に接続される。同様に、メモリバイトＭＢ１，Ｎ及びメモリバイトＭＢＭ，Ｎは、同じ列に配置されるとともに、同じ制御ラインＣＬＮ’に接続される。
同様に、図９において、同じメモリページのメモリセルは同じ消去ラインに接続されるとともに、異なるメモリページのメモリセルは異なる消去ラインに接続される。例えば、メモリセル１００１，１，１から１００１，１，Ｋ及びメモリセル１００１，Ｎ，１から１００１，Ｎ，Ｋは、同じメモリページＭＰ１内にあるとともに、同じ消去ラインＥＬ１’に接続される。同様に、メモリセル１００Ｍ，１，１から１００Ｍ，１，Ｋ及びメモリセル１００Ｍ，Ｎ，１から１００Ｍ，Ｎ，Ｋは、同じメモリページＭＰＭ内にあるとともに、同じ消去ラインＥＬＭ’に接続される。この場合、メモリアレイ３０は、それでも、複雑な信号線なしで、バイトプログラム及び／又はバイト消去のようなバイト動作を実行することができる。すなわち、メモリアレイ３０は、従来技術と比べると、より小さな回路領域を有することができ、そして、柔軟な動作を効率的にサポートすることができる。
要するに、本発明の実施例により提供されるメモリアレイは、複雑な信号線なしで、バイトプログラム及び／又はバイト消去のようなバイト動作を実行することができる。さらに、異なるメモリセルの制御素子及び消去素子が効率的な方法で同じウェルを共有し得るので、メモリアレイは、従来技術と比べると、より小さな回路領域を有することができ、そして、柔軟な動作を効率的にサポートすることができる。
当業者は、本発明の教示を保持しながらデバイス並びに方法の多くの修正及び変更が行われ得ることに容易に気づくことになる。したがって、上記の開示は、添付された請求項の境界及び範囲によってのみ限定されると解釈されるべきである。

Claims (20)

  1. 複数のメモリページを備えるメモリアレイであって、
    各メモリページが複数のメモリバイトを含み、各メモリバイトが複数のメモリセルを含み、各メモリセルが、
    第１の端子、第２の端子及びフローティングゲートを有するフローティングゲートトランジスタ、
    ソースラインに接続される第１の端子、前記フローティングゲートトランジスタの前記第１の端子に接続される第２の端子、及びワードラインに接続される制御端子を有するソーストランジスタ、並びに、
    前記フローティングゲートトランジスタの前記第２の端子に接続される第１の端子、ビットラインに接続される第２の端子、及び前記ワードラインに接続される制御端子を有するビットトランジスタ、を含むフローティングゲートモジュールと、
    制御ラインに接続されるボディ端子、前記ボディ端子に接続される第１の端子、前記ボディ端子に接続される第２の端子、及び前記フローティングゲートに接続される制御端子を有する制御素子と、
    ボディ端子、消去ラインに接続される第１の端子、第２の端子、及び前記フローティングゲートに接続される制御端子を有する消去素子とを備え、
    同じ列のメモリバイトが同じ消去ラインに接続されるとともに、
    異なる列のメモリバイトが異なる消去ラインに接続される、メモリアレイ。
  2. 同じメモリページのメモリセルが同じ制御ラインに接続されるとともに、
    異なるメモリページのメモリセルが異なる制御ラインに接続される、請求項１に記載のメモリアレイ。
  3. 同じメモリページのメモリセルが同じワードラインに接続されるとともに、
    異なるメモリページのメモリセルが異なるワードラインに接続される、請求項１に記載のメモリアレイ。
  4. 同じ列のメモリセルが同じソースライン及び同じビットラインに接続されるとともに、
    異なる列のメモリセルが異なるソースライン及び異なるビットラインに接続される、請求項１に記載のメモリアレイ。
  5. 前記消去素子の前記ボディ端子がウェルバイアスラインに接続され、
    前記消去素子の前記第２の端子が前記消去素子の前記第１の端子に接続されるか又はフローティングであり、
    同じメモリページのメモリセルが同じウェルバイアスラインに接続されるとともに、
    異なるメモリページのメモリセルが異なるウェルバイアスラインに接続される、請求項１に記載のメモリアレイ。
  6. 前記メモリセルのプログラム動作の間、
    前記制御ラインが実質的に第１の電圧であり、
    前記消去ラインが実質的に第２の電圧であり、
    前記ワードラインが実質的に第３の電圧であり、
    前記ソースラインが実質的に第４の電圧であり、
    前記ビットラインが実質的に前記第４の電圧であるとともに、
    前記ウェルバイアスラインが実質的に前記第２の電圧であり、
    前記第１の電圧が実質的に第２の電圧より大きく、前記第２の電圧が実質的に第３の電圧より大きく、前記第３の電圧が実質的に第４の電圧より大きく、
    前記第２の電圧と前記第４の電圧との間の差が実質的に前記第１の電圧と前記第４の電圧との間の差の半分より大きく、そして、
    前記第３の電圧と前記第４の電圧との間の差が実質的に前記第１の電圧と前記第４の電圧との間の差の半分より小さい、請求項５に記載のメモリアレイ。
  7. 前記メモリセルの前記プログラム動作の間、
    前記メモリセルと同じメモリページ内の非選択メモリセルに接続される消去ラインが実質的に前記第２の電圧であり、
    前記非選択メモリセルに接続されるソースラインが実質的に前記第３の電圧であるとともに、
    前記非選択メモリセルに接続されるビットラインが実質的に前記第３の電圧である、請求項６に記載のメモリアレイ。
  8. 前記メモリセルの前記プログラム動作の間、
    非選択ページ内の、しかし前記メモリセルと同じ列における非選択メモリセルに接続される制御ラインが実質的に前記第３の電圧であり、
    前記非選択メモリセルに接続されるワードラインが実質的に前記第３の電圧であるとともに、
    前記非選択メモリセルに接続されるウェルバイアスラインが実質的に前記第２の電圧である、請求項６に記載のメモリアレイ。
  9. 前記メモリセルの消去動作の間、
    前記制御ラインが実質的に第４の電圧であり、
    前記消去ラインが実質的に第５の電圧であり、
    前記ウェルバイアスラインが実質的に前記第５の電圧であり、
    前記ワードラインが実質的に第３の電圧であり、
    前記ソースラインが実質的に前記第３の電圧であるとともに、
    前記ビットラインが実質的に前記第３の電圧であり、
    前記第５の電圧が実質的に前記第３の電圧より大きく、前記第３の電圧が実質的に前記第４の電圧より大きい、請求項５に記載のメモリアレイ。
  10. 前記メモリセルの前記消去動作の間、
    前記メモリセルと同じメモリページ内の非選択メモリセルに接続される消去ラインが実質的に第６の電圧であり、
    前記非選択メモリセルに接続されるソースラインが実質的に前記第３の電圧であるとともに、
    前記非選択メモリセルに接続されるビットラインが実質的に前記第３の電圧であり、
    前記第５の電圧が実質的に前記第６の電圧より大きく、前記第６の電圧が実質的に前記第４の電圧より大きく、そして、
    前記第６の電圧と前記第４の電圧との間の差が実質的に前記第５の電圧と前記第４の電圧との間の差の半分より小さい、請求項９に記載のメモリアレイ。
  11. 前記メモリセルの前記消去動作の間、
    前記メモリセルと異なるメモリページ内の非選択メモリセルに接続されるウェルバイアスラインが実質的に前記第５の電圧であり、
    前記非選択メモリセルに接続される制御ラインが実質的に第７の電圧であるとともに、
    前記非選択メモリセルに接続されるワードラインが実質的に前記第３の電圧であり、
    前記第５の電圧が実質的に前記第７の電圧より大きく、前記第７の電圧が実質的に前記第３の電圧より大きく、そして、
    前記第７の電圧と前記第４の電圧との間の差が実質的に前記第５の電圧と前記第４の電圧との間の差の半分より大きい、請求項９に記載のメモリアレイ。
  12. 前記消去素子の前記ボディ端子が前記消去素子の前記第１の端子に接続されるとともに、
    前記消去素子の前記第２の端子が前記消去素子の前記第１の端子に接続される、請求項１に記載のメモリアレイ。
  13. 前記メモリセルのプログラム動作の間、
    前記制御ラインが実質的に第１の電圧であり、
    前記消去ラインが実質的に第２の電圧であり、
    前記ワードラインが実質的に第３の電圧であり、
    前記ソースラインが実質的に第４の電圧であるとともに、
    前記ビットラインが実質的に前記第４の電圧であり、
    前記第１の電圧が実質的に第２の電圧より大きく、前記第２の電圧が実質的に第３の電圧より大きく、前記第３の電圧が実質的に第４の電圧より大きく、
    前記第２の電圧と前記第４の電圧との間の差が実質的に前記第１の電圧と前記第４の電圧との間の差の半分より大きく、そして、
    前記第３の電圧と前記第４の電圧との間の差が実質的に前記第１の電圧と前記第４の電圧との間の差の半分より小さい、請求項１２に記載のメモリアレイ。
  14. 前記メモリセルの前記プログラム動作の間、
    前記メモリセルと同じメモリページ内の非選択メモリセルに接続される消去ラインが実質的に前記第２の電圧であり、
    前記非選択メモリセルに接続されるソースラインが実質的に前記第３の電圧であるとともに、
    前記非選択メモリセルに接続されるビットラインが実質的に前記第３の電圧である、請求項１３に記載のメモリアレイ。
  15. 前記メモリセルの前記プログラム動作の間、
    非選択メモリページ内の、しかし前記メモリセルと同じ列における非選択メモリセルに接続される制御ラインが実質的に前記第３の電圧であるとともに、
    前記非選択メモリセルに接続されるワードラインが実質的に前記第３の電圧である、請求項１３に記載のメモリアレイ。
  16. 前記メモリセルの消去動作の間、
    前記消去ラインが実質的に第５の電圧であり、
    前記制御ラインが実質的に第４の電圧であり、
    前記ワードラインが実質的に第３の電圧であり、
    前記ソースラインが実質的に前記第３の電圧であるとともに、
    前記ビットラインが実質的に前記第３の電圧であり、
    前記第５の電圧が実質的に前記第３の電圧より大きく、前記第３の電圧が実質的に前記第４の電圧より大きい、請求項１２に記載のメモリアレイ。
  17. 前記メモリセルの前記消去動作の間、
    前記メモリセルと同じメモリページ内の非選択メモリセルに接続される消去ラインが実質的に第６の電圧であり、
    前記非選択メモリセルに接続されるソースラインが実質的に前記第３の電圧であるとともに、
    前記非選択メモリセルに接続されるビットラインが実質的に前記第３の電圧であり、
    前記第５の電圧が実質的に前記第６の電圧より大きく、前記第６の電圧が実質的に前記第４の電圧より大きく、そして、
    前記第６の電圧と前記第４の電圧との間の差が実質的に前記第５の電圧と前記第４の電圧との間の差の半分より小さい、請求項１６に記載のメモリアレイ。
  18. 前記メモリセルの前記消去動作の間、
    前記メモリセルと異なるメモリページ内の非選択メモリセルに接続される制御ラインが実質的に第７の電圧であるとともに、
    前記非選択メモリセルに接続されるワードラインが実質的に前記第３の電圧であり、
    前記第５の電圧が実質的に前記第７の電圧より大きく、前記第７の電圧が実質的に前記第４の電圧より大きく、そして、
    前記第７の電圧と前記第４の電圧との間の差が実質的に前記第５の電圧と前記第４の電圧との間の差の半分より大きい、請求項１６に記載のメモリアレイ。
  19. 複数のメモリページを備えるメモリアレイであって、
    各メモリページが複数のメモリバイトを含み、各メモリバイトが複数のメモリセルを含み、各メモリセルが、
    第１の端子、第２の端子及びフローティングゲートを有するフローティングゲートトランジスタ、
    ソースラインに接続される第１の端子、前記フローティングゲートトランジスタの前記第１の端子に接続される第２の端子、及びワードラインに接続される制御端子を有するソーストランジスタ、並びに、
    前記フローティングゲートトランジスタの前記第２の端子に接続される第１の端子、ビットラインに接続される第２の端子、及び前記ワードラインに接続される制御端子を有するビットトランジスタ、を含むフローティングゲートモジュールと、
    制御ラインに接続されるボディ端子、前記ボディ端子に接続される第１の端子、前記ボディ端子に接続される第２の端子、及び前記フローティングゲートに接続される制御端子を有する制御素子と、
    ボディ端子、消去ラインに接続される第１の端子、第２の端子、及び前記フローティングゲートに接続される制御端子を有する消去素子とを備え、
    同じ列のメモリバイトが同じ制御ラインに接続されるとともに、
    異なる列のメモリバイトが異なる制御ラインに接続される、メモリアレイ。
  20. 同じメモリページのメモリセルが同じ消去ラインに接続されるとともに、
    異なるメモリページのメモリセルが異なる消去ラインに接続される、請求項１９に記載のメモリアレイ。
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