CN110828464A - 非易失性存储器结构 - Google Patents

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CN110828464A
CN110828464A CN201810896154.1A CN201810896154A CN110828464A CN 110828464 A CN110828464 A CN 110828464A CN 201810896154 A CN201810896154 A CN 201810896154A CN 110828464 A CN110828464 A CN 110828464A
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陈明晖
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    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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    • H—ELECTRICITY
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Abstract

一种非易失性存储器结构，包括基底与多个存储单元。多个存储单元至少包括第一存储单元、第二存储单元、第三存储单元与第四存储单元。第二存储单元与第三存储单元位于第一存储单元的一侧，且第四存储单元位于第一存储单元的另一侧。每个存储单元包括彼此分离设置在基底中的第一阱区、第一掺杂区与第二掺杂区。第一存储单元与第二存储单元共享第一阱区。第一存储单元与第三存储单元共享第一掺杂区。第一存储单元与第四存储单元共享第二掺杂区。

Description

非易失性存储器结构
技术领域
本发明涉及一种存储器结构，且特别涉及一种非易失性存储器结构。
背景技术
由于非易失性存储器(non-volatile memory)可进行多次数据的存入、读取与擦除等操作，且具有当电源供应中断时，所储存的数据不会消失、数据访问时间短以及低消耗功率等优点，所以已成为个人计算机和电子设备所广泛采用的一种存储器。
然而，在非易失性存储器元件的积集度不断提升的情况下，如何有效地缩小存储单元的面积以及增加元件密度为目前业界持续努力的目标。
发明内容
本发明提供一种非易失性存储器结构，其可有效地缩小存储单元面积且增加元件密度。
本发明提出一种非易失性存储器结构，包括基底与多个存储单元。多个存储单元至少包括第一存储单元、第二存储单元、第三存储单元与第四存储单元。第二存储单元与第三存储单元位于第一存储单元的一侧，且第四存储单元位于第一存储单元的另一侧。每个存储单元包括彼此分离设置在基底中的第一阱区、第一掺杂区与第二掺杂区。第一存储单元与第二存储单元共享第一阱区。第一存储单元与第三存储单元共享第一掺杂区。第一存储单元与第四存储单元共享第二掺杂区。
依照本发明的一实施例所述，在上述非易失性存储器结构中，每个存储单元还可包括第二阱区、浮置栅极与介电层。第二阱区设置在基底中。第二阱区与第一阱区彼此分离。浮置栅极设置在基底上，且覆盖部分第一阱区与部分第二阱区。第一掺杂区与第二掺杂区分别可位于浮置栅极的一侧与另一侧的第二阱区中。介电层设置在浮置栅极与基底之间。
依照本发明的一实施例所述，在上述非易失性存储器结构中，第一存储单元与第二存储单元所共享的第一阱区可从第一存储单元的浮置栅极下方延伸至第二存储单元的浮置栅极下方。
依照本发明的一实施例所述，在上述非易失性存储器结构中，第一阱区与浮置栅极的一侧可相交，且第一阱区与浮置栅极的另一侧可不相交。
依照本发明的一实施例所述，在上述非易失性存储器结构中，第一阱区、第一掺杂区与第二掺杂区可具有第一导电型，且第二阱区可具有第二导电型。
依照本发明的一实施例所述，在上述非易失性存储器结构中，每个存储单元还可包括第三掺杂区。第三掺杂区设置在浮置栅极的一侧的第一阱区中。第三掺杂区可具有第一导电型。第一存储单元与第二存储单元可共享第三掺杂区。
依照本发明的一实施例所述，在上述非易失性存储器结构中，第一存储单元的浮置栅极与第二存储单元的浮置栅极可位于不同的第二阱区上方。
依照本发明的一实施例所述，在上述非易失性存储器结构中，第一存储单元的浮置栅极、第三存储单元的浮置栅极与第四存储单元的浮置栅极可位于相同的第二阱区上方。
依照本发明的一实施例所述，在上述非易失性存储器结构中，第一存储单元与第二存储单元可为错位排列，且第一存储单元与第三存储单元可为错位排列。
依照本发明的一实施例所述，在上述非易失性存储器结构中，第一存储单元与第四存储单元可为镜像对称。
基于上述，在本发明所提出的非易失性存储器结构中，第一存储单元与第二存储单元共享第一阱区，第一存储单元与第三存储单元共享第一掺杂区，且第一存储单元与第四存储单元共享第二掺杂区，通过此布局设计可有效地缩小存储单元面积且增加元件密度。
为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。
附图说明
图1为本发明一实施例的非易失性存储器结构的俯视图。
图2为图1中框示处的部分放大图。
图3为沿着图2中的I-I’剖面线与II-II’剖面线的剖面图。
【符号说明】
100：非易失性存储器结构
102：基底
104、110：阱区
106、108、116：掺杂区
112：浮置栅极
114：介电层
118：边角
120：隔离结构
122、124、126：接触窗
C：电容器
MC1～MC4：存储单元
T：晶体管
具体实施方式
图1为本发明一实施例的非易失性存储器结构的俯视图。图2为图1中框示处的部分放大图。图3为沿着图2中的I-I’剖面线与II-II’剖面线的剖面图。在图3中，省略绘示图2中的接触窗，以更简明地进行说明。
请参照图1至图3，非易失性存储器结构100包括基底102与多个存储单元。非易失性存储器结构100可应用于可多次编程(multi-time programmable，MTP)存储器元件或可单次编程(one-time programmable，OTP)存储器元件。基底102可为半导体基底，如硅基底。
多个存储单元至少包括存储单元MC1、存储单元MC2、存储单元MC3与存储单元MC4。在本实施例中，是以存储单元MC1、存储单元MC2、存储单元MC3与存储单元MC4为例来说明非易失性存储器结构100的布局设计。存储单元MC2与存储单元MC3位于存储单元MC1的一侧，且存储单元MC4位于存储单元MC1的另一侧。存储单元MC1与存储单元MC2可为错位排列，且存储单元MC1与存储单元MC3可为错位排列，藉此有助于缩小存储单元面积与增加元件密度。存储单元MC1与存储单元MC4可为镜像对称。
以存储单元MC1为例，每个存储单元包括彼此分离设置在基底102中的阱区104、掺杂区106与掺杂区108。阱区104可作为控制栅极。掺杂区106与掺杂区108分别可作为源极与漏极中的一者与另一者。存储单元MC1与存储单元MC2共享阱区104，存储单元MC1与存储单元MC3共享掺杂区106，且存储单元MC1与存储单元MC4共享掺杂区108，通过此布局设计可有效地缩小存储单元面积且增加元件密度。
此外，阱区104、掺杂区106与掺杂区108可具有第一导电型。以下，所记载的第一导电型与第二导电型可分别为N型导电型与P型导电型中的一者与另一者。在本实施例中，第一导电型是以N型导电型为例，且第二导电型是以P型导电型为例，但本发明并不以此为限。在另一实施例中，第一导电型可为P型导电型为例，且第二导电型可为P型导电型。阱区104、掺杂区106与掺杂区108的形成方法例如是离子注入法。
此外，以存储单元MC1为例，每个存储单元还可包括阱区110、浮置栅极112、介电层114与掺杂区116中的至少一者。阱区110设置在基底102中。阱区110与阱区104彼此分离。阱区110可具有第二导电型(如，P型)。阱区110的形成方法例如是离子注入法。
浮置栅极112设置在基底102上。浮置栅极112可用以储存电荷。浮置栅极112覆盖部分阱区104与部分阱区110，藉此可减少对阱区104与阱区110造成的工艺伤害。浮置栅极112的材料可为多晶硅，如掺杂多晶硅或未掺杂多晶硅。掺杂区106与掺杂区108分别可位于浮置栅极112的一侧与另一侧的阱区110中。浮置栅极112的形成方法例如是组合使用沉积工艺、光刻工艺与蚀刻工艺。
此外，存储单元MC1与存储单元MC2所共享的阱区104可从存储单元MC1的浮置栅极112下方延伸至存储单元MC2的浮置栅极112下方。阱区104与浮置栅极112的一侧可相交，且阱区104与浮置栅极112的另一侧可不相交。由于在阱区104与浮置栅极112的相交处的边角(corner)118容易产生漏电路径，因此在阱区104与浮置栅极112的另一侧不相交的情况下，可减少阱区104与浮置栅极112在相交处的边角118的数量。亦即，可减少漏电路径，以降低漏电的情况。以图2为例，每个阱区104与每个浮置栅极112在相交处的边角118只有两个，但本发明并不以此为限。
另外，存储单元MC1的浮置栅极112与存储单元MC2的浮置栅极112可位于不同的阱区110上方。存储单元MC1的浮置栅极112、存储单元MC3的浮置栅极112与存储单元MC4的浮置栅极112可位于相同的阱区110上方。
介电层114设置在浮置栅极112与基底102之间。介电层114的材料例如是氧化硅。介电层114的形成方法例如是热氧化法。
掺杂区116设置在浮置栅极112的一侧的阱区104中。掺杂区116可具有第一导电型(如，N型)。存储单元MC1与存储单元MC2可共享掺杂区116。掺杂区116的形成方法例如是离子注入法。
此外，非易失性存储器结构100还可包括隔离结构120、接触窗122、接触窗124与接触窗126中的至少一者。隔离结构120可设置于相邻的阱区104之间、相邻的阱区110之间以及相邻的阱区104与阱区110之间。隔离结构120的材料例如是氧化硅。隔离结构120例如是浅沟道隔离结构。
接触窗122可电连接至阱区104。在本实施例中，接触窗122例如是经由掺杂区116而电连接至阱区104，但本发明并不以此为限。接触窗124与接触窗126可分别电连接至掺杂区106与掺杂区108。接触窗122、接触窗124与接触窗126的材料例如是钨、铜或铝等金属。
在每个存储单元中，以存储单元MC1为例，可由浮置栅极112、介电层114与阱区104形成第一导电型(如，N型)的电容器C，且可由浮置栅极112、介电层114、掺杂区106与掺杂区108形成第一导电型(如，N型)的晶体管T。浮置栅极112连接于电容器C与晶体管T之间。电容器C中的阱区104可作为控制栅极来控制晶体管T的开启与关闭(on/off)。
此外，非易失性存储器结构100还可具有电连接至接触窗122、接触窗124与接触窗126的其他内连线结构。举例来说，非易失性存储器结构100还可包括字线、位线与源极线等内连线结构，所属技术领域人员可依照布局设计来决定字线、位线与源极线的配置方式，因此于此省略其说明。
另外，非易失性存储器结构100中的存储单元可通过热载子注入效应(hotcarrier injection)或F-N隧穿效应(F-N tunneling)进行编程操作，且可通过带对带隧穿效应(band-to-band tunneling，BTBT)或F-N隧穿效应进行擦除操作。
基于上述实施例可知，在非易失性存储器结构100中，存储单元MC1与存储单元MC2共享阱区104，存储单元MC1与存储单元MC3共享掺杂区106，且存储单元MC1与存储单元MC4共享掺杂区108，通过此布局设计可有效地缩小存储单元面积且增加元件密度。
在上述实施例中，虽然非易失性存储器结构100的布局是以存储单元MC1以及与其相邻的存储单元之间的布局设计为例来进行说明，然而上述布局设计亦可适用于非易失性存储器结构100中的其他存储单元。
综上所述，在上述实施例的非易失性存储器结构中，通过单一个存储单元以及与其相邻的存储单元之间的布局设计，可有效地缩小存储单元面积且增加元件密度。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种非易失性存储器结构，包括：
基底；以及
多个存储单元，至少包括第一存储单元、第二存储单元、第三存储单元与第四存储单元，其中所述第二存储单元与所述第三存储单元位于所述第一存储单元的一侧，所述第四存储单元位于所述第一存储单元的另一侧，
每个存储单元包括彼此分离设置在所述基底中的第一阱区、第一掺杂区与第二掺杂区，
所述第一存储单元与所述第二存储单元共享所述第一阱区，
所述第一存储单元与所述第三存储单元共享所述第一掺杂区，且
所述第一存储单元与所述第四存储单元共享所述第二掺杂区。
2.如权利要求1所述的非易失性存储器结构，其中每个存储单元还包括：
第二阱区，设置在所述基底中，其中所述第二阱区与所述第一阱区彼此分离；
浮置栅极，设置在所述基底上，且覆盖部分所述第一阱区与部分所述第二阱区，其中所述第一掺杂区与所述第二掺杂区分别位于所述浮置栅极的一侧与另一侧的所述第二阱区中；以及
介电层，设置在所述浮置栅极与所述基底之间。
3.如权利要求2所述的非易失性存储器结构，其中所述第一存储单元与所述第二存储单元所共享的所述第一阱区从所述第一存储单元的所述浮置栅极下方延伸至所述第二存储单元的所述浮置栅极下方。
4.如权利要求3所述的非易失性存储器结构，其中所述第一阱区与所述浮置栅极的一侧相交，且所述第一阱区与所述浮置栅极的另一侧不相交。
5.如权利要求2所述的非易失性存储器结构，其中所述第一阱区、所述第一掺杂区与所述第二掺杂区具有第一导电型，且所述第二阱区具有第二导电型。
6.如权利要求5所述的非易失性存储器结构，其中每个存储单元还包括第三掺杂区，所述第三掺杂区设置在所述浮置栅极的一侧的所述第一阱区中且具有所述第一导电型，且所述第一存储单元与所述第二存储单元共享所述第三掺杂区。
7.如权利要求2所述的非易失性存储器结构，其中所述第一存储单元的所述浮置栅极与所述第二存储单元的所述浮置栅极位于不同的所述第二阱区上方。
8.如权利要求2所述的非易失性存储器结构，其中所述第一存储单元的所述浮置栅极、所述第三存储单元的所述浮置栅极与所述第四存储单元的所述浮置栅极位于相同的所述第二阱区上方。
9.如权利要求1所述的非易失性存储器结构，其中所述第一存储单元与所述第二存储单元为错位排列，且所述第一存储单元与所述第三存储单元为错位排列。
10.如权利要求1所述的非易失性存储器结构，其中所述第一存储单元与所述第四存储单元为镜像对称。
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