JP2013235631A - 半導体記憶装置及びその駆動方法 - Google Patents

Abstract

【課題】ディスターブストレスを緩和したより信頼性の高い半導体記憶装置及びその駆動方法を提供する。
【解決手段】半導体基板内に形成された第１及び第２のＮウェルと、第１及び第２のＮウェル内にそれぞれ形成された第１及び第２のＰ型メモリトランジスタと、第１のＰ型メモリトランジスタのドレイン及び第２のＰ型メモリトランジスタのドレインに接続されたビット線とを有する半導体記憶装置において、第１のＰ型メモリトランジスタへの書き込みの際、第１のビット線に第１の電圧を印加し、第１のＮウェルに第２の電圧を印加し、第２のＮウェルに第２の電圧よりも低い第３の電圧を印加する。
【選択図】図７

Description

本発明は、Ｐ型メモリトランジスタを有する半導体記憶装置及びその駆動方法に関する。

近年、フラッシュメモリに代表される不揮発性の半導体記憶装置は、種々の電子機器におけるデータ記憶素子として多用されている。不揮発性の半導体記憶装置に求められる重要な特性の一つとして、データ保持特性が挙げられる。データ保持特性を向上するためには、素子の構造的な改善のほか、動作時のディスターブストレスを緩和し、記憶データの破壊を抑制することも重要である。

特許第３９６２７６９号公報 特許第４１１３５５９号公報 特許第４５２２８７９号公報 特開平１１−００３５９５号公報 特開平１１−１７７０６９号公報 特開２００１−２１０８０８号公報 特開２００５−３２８０２３号公報 特表２００５−５１０８８９号公報 特開２００７−０７３８９４号公報 特開２００９−１４７３０４号公報 特開２００９−２１２２９２号公報 特開２０１１−１７１５８２号公報

このため、駆動時のディスターブストレスを緩和して信頼性を向上した、より高性能の半導体記憶装置が求められている。

本発明の目的は、より信頼性の高い高性能の半導体記憶装置及びその駆動方法を提供することにある。

実施形態の一観点によれば、半導体基板内に形成された第１のＮウェルと、前記半導体基板内に形成され、前記第１のＮウェルから電気的に分離された第２のＮウェルと、前記第１のＮウェル内に形成された第１のＰ型メモリトランジスタと、前記第２のＮウェル内に形成された第２のＰ型メモリトランジスタと、前記第１のＰ型メモリトランジスタのコントロールゲートに接続された第１のワード線と、前記第２のＰ型メモリトランジスタのコントロールゲートに接続された第２のワード線と、前記第１のＰ型メモリトランジスタのドレイン及び前記第２のＰ型メモリトランジスタのドレインに接続された第１のビット線と、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第１のビット線に第１の電圧を印加し、前記第１のＮウェルに第２の電圧を印加し、前記第２のＮウェルに前記第２の電圧よりも低い第３の電圧を印加する制御回路とを有する導体記憶装置が提供される。

また、実施形態の他の観点によれば、半導体基板内に形成された第１のＮウェルと、前記半導体基板内に形成され、前記第１のＮウェルから電気的に分離された第２のＮウェルと、前記第１のＮウェル内に形成された第１のＰ型メモリトランジスタと、前記第２のＮウェル内に形成された第２のＰ型メモリトランジスタと、前記第１のＰ型メモリトランジスタのコントロールゲートに接続された第１のワード線と、前記第２のＰ型メモリトランジスタのコントロールゲートに接続された第２のワード線と、前記第１のＰ型メモリトランジスタのドレイン及び前記第２のＰ型メモリトランジスタのドレインに接続された第１のビット線とを有する半導体記憶装置の駆動方法であって、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第１のビット線に第１の電圧を印加し、前記第１のＮウェルに第２の電圧を印加し、前記第２のＮウェルに前記第２の電圧よりも低い第３の電圧を印加する半導体記憶装置の駆動方法が提供される。

開示の半導体記憶装置及びその書き込み方法によれば、Ｐ型メモリトランジスタを有する半導体記憶装置において、ドレインディスターブによる影響を抑制することができる。これにより、半導体記憶装置の信頼性を向上することができる。また、書き込み時のリーク電流を低減することができ、半導体記憶装置の低消費電力化を図ることができる。

図１は、一実施形態による半導体記憶装置の構造を示す回路図（その１）である。 図２は、一実施形態による半導体記憶装置の構造を示す回路図（その２）である。 図３は、一実施形態による半導体記憶装置の構造を示す回路図（その３）である。 図４は、一実施形態による半導体記憶装置の構造を示す平面図である。 図５は、一実施形態による半導体記憶装置の構造を示す概略断面図（その１）である。 図６は、一実施形態による半導体記憶装置の構造を示す概略断面図（その２）である。 図７は、一実施形態による半導体記憶装置の書き込み方法を示す回路図である。 図８は、一実施形態による半導体記憶装置の書き込み方法におけるメモリトランジスタへの印加電圧を示す図である。 図９は、一実施形態による半導体記憶装置の消去方法を示す回路図（その１）である。 図１０は、一実施形態による半導体記憶装置の消去方法を示す回路図（その２）である。 図１１は、非選択メモリセルのドレインディスターブを説明する回路図である。 図１２は、メモリトランジスタの閾値電圧とディスターブ時間との関係を示すグラフ（その１）である。 図１３は、メモリトランジスタの閾値電圧とディスターブ時間との関係を示すグラフ（その２）である。 図１４は、非選択メモリセルのドレイン電流とコントロールゲート電圧との関係を示すグラフ（その１）である。 図１５は、参考例による半導体記憶装置のレイアウトを示す平面図（その１）である。 図１６は、参考例による半導体記憶装置のレイアウトを示す平面図（その２）である。 図１７は、メモリトランジスタの閾値電圧とディスターブ時間との関係を示すグラフ（その３）である。 図１８は、非選択メモリセルのドレイン電流とコントロールゲート電圧との関係を示すグラフ（その２）である。 図１９は、Ｎ型フラッシュメモリトランジスタの駆動電圧の一例を示す図である。

一実施形態による半導体記憶装置及びその駆動方法について図１乃至図１９を用いて説明する。

図１乃至図３は、本実施形態による半導体記憶装置の構造を示す回路図である。図４は、本実施形態による半導体記憶装置の構造を示す平面図である。図５及び図６は、本実施形態による半導体記憶装置の構造を示す概略断面図である。図７は、本実施形態による半導体記憶装置の書き込み方法を示す回路図である。図８は、選択メモリセル及び非選択メモリセルへの印加電圧を示す図である。図９及び図１０は、本実施形態による半導体記憶装置の消去方法を示す回路図である。図１１は、ドレインディスターブを説明する回路図である。図１２、図１３及び図１７は、閾値電圧とディスターブ時間との関係を示すグラフである。図１４及び図１８は、非選択メモリセルのドレイン電流とコントロールゲート電圧との関係を示すグラフである。図１５及び図１６は、参考例による半導体記憶装置のレイアウトを示す平面図である。図１９は、Ｎ型フラッシュメモリトランジスタの駆動電圧の一例を示す図である。

はじめに、本実施形態による半導体記憶装置の構造について図１乃至図６を用いて説明する。

本実施形態による半導体記憶装置は、図１に示すように、メモリアレイ領域１０と、メモリアレイ領域１０内に行方向に配された複数のワード線ＷＬと、メモリアレイ領域１０内に列方向に配された複数のビット線ＢＬとを有している。メモリアレイ領域１０内には、複数のＮウェル（Ｎｗｅｌｌ＿１〜Ｎｗｅｌｌ＿４）が形成されている。複数のＮウェル（Ｎｗｅｌｌ＿１〜Ｎｗｅｌｌ＿４）は、列方向に隣接して配置されており、互いに電気的に分離されている。

複数のワード線ＷＬの一端には、ワード線選択回路１２が接続されている。ワード線選択回路１２は、行アドレス情報をデコードし、メモリアレイ領域内に形成されたメモリセルの書き込み、消去、読み出しの際に、所定のワード線に所定の電圧を印加するものである。

複数のビット線ＢＬの一端には、ビット線選択回路／センスアンプ１４が接続されている。ビット線選択回路／センスアンプ１４は、列アドレス情報をデコードし、メモリアレイ領域内に形成されたメモリセルの書き込み、消去、読み出しの際に、所定のビット線に所定の電圧を印加するものである。ビット線選択回路／センスアンプ１４は、また、メモリセルの読み出し用の回路としてセンスアンプを含む。

複数のＮウェル（Ｎｗｅｌｌ＿１〜Ｎｗｅｌｌ＿４）には、ウェル電圧制御回路１６が接続されている。ウェル電圧制御回路１６は、メモリアレイ領域内に形成されたメモリセルの書き込み、消去、読み出しの際に、各Ｎウェル（Ｎｗｅｌｌ＿１〜Ｎｗｅｌｌ＿４）にそれぞれ独立して所定の電圧を印加するものである。

ワード線選択回路１２、ビット線選択回路／センスアンプ１４及びウェル電圧制御回路１６には、制御回路１８が接続されている。制御回路１８は、メモリアレイ領域１０の駆動情報に基づき、ワード線選択回路１２、ビット線選択回路／センスアンプ１４及びウェル電圧制御回路１６に所定のアドレス情報や駆動電圧を供給するものである。制御回路１８は、ワード線選択回路１２、ビット線選択回路／センスアンプ１４及びウェル電圧制御回路１６を制御し、後述する書き込み・消去動作を実現する。

メモリアレイ領域１０には、特に限定されるものではないが、例えば５１２本のワード線ＷＬ（ＷＬ０〜ＷＬ５１１）と、例えば１０２４本のビット線ＢＬ（ＢＬ０〜ＢＬ１０２３）とがそれぞれ配置されている。Ｎウェルの数については後述するが、ここでは列方向に例えば４つのＮウェル（Ｎｗｅｌｌ＿１、Ｎｗｅｌｌ＿２、Ｎｗｅｌｌ＿３、Ｎｗｅｌｌ＿４）が形成されているものとする。

複数のワード線ＷＬは、Ｎウェル（Ｎｗｅｌｌ＿１、Ｎｗｅｌｌ＿２、Ｎｗｅｌｌ＿３、Ｎｗｅｌｌ＿４）の数に対応した複数の組に分けられている。４つのＮウェルを含むメモリアレイ領域１０内に５１２本のワード線ＷＬを配する上記の例では、例えば図２に示すように、各Ｎウェル上にそれぞれ１２８本ずつのワード線ＷＬが配される。すなわち、Ｎウェル（Ｎｗｅｌｌ＿１）上には、ワード線ＷＬ０〜ＷＬ１２７が配される。Ｎウェル（Ｎｗｅｌｌ＿２）上には、ワード線ＷＬ１２８〜ＷＬ２５５が配される。Ｎウェル（Ｎｗｅｌｌ＿３）上には、ワード線ＷＬ２５６〜ＷＬ３８３が配される。Ｎウェル（Ｎｗｅｌｌ＿４）上には、ワード線ＷＬ３８４〜ＷＬ５１１が配される。

複数のワード線ＷＬと複数のビット線ＢＬとの各交点には、例えば図３に示すように、Ｐ型フラッシュメモリトランジスタよりなるメモリセルＭＣがそれぞれ設けられている。ワード線ＷＬは、メモリセルＭＣのＰ型フラッシュメモリトランジスタのコントロールゲートＧに接続されている。ビット線ＢＬは、メモリセルＭＣのＰ型フラッシュメモリトランジスタのドレインＤに接続されている。メモリセルＭＣのＰ型フラッシュメモリトランジスタのソースＳは、ソース線ＳＬに接続されている。

このように、本実施形態による半導体記憶装置では、メモリアレイ領域１０のＮウェルが、列方向に複数に分割されている。ビット線ＢＬは、これら複数のＮウェルを縦断するように配置されており、各Ｎウェルに形成されたメモリセルＭＣに接続されている。すなわち、１つのビット線ＢＬに対して、異なるＮウェルに形成された複数のメモリセルＭＣがそれぞれ連なるように形成されている。

図４乃至図６は、図１乃至図３のメモリアレイ領域１０を実現するための具体的な装置構造の一例を示す図である。図４は、図２の点線で囲った部分に対応する領域の拡大平面図である。図５は、図４のＡ−Ａ′線断面図である。図６は、図４のＢ−Ｂ′線断面図である。図４中、境界領域とは、メモリアレイ領域と周辺回路領域との間の領域であり、これら領域間の分離や加工上のマージン確保等のために設けられるものである。境界領域は、メモリアレイ領域を一周取り囲むように設けられている。なお、図１乃至図３のメモリアレイ領域１０を実現するための装置構造は、図４乃至図６に示す構造に限定されるものではない。

シリコン基板２０内には、Ｎウェル２２と、Ｐウェル２４とが設けられている。図４において上側のＮウェル２２は図２のＮｗｅｌｌ＿１に対応し、図４において下側のＮウェル２２は図２のＮｗｅｌｌ＿２に対応するものである。Ｐウェル２４は、Ｎウェル（Ｎｗｅｌｌ＿１）とＮウェル（Ｎｗｅｌｌ＿２）との間に設けられている。

シリコン基板２０には、また、活性領域を画定する素子分離絶縁膜２６が形成されている。素子分離絶縁膜２６は、メモリトランジスタを形成する活性領域を画定するとともに、Ｎウェル２２への接続領域であるＮウェルタップ２８、Ｐウェル２４への接続領域Ｐウェルタップ３０を画定する。Ｎウェルタップ２８は、特に限定されるものではないが、例えば、Ｎウェル２２のワード線ＷＬ延在方向の両端部に配置することができる。Ｐウェルタップ２４は、特に限定されるものではないが、例えば、複数のＮウェル２２間の領域にそれぞれ配置することができる。

メモリアレイ領域１０の活性領域上には、トンネルゲート絶縁膜３２、フローティングゲート３４、ゲート間絶縁膜３６及びコントロールゲート３８が積層されてなるＰ型メモリトランジスタが形成されている。コントロールゲート３８は行方向（図４において横方向）に延在して形成されており、行方向に並ぶＰ型メモリトランジスタのコントロールゲート３８を共通接続するワード線ＷＬを形成している。

各ブロックの両端のワード線ＷＬに隣接して設けられたワード線ＷＬと同一構造の２本の配線構造体は、ワード線ＷＬのサイズばらつきを防止する等のために設けられたダミーワード線４０である。また、境界領域に設けられたスタック構造のダミー構造体４２は、メモリアレイ領域の素子と周辺回路領域の素子を作り分けるための工程で付随的に形成されるものである。

Ｐ型メモリトランジスタが形成されたシリコン基板２０上には、層間絶縁膜４４が形成されている。層間絶縁膜４４上には、列方向（図４において縦方向）に延在するビット線ＢＬが形成されている。ビット線ＢＬは、列方向に並ぶＰ型メモリトランジスタのドレイン端子に接続されている。各ブロックの端のビット線ＢＬに隣接して設けられたビット線ＢＬと同一構造の２本の配線構造体は、ビット線ＢＬのサイズばらつきを防止する等のために設けられたダミービット線４６である。

次に、本実施形態による半導体記憶装置の書き込み方法について、図７及び図８を用いて説明する。以下の説明では、図３においてワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルＭＣに書き込む場合を例に説明するが、他のメモリセルＭＣに書き込む場合も同様である。本明細書では、フローティングゲートに電子を注入してメモリトランジスタの閾値電圧を低下する動作を「書き込み」と定義する。

本実施形態による半導体記憶装置への書き込み動作では、各信号線に、例えば図７に示すような駆動電圧を印加する。すなわち、書き込み対象のメモリセル（選択メモリセル）ＭＣが接続されたワード線（選択ワード線：ＷＬ０）には、例えば１０Ｖを印加する。選択メモリセルＭＣが形成されたＮウェル（選択Ｎウェル：Ｎｗｅｌｌ＿１）内に形成された他のメモリセル（非選択メモリセル）ＭＣに接続されたワード線（非選択ワード線：ＷＬ１〜ＷＬ１２７）には、例えば０Ｖを印加する。選択Ｎウェル（Ｎｗｅｌｌ＿１）とは異なるＮウェル（非選択Ｎウェル：Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）内に形成された非選択メモリセルＭＣに接続されたワード線（非選択ワード線：ＷＬ１２８〜ＷＬ５１１）には、例えば２．４Ｖを印加する。選択メモリセルＭＣが接続されたビット線（選択ビット線：ＢＬ０）には、例えば０Ｖを印加する。選択ビット線ＢＬ０とは異なるビット線（非選択ビット線：ＢＬ１〜ＢＬ１０２３）には、例えば２．４Ｖを印加する。選択Ｎウェル（Ｎｗｅｌｌ＿１）には、例えば５Ｖを印加する。非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）には、例えば２．４Ｖを印加する。ソース線ＳＬには、例えば１．８Ｖを印加する。

各信号線にこのような駆動電圧を印加する理由について、以下に説明する。なお、上記駆動電圧の値は、一例を示したものであり、以下に説明する効果を実現しうる範囲で適宜変更が可能である。

本実施形態による半導体記憶装置のＰ型フラッシュメモリトランジスタでは、いわゆるバンド間トンネリング（ＢＴＢＴ：Band-to-band Tunneling）により発生した電子をフローティングゲート（電荷蓄積層）に注入することにより、書き込みを行う。そこで、選択メモリセルＭＣには、ＢＴＢＴにより電子を発生し、この電子を加速してホットエレクトロンとし、フローティングゲートへ注入するように、ドレイン、コントロールゲート及びＮウェルに所定の書き込み電圧を印加する。

各端子に印加する電圧による電界は互いに影響し合うため、それぞれの端子に印加する電圧を独立して決定することは困難であるが、例えば、以下の考えをベースとしてそれぞれの端子に印加する電圧を決定することができる。すなわち、ドレイン−コントロールゲート間に印加する電圧は、急峻な電界を形成してＢＴＢＴにより電子が発生する条件に設定する。ドレイン−Ｎウェル間に印加する電圧は、発生した電子を加速してホットエレクトロンとなる条件に設定する。コントロールゲート−Ｎウェル間に印加する電圧は、生成されたホットエレクトロンがフローティングゲートに注入される条件に設定する。ソースには、ドレインよりも高い電圧、例えばドレインよりも電源電圧分高い電圧を印加する。

具体的には、ドレインには例えば５Ｖを、コントロールゲートには例えば１０Ｖを、Ｎウェルには例えば５Ｖを、ソースには例えば１．８Ｖを、それぞれ印加する。すなわち、選択ビット線ＢＬ０には０Ｖを、選択ワード線ＷＬ０には１０Ｖを、選択Ｎウェル（Ｎｗｅｌｌ＿１）には５Ｖを、ソース線ＳＬには１．８Ｖを、それぞれ印加する。これにより、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルＭＣに書き込みを行うことができる（図８（ａ）参照）。

このとき、選択Ｎウェル（Ｎｗｅｌｌ＿１）内の非選択メモリセルＭＣに接続された非選択ワード線ＷＬ（ＷＬ１〜ＷＬ１２７）には、選択Ｎウェル（Ｎｗｅｌｌ＿１）よりも低い電圧、例えば０Ｖを印加する。これにより、選択ビット線ＢＬ０に接続された選択Ｎウェル（Ｎｗｅｌｌ＿１）内の非選択メモリセルＭＣでは、コントロールゲートとＮウェルとの間の電界によってホットエレクトロンがフローティングゲートに注入されるのを抑制することができる。これにより、非選択メモリセルにおけるドレインディスターブを低減することができる（図８（ｂ）参照）。

非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）には、選択ビット線ＢＬ０との間の電位差が、選択ビット線ＢＬ０と選択Ｎウェル（Ｎｗｅｌｌ＿１）との間の電位差よりも低くなる電圧を印加する。好ましくは、選択ビット線ＢＬ０（ドレイン）と非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）との間の電位差が３Ｖ程度以下となる電圧を印加する。例えば、非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）には、２．４Ｖの電圧を印加する。トンネルゲート絶縁膜を形成する一般的な材料であるシリコン酸化膜のエネルギー障壁は約３．２ｅＶ程度であるため、ドレインとＮウェルとの間の電位差を３Ｖ程度以下に設定することにより、トンネルゲート絶縁膜のエネルギー障壁を乗り越えるホットエレクトロンが発生することを効果的に抑制できる。これにより、非選択メモリセルにおけるドレインディスターブを抑制することができる（図８（ｃ）参照）。

非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）内の非選択メモリセルＭＣに接続された非選択ワード線（ＷＬ１２８〜ＷＬ５１１）には、メモリトランジスタが十分にオフ状態となる電圧を印加する。例えば、非選択ワード線ＷＬ（ＷＬ１２８〜ＷＬ５１１）には、非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）と同じ２．４Ｖの電圧を印加する。非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）の電圧を下げることでバックバイアス効果が弱まるため、トランジスタはオンする方向に動く。しかしながら、非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）の電圧を下げることでホットエレクトロンの発生は抑えられているため、コントロールゲートへの印加電圧を増加してトランジスタをオフ状態とすることで、リーク電流を低減することができる。

なお、非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）内の非選択メモリセルＭＣのリーク電流が無視できる場合には、必ずしも非選択ワード線（ＷＬ１〜ＷＬ１２７）と非選択ワード線ＷＬ（ＷＬ１２８〜ＷＬ５１１）との印加電圧を変える必要はない。リーク電流が無視できる場合には、リーク電流の値自体が小さい場合や、消費電力が問題とならない場合等が挙げられる。

また、非選択ビット線（ＢＬ１〜ＢＬ１０２３）には、Ｎウェル（Ｎｗｅｌｌ＿１〜Ｎｗｅｌｌ＿４）との間の電位差が、選択ビット線ＢＬ０と選択Ｎウェル（Ｎｗｅｌｌ＿１）との間の電位差よりも小さくなる電圧を印加する。好ましくは、非選択ビット線（ＢＬ１〜ＢＬ１０２３）とＮウェル（Ｎｗｅｌｌ＿１〜Ｎｗｅｌｌ＿４）との間の電位差が３Ｖ程度以下となる電圧を印加する。例えば、非選択Ｎウェル（Ｎｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）と同じ２．４Ｖの電圧を印加する。これにより、Ｎウェルの電界によるホットエレクトロンの発生を抑制し、非選択メモリセルにおけるドレインディスターブを抑制することができる。

これにより、非選択メモリセルにおけるドレインディスターブやリーク電流を抑制しつつ、選択メモリセルへの書き込みを行うことができる。

なお、上記説明では、選択ワード線ＷＬに接続された１つのメモリセルＭＣに書き込みを行う場合を示したが、複数のビット線ＢＬを同時に選択し、１の選択ワード線ＷＬに連なる複数のメモリセルＭＣに同時に書き込みを行うようにしてもよい。

次に、本実施形態による半導体記憶装置の消去方法について図９及び図１０を用いて説明する。なお、本明細書では、フローティングゲートから電子を引き抜いてメモリトランジスタの閾値電圧を増加する動作を「消去」と定義する。

本実施形態による半導体記憶装置の消去動作では、同一セクタ内を一括で消去する。例えば図９に示すように、ワード線ＷＬ０〜ＷＬ５１１、ソース線ＳＬ、Ｎウェル（ＮＷｅｌｌ１〜ＮＷｅｌｌ４）に−１０Ｖを印加し、ビット線ＢＬ０〜ＢＬ１０２３をオープンとし、フローティングゲートから電子を引き抜く。或いは、例えば図１０に示すように、ワード線ＷＬ０〜ＷＬ５１１、ビット線ＢＬ０〜ＢＬ１０２３、Ｎウェル（ＮＷｅｌｌ１〜ＮＷｅｌｌ４）に−１０Ｖを印加し、ソース線ＳＬをオープンとし、フローティングゲートから電子を引き抜く。

これにより、メモリアレイ領域１０内の総てのメモリセルＭＣに記憶された情報を消去することができる。

次に、本実施形態による半導体記憶装置の書き込み方法の効果について、図１１乃至図１９を用いてより詳細に説明する。

図１１に示す回路において、ワード線ＷＬ０とビット線ＢＬ０に接続された丸印を付したメモリセルに書き込みを行う場合を想定する。選択ビット線ＢＬ０には０Ｖを印加し、非選択ビット線ＢＬ１には２．４Ｖを印加し、選択ワード線ＷＬ０には１０Ｖを印加し、非選択ワード線ＷＬ１には１．８Ｖを印加し、ソース線ＳＬには１．８Ｖを印加し、Ｎウェルには５Ｖを印加するものとする。メモリセルは、Ｐ型フラッシュメモリトランジスタである。

このとき、非選択ワード線ＷＬ１と選択ビット線ＢＬ０に接続された四角印を付した非選択メモリセルのドレインには、選択メモリセルのドレインと同じ電圧が印加される。非選択ワード線ＷＬ１には選択ワード線ＷＬ０よりも低い電圧が印加されてはいるが、この非選択メモリセルへの書き込みもわずかながら進行する。すなわち、いわゆるドレインディスターブが生じる。

図１２は、図１１の条件で駆動電圧を印加したときのドレインディスターブによる非選択メモリセルのメモリトランジスタの閾値電圧の変化を測定した結果を示すグラフである。縦軸はメモリトランジスタの閾値電圧を表し、横軸はドレインへの電圧の印加時間（ディスターブ時間）を表している。

図１２に示すように、ディスターブ時間が増加するほどに、閾値電圧の絶対値は小さくなる。図１２の例では、１ｍｓｅｃ程度以上のディスターブを受けると、メモリトランジスタの閾値電圧が変化している。１つのメモリセルの書き込み時間を１０μｓｅｃ〜２０μｓｅｃ程度と仮定すると、ディスターブ時間を１ｍｓｅｃ以下にして閾値電圧の変動を抑制するためには、１つのビット線ＢＬに接続されるメモリセルの数を５０個〜１００個程度に抑えることが求められる。

図１３は、非選択ワード線ＷＬ１への印加電圧を低減して０Ｖとした場合の、ドレインディスターブによる非選択メモリセルのメモリトランジスタの閾値電圧の変化を測定した結果を示すグラフである。

図１３に示すように、非選択ワード線ＷＬ１への印加電圧を下げることにより、図１２の場合と比較して、ドレインディスターブを抑制することができる。しかしながら、非選択ワード線ＷＬ１への印加電圧を低下することにより、新たに別の問題が生じる。

図１４は、非選択メモリセルのメモリトランジスタのドレイン電流とゲート電圧との関係を測定した結果を示すグラフである。

図１４に示すように、非選択メモリセルのゲート電圧が１．８Ｖのときのドレイン電流は１ｎＡ未満であるのに対し、ゲート電圧を０Ｖまで低下するとドレイン電流は１桁以上増加する。非選択メモリセルに流れるドレイン電流はいわばリーク電流であり、消費電力を増加する原因となる。１つのビット線ＢＬに連なるメモリセルの数が増加すれば、その分、全体のリーク電流も増加することになる。

このように、ドレインディスターブの影響を抑制する手段として非選択ワード線ＷＬ１に印加する電圧を低下することは、消費電力の観点から好ましくない。

ところで、フラッシュメモリにおいては、高速動作のために、ビット線ＢＬのすぐ近くにセンスアンプを配置することが望ましい。ビット線ＢＬの遠くにセンスアンプを配置するとその分配線の遅延が発生し、動作が遅くなるからである。このため、一般的なレイアウトでは、例えば図１５に示すように、メモリアレイ領域１０に隣接してビット線選択回路／センスアンプ１４が配置される。ドレインディスターブに対して強いメモリセル、例えばＮ型フラッシュメモリトランジスタを用いた半導体記憶装置では、図１５に示すようなレイアウトを適用することができる。

一方、ドレインディスターブに対して制限のあるメモリセル、例えばＰ型フラッシュメモリトランジスタを用いた半導体記憶装置では、前述のように１つのビット線ＢＬに連なるメモリセルの数を少なくせざるを得ず、ビット線ＢＬが短くなる。この結果、例えば図１６に示すように、メモリアレイ領域１０を複数に分割し、それぞれのメモリアレイ領域１０にビット線選択回路／センスアンプ１４を設ける必要がある。

センスアンプは比較的複雑な回路でありチップ内に占める面積は大きいため、分割したメモリアレイ領域１０のそれぞれにビット線選択回路／センスアンプ１４を設けることは、チップ面積の増大に繋がる。

これに対し、本実施形態による半導体記憶装置では、１つのビット線ＢＬに連なるメモリセル数は減らさずに、ビット線ＢＬの延在する方向にＮウェルを分割している。これにより、図１５のレイアウトと比較して、チップ面積を大幅に縮小することができる。

また、Ｎウェルを複数個に分割することにより、選択ビット線ＢＬに接続されたメモリセルＭＣのうち、選択Ｎウェルに形成された非選択メモリセルの数を少なくすることができる。これにより、コントロールゲートへの印加電圧を低くしてドレインディスターブを抑制した場合でも、全体としてのリーク電流を低減することができる。Ｎウェルを分割する数は、許容されるリーク電流の値に応じて、それを実現するためのメモリセルＭＣの数及び全体のワード線の本数に基づき、適宜設定することが望ましい。

また、本実施形態による半導体記憶装置では、選択Ｎウェル（例えばＮｗｅｌｌ＿１）の電圧と、非選択Ｎウェル（例えばＮｗｅｌｌ＿２〜Ｎｗｅｌｌ＿４）の電圧とを別々に制御することができる。これにより、非選択Ｎウェル内に形成された非選択メモリセルに対しては、選択Ｎウェル内に形成されたメモリセルとは別に、ドレインディスターブの少ない電圧条件を採用することができる。

図１７は、非選択Ｎウェル内に形成された非選択メモリセルにおける、ドレインディスターブによるメモリトランジスタの閾値電圧の変化を測定した結果を示すグラフである。縦軸はメモリトランジスタの閾値電圧を表し、横軸はドレインへの電圧の印加時間（ディスターブ時間）を表している。

図１７に示すように、非選択Ｎウェル内に形成された非選択メモリセルに対するドレインディスターブは、選択Ｎウェル内に形成された非選択メモリセルに対するドレインディスターブ（図１２参照）と比較して、大幅に抑制することができる。

図１８は、非選択Ｎウェル内に形成された非選択メモリセルにおける、メモリトランジスタのドレイン電流とコントロールゲート電圧との関係を測定した結果を示すグラフである。

図１８に示すように、ワード線ＷＬに印加する電圧及びＮウェルに印加する電圧を２．４Ｖとすることにより、リーク電流を１ｎＡ以下まで低減することができた。

なお、Ｎ型フラッシュメモリトランジスタを用いた半導体記憶装置において本実施形態の半導体記憶装置と同様にＰウェルを分割した場合には、例えば図１９に示すような印加電圧が想定される。図１９（ａ）は、選択メモリセルへの印加電圧の一例を示している。図１９（ｂ）は、選択Ｐウェル内の選択ビット線に接続された非選択メモリセルへの印加電圧を示している。図１９（ｃ）は、非選択Ｐウェル内の選択ビット線に接続された非選択メモリセルへの印加電圧を示している。

選択メモリセルでは、図１９（ａ）に示すように、ゲートに−９Ｖ、ドレインに５Ｖ、Ｐウェルに０Ｖを印加し、ソースをフローティングとし、フローティングゲートから電子をドレインに引き抜くことにより、書き込みを行う。

選択Ｐウェル内に形成された非選択メモリセルでは、図１９（ｂ）に示すように、ゲートに印加する電圧を低下してフローティングゲート−ドレイン間の電界を緩和し、書き込みを防止する。

非選択Ｐウェル内に形成された非選択メモリセルでは、図１９（ｃ）に示すように、ドレインディスターブをより低下させるためにドレインとゲートとの間の電位差を更に減らす方向の電圧を印加する。このままではトランジスタがオンしてリーク電流が発生するため、Ｐウェルにより負電圧側の電圧を印加し、閾値電圧を上げる対策を行う。ただし、コントロールゲートにはトランジスタをオンさせる方向に電圧をかける必要があり、リーク電流を防止するための根本的な対策にはなっていない。

本実施形態による半導体記憶装置では、非選択Ｎウェル内に形成された非選択メモリセルにおいて、ドレインとコントロールゲートとの間の電位差を拡大する方向にゲートへの印加電圧を増加している。また、ドレインとＮウェルとの間の電圧差を縮小する方向にＮウェルへの印加電圧を減少している。このような電圧の設定方法は、上述のＮ型フラッシュメモリトランジスタの場合とは逆である。

本実施形態による半導体記憶装置とＮ型フラッシュメモリトランジスタを用いた半導体記憶装置との相違点をまとめると、以下のようになる。

本実施形態による半導体記憶装置では、ホットエレクトロンの発生を抑制することによりディスターブを低減する。これに対し、Ｎ型フラッシュメモリトランジスタを用いた半導体記憶装置では、ＦＮトンネル電流を低下することによりディスターブを低減する。

また、本実施形態による半導体記憶装置では、非選択Ｎウェルに印加する電圧を、選択Ｎウェルに印加する電圧と比較して、メモリトランジスタの閾値電圧を浅くする方向にシフトする。これに対し、Ｎ型フラッシュメモリトランジスタを用いた半導体記憶装置では、非選択Ｐウェルに印加する電圧を、選択Ｐウェルに印加する電圧と比較して、メモリトランジスタの閾値電圧を深くする方向にシフトする。

また、本実施形態による半導体記憶装置では、非選択Ｎウェル内の非選択ワード線に印加する電圧を、選択Ｎウェル内の非選択ワード線に印加する電圧と比較して、ドレイン−コントロールゲート間の電位差を大きくする方向にシフトする。これに対し、Ｎ型フラッシュメモリトランジスタを用いた半導体記憶装置では、非選択Ｐウェル内の非選択ワード線に印加する電圧を、選択Ｐウェル内の非選択ワード線に印加する電圧と比較して、ドレイン−コントロールゲート間の電位差を小さくする方向にシフトする。

また、本実施形態による半導体記憶装置では、ドレインディスターブの主対策として、Ｎウェルの電位を低下している。これに対し、Ｎ型フラッシュメモリトランジスタを用いた半導体記憶装置では、ドレインディスターブの主対策として、コントロールゲート−ドレイン間の電位差を縮小している。

また、本実施形態による半導体記憶装置では、リーク電流に対する主対策として、コントロールゲートに印加する電圧を上げてメモリトランジスタをオフにしている。これに対し、Ｎ型フラッシュメモリトランジスタを用いた半導体記憶装置では、Ｐウェルの印加電圧によって閾値電圧を上げる方向にシフトしている。

このように、Ｎ型フラッシュメモリトランジスタでは、書き込みメカニズムがＰ型フラッシュメモリトランジスタとは異なることに起因して、種々の相違がある。Ｎ型フラッシュメモリトランジスタでは、本実施形態による半導体記憶装置と同様の手法によってドレインディスターブとリーク電流の双方の対策を行うことは困難である。

このように、本実施形態によれば、Ｐ型フラッシュメモリトランジスタを有する半導体記憶装置において、ドレインディスターブによる影響を抑制することができる。これにより、半導体記憶装置の信頼性を向上することができる。また、書き込み時のリーク電流を低減することができ、半導体記憶装置の低消費電力化を図ることができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、スタックゲート構造のＰ型フラッシュメモリトランジスタを用いた半導体記憶装置に適用した例を示したが、メモリトランジスタは必ずしもスタックゲート構造である必要はない。例えば、メモリトランジスタとして、ＯＮＯ膜などの絶縁膜を電荷蓄積層として用いるフラッシュメモリトランジスタ、例えばＭＯＮＯＳ型のＰ型フラッシュメモリトランジスタを用いた半導体記憶装置においても同様に適用することができる。

また、上記実施形態に記載した半導体記憶装置の構造や構成材料、駆動電圧の値等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

以上の実施形態に関し、更に以下の付記を開示する。

（付記１） 半導体基板内に形成された第１のＮウェルと、
前記半導体基板内に形成され、前記第１のＮウェルから電気的に分離された第２のＮウェルと、
前記第１のＮウェル内に形成された第１のＰ型メモリトランジスタと、
前記第２のＮウェル内に形成された第２のＰ型メモリトランジスタと、
前記第１のＰ型メモリトランジスタのコントロールゲートに接続された第１のワード線と、
前記第２のＰ型メモリトランジスタのコントロールゲートに接続された第２のワード線と、
前記第１のＰ型メモリトランジスタのドレイン及び前記第２のＰ型メモリトランジスタのドレインに接続された第１のビット線と、
前記第１のＰ型メモリトランジスタへの書き込みの際、前記第１のビット線に第１の電圧を印加し、前記第１のＮウェルに第２の電圧を印加し、前記第２のＮウェルに前記第２の電圧よりも低い第３の電圧を印加する制御回路と
を有することを特徴とする半導体記憶装置。

（付記２） 付記１記載の半導体記憶装置において、
前記第１の電圧と前記第３の電圧との間の電位差は、３Ｖ以下である
ことを特徴とする半導体記憶装置。

（付記３） 付記１又は２記載の半導体記憶装置において、
前記第１のＮウェル内に形成され、ドレインが前記第１のビット線に接続された第３のＰ型メモリトランジスタと、
前記第３のＰ型メモリトランジスタのコントロールゲートに接続された第３のワード線とを更に有し、
前記制御回路は、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第３のワード線に、前記第２の電圧よりも低い第４の電圧を印加する
ことを特徴とする半導体記憶装置。

（付記４） 付記１乃至３のいずれか１項に記載の半導体記憶装置において、
前記制御回路は、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第２のワード線に、前記第２のＰ型メモリトランジスタがオフ状態になる第５の電圧を印加する
ことを特徴とする半導体記憶装置。

（付記５） 付記１乃至４のいずれか１項に記載の半導体記憶装置において、
前記第１のＮウェル内に形成され、コントロールゲートが前記第１のワード線に接続された第４のＰ型メモリトランジスタと、
前記第４のＰ型メモリトランジスタのドレインに接続された第２のビット線とを更に有し、
前記制御回路は、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第２のビット線に、前記第１の電圧よりも高い第６の電圧を印加する
ことを特徴とする半導体記憶装置。

（付記６） 付記５記載の半導体記憶装置において、
前記第２の電圧と前記第６の電圧との間の電位差は、３Ｖ以下である
ことを特徴とする半導体記憶装置。

（付記７） 付記１乃至６のいずれか１項に記載の半導体記憶装置において、
前記制御装置は、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第１のワード線に第７の電圧を印加し、前記第１の電圧及び前記第７の電圧の印加により生じるバンド間トンネリングによって電子を生成し、前記電子を前記第１の電圧と前記第２の電圧との間の電位差で加速して前記第１のＰ型メモリトランジスタの電荷蓄積層へ注入することにより、書き込みを行う
ことを特徴とする半導体記憶装置。

（付記８） 半導体基板内に形成された第１のＮウェルと、前記半導体基板内に形成され、前記第１のＮウェルから電気的に分離された第２のＮウェルと、前記第１のＮウェル内に形成された第１のＰ型メモリトランジスタと、前記第２のＮウェル内に形成された第２のＰ型メモリトランジスタと、前記第１のＰ型メモリトランジスタのコントロールゲートに接続された第１のワード線と、前記第２のＰ型メモリトランジスタのコントロールゲートに接続された第２のワード線と、前記第１のＰ型メモリトランジスタのドレイン及び前記第２のＰ型メモリトランジスタのドレインに接続された第１のビット線とを有する半導体記憶装置の駆動方法であって、
前記第１のＰ型メモリトランジスタへの書き込みの際、前記第１のビット線に第１の電圧を印加し、前記第１のＮウェルに第２の電圧を印加し、前記第２のＮウェルに前記第２の電圧よりも低い第３の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。

（付記９） 付記８記載の半導体記憶装置の駆動方法において、
前記第１の電圧と前記第３の電圧との間の電位差は、３Ｖ以下である
ことを特徴とする半導体記憶装置の駆動方法。

（付記１０） 付記８又は９記載の半導体記憶装置の駆動方法において、
前記半導体記憶装置は、前記第１のＮウェル内に形成され、ドレインが前記第１のビット線に接続された第３のＰ型メモリトランジスタと、前記第３のＰ型メモリトランジスタのコントロールゲートに接続された第３のワード線とを更に有し、
前記第１のＰ型メモリトランジスタへの書き込みの際、前記第３のワード線に、前記第２の電圧よりも低い第４の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。

（付記１１） 付記８乃至１０のいずれか１項に記載の半導体記憶装置の駆動方法において、
前記第１のＰ型メモリトランジスタへの書き込みの際、前記第２のワード線に、前記第２のＰ型メモリトランジスタがオフ状態になる第５の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。

（付記１２） 付記８乃至１１のいずれか１項に記載の半導体記憶装置の駆動方法において、
前記半導体記憶装置は、前記第１のＮウェル内に形成され、コントロールゲートが前記第１のワード線に接続された第４のＰ型メモリトランジスタと、前記第４のＰ型メモリトランジスタのドレインに接続された第２のビット線とを更に有し、
前記第１のＰ型メモリトランジスタへの書き込みの際、前記第２のビット線に、前記第１の電圧よりも高い第６の電圧を印加する
ことを特徴とする半導体記憶装置の駆動方法。

（付記１３） 付記１２記載の半導体記憶装置の駆動方法において、
前記第２の電圧と前記第６の電圧との間の電位差は、３Ｖ以下である
ことを特徴とする半導体記憶装置の駆動方法。

（付記１４） 付記８乃至１３のいずれか１項に記載の半導体記憶装置の駆動方法において、
前記第１のワード線に第７の電圧を印加し、前記第１の電圧及び前記第７の電圧の印加により生じるバンド間トンネリングによって電子を生成し、前記電子を前記第１の電圧と前記第２の電圧との間の電位差で加速して前記第１のＰ型メモリトランジスタの電荷蓄積層へ注入することにより、前記第１のＰ型メモリトランジスタへの書き込みを行う
ことを特徴とする半導体記憶装置の駆動方法。

（付記１５） 付記８乃至１４のいずれか１項に記載の半導体記憶装置の駆動方法において、
前記第１のＰ型メモリトランジスタ及び前記第２のＰ型メモリトランジスタの消去を同時に行う
ことを特徴とする半導体記憶装置の駆動方法。

１０…メモリアレイ領域
１２…ワード線選択回路
１４…ビット線選択回路／センスアンプ
１６…ウェル電圧制御回路１６
１８…制御回路
２０…シリコン基板
２２…Ｎウェル
２４…Ｐウェル
２６…素子分離絶縁膜
２８…Ｎウェルタップ
３０…Ｐウェルタップ
３２…トンネルゲート絶縁膜
３４…フローティングゲート
３６…ゲート間絶縁膜
３８…コントロールゲート
４０…ダミーワード線
４２…ダミー構造体
４４…層間絶縁膜
４６…ダミービット線

Claims (10)

1. 半導体基板内に形成された第１のＮウェルと、
   前記半導体基板内に形成され、前記第１のＮウェルから電気的に分離された第２のＮウェルと、
   前記第１のＮウェル内に形成された第１のＰ型メモリトランジスタと、
   前記第２のＮウェル内に形成された第２のＰ型メモリトランジスタと、
   前記第１のＰ型メモリトランジスタのコントロールゲートに接続された第１のワード線と、
   前記第２のＰ型メモリトランジスタのコントロールゲートに接続された第２のワード線と、
   前記第１のＰ型メモリトランジスタのドレイン及び前記第２のＰ型メモリトランジスタのドレインに接続された第１のビット線と、
   前記第１のＰ型メモリトランジスタへの書き込みの際、前記第１のビット線に第１の電圧を印加し、前記第１のＮウェルに第２の電圧を印加し、前記第２のＮウェルに前記第２の電圧よりも低い第３の電圧を印加する制御回路と
   を有することを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第１のＮウェル内に形成され、ドレインが前記第１のビット線に接続された第３のＰ型メモリトランジスタと、
   前記第３のＰ型メモリトランジスタのコントロールゲートに接続された第３のワード線とを更に有し、
   前記制御回路は、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第３のワード線に、前記第２の電圧よりも低い第４の電圧を印加する
   ことを特徴とする半導体記憶装置。
3. 請求項１又は２記載の半導体記憶装置において、
   前記制御回路は、前記第１のＰ型メモリトランジスタへの書き込みの際、前記第２のワード線に、前記第２のＰ型メモリトランジスタがオフ状態になる第５の電圧を印加する
   ことを特徴とする半導体記憶装置。
4. 半導体基板内に形成された第１のＮウェルと、前記半導体基板内に形成され、前記第１のＮウェルから電気的に分離された第２のＮウェルと、前記第１のＮウェル内に形成された第１のＰ型メモリトランジスタと、前記第２のＮウェル内に形成された第２のＰ型メモリトランジスタと、前記第１のＰ型メモリトランジスタのコントロールゲートに接続された第１のワード線と、前記第２のＰ型メモリトランジスタのコントロールゲートに接続された第２のワード線と、前記第１のＰ型メモリトランジスタのドレイン及び前記第２のＰ型メモリトランジスタのドレインに接続された第１のビット線とを有する半導体記憶装置の駆動方法であって、
   前記第１のＰ型メモリトランジスタへの書き込みの際、前記第１のビット線に第１の電圧を印加し、前記第１のＮウェルに第２の電圧を印加し、前記第２のＮウェルに前記第２の電圧よりも低い第３の電圧を印加する
   ことを特徴とする半導体記憶装置の駆動方法。
5. 請求項４記載の半導体記憶装置の駆動方法において、
   前記第１の電圧と前記第３の電圧との間の電位差は、３Ｖ以下である
   ことを特徴とする半導体記憶装置の駆動方法。
6. 請求項４又は５記載の半導体記憶装置の駆動方法において、
   前記半導体記憶装置は、前記第１のＮウェル内に形成され、ドレインが前記第１のビット線に接続された第３のＰ型メモリトランジスタと、前記第３のＰ型メモリトランジスタのコントロールゲートに接続された第３のワード線とを更に有し、
   前記第１のＰ型メモリトランジスタへの書き込みの際、前記第３のワード線に、前記第２の電圧よりも低い第４の電圧を印加する
   ことを特徴とする半導体記憶装置の駆動方法。
7. 請求項４乃至６のいずれか１項に記載の半導体記憶装置の駆動方法において、
   前記第１のＰ型メモリトランジスタへの書き込みの際、前記第２のワード線に、前記第２のＰ型メモリトランジスタがオフ状態になる第５の電圧を印加する
   ことを特徴とする半導体記憶装置の駆動方法。
8. 請求項４乃至７のいずれか１項に記載の半導体記憶装置の駆動方法において、
   前記半導体記憶装置は、前記第１のＮウェル内に形成され、コントロールゲートが前記第１のワード線に接続された第４のＰ型メモリトランジスタと、前記第４のＰ型メモリトランジスタのドレインに接続された第２のビット線とを更に有し、
   前記第１のＰ型メモリトランジスタへの書き込みの際、前記第２のビット線に、前記第１の電圧よりも高い第６の電圧を印加する
   ことを特徴とする半導体記憶装置の駆動方法。
9. 請求項８記載の半導体記憶装置の駆動方法において、
   前記第２の電圧と前記第６の電圧との間の電位差は、３Ｖ以下である
   ことを特徴とする半導体記憶装置の駆動方法。
10. 請求項４乃至９のいずれか１項に記載の半導体記憶装置の駆動方法において、
    前記第１のワード線に第７の電圧を印加し、前記第１の電圧及び前記第７の電圧の印加により生じるバンド間トンネリングによって電子を生成し、前記電子を前記第１の電圧と前記第２の電圧との間の電位差で加速して前記第１のＰ型メモリトランジスタの電荷蓄積層へ注入することにより、前記第１のＰ型メモリトランジスタへの書き込みを行う
    ことを特徴とする半導体記憶装置の駆動方法。
    

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