JP5045696B2 - 半導体記憶装置及びその書き込み方法 - Google Patents

半導体記憶装置及びその書き込み方法 Download PDF

Info

Publication number
JP5045696B2
JP5045696B2 JP2009053770A JP2009053770A JP5045696B2 JP 5045696 B2 JP5045696 B2 JP 5045696B2 JP 2009053770 A JP2009053770 A JP 2009053770A JP 2009053770 A JP2009053770 A JP 2009053770A JP 5045696 B2 JP5045696 B2 JP 5045696B2
Authority
JP
Japan
Prior art keywords
diffusion layer
power supply
supply circuit
memory device
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009053770A
Other languages
English (en)
Other versions
JP2009151930A (ja
Inventor
泰示 江間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2009053770A priority Critical patent/JP5045696B2/ja
Publication of JP2009151930A publication Critical patent/JP2009151930A/ja
Application granted granted Critical
Publication of JP5045696B2 publication Critical patent/JP5045696B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Read Only Memory (AREA)

Description

本発明は、半導体記憶装置及びその書き込み方法に係り、特に、電荷を蓄積することにより情報を記憶する半導体記憶装置及びその書き込み方法に関する。
書き換え可能な不揮発性半導体記憶装置として、フローティングゲートに電荷を蓄積することにより情報を記憶する、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭなどが一般に知られている。これら半導体記憶装置のプログラミングでは、フローティングゲートに電荷を注入することにより情報の書き込みが行われ、フローティングゲートに蓄積された電荷を引き抜くことにより情報の消去が行われる。
従来の半導体記憶装置の一般的なプログラム方法について、図１４乃至図１７を用いて説明する。
図１４（ａ）は書き込み時の印加電圧の一例を示したものであり、図１４（ｂ）は消去時の印加電圧の一例を示したものである。
Ｐ型半導体基板２００中には、Ｎ型ウェル２０２が形成されている。Ｎ型ウェル２０２内には、Ｐ型ウェル２０４が形成されている。Ｐ型ウェル２０４内には、電荷蓄積層としてのフローティングゲート２０６と、ワード線（ＷＬ）に接続されたコントロールゲート２０８と、ソース線（ＳＬ）に接続されたソース拡散層２１０と、ビット線（ＢＬ）に接続されたドレイン拡散層２１２とを有するメモリセルトランジスタが形成されている。
メモリセルトランジスタへの記憶情報の書き込みの際には、図１４（ａ）に示すように、ビット線（ＢＬ）を介してドレイン拡散層２１２には５Ｖが印加され、ワード線（ＷＬ）を介してコントロールゲート２０８には１０Ｖが印加され、ソース拡散層２１０はソース線（ＳＬ）を介して接地され、Ｐ型ウェル２０４は接地される。これにより、ソース拡散層２１０とドレイン拡散層２１２との間に電流が流れ、それに伴って発生するホットエレクトロンの一部がフローティングゲート２０６に注入される。フローティングゲート２０６に負の電荷（電子）が注入されることにより、メモリセルトランジスタの閾値電圧Ｖｔは高い状態となる。この状態を、プログラム状態（program-state）と呼ぶ。
メモリセルトランジスタに記憶された情報の消去の際には、図１４（ｂ）に示すように、ワード線（ＷＬ）を介してコントロールゲート２０８には−１０Ｖが印加され、Ｎ型ウェル２０２及びＰ型ウェル２０４には＋１０Ｖが印加され、ソース拡散層２１０及びドレイン拡散層２１２はフローティングの状態とされる。これにより、フローティングゲート２０６とＰ型ウェル２０４との間に形成されたトンネル絶縁膜に高電圧が印加され、フローティングゲート２０６に蓄積された電子がトンネル現象によってＰ型ウェル２０４に放出される。フローティングゲート２０６に蓄積された電子が放出されるとメモリセルトランジスタの閾値電圧Ｖｔは低い状態となる。この状態を、消去状態（erase-state）と呼
ぶ。
図１５は、情報読み出し時の印加電圧の一例を示したものである。
メモリセルに記憶された情報の読み出しの際には、読み出し対象のメモリセルトランジスタＭＣが接続されたワード線（ＷＬ１）には例えば５Ｖが印加され（選択）、それ以外のワード線（ＷＬ０、ＷＬ２、ＷＬ３、…）の電圧は例えば０Ｖとされる（非選択）。読み出し対象のメモリセルトランジスタＭＣが接続されたビット線（ＢＬ１）には例えば０．５Ｖが印加され（選択）、他のビット線（ＢＬ０、ＢＬ２、ＢＬ３、…）は例えばフローティング状態とされる（非選択）。また、各メモリセルトランジスタＭＣのソース拡散層１１０に接続されるソース線（ＳＬ）及びＰ型ウェル１０４は、接地される。そして、読み出し対象のメモリセルトランジスタＭＣが接続されたビット線（ＢＬ１）に流れる電流の値に応じて、大きければ当該メモリセルトランジスタＭＣが消去状態であると判定し、小さければ当該メモリセルトランジスタＭＣがプログラム状態であると判定する。
したがって、プログラム状態のセルは、選択／非選択に関わらず、電流を流さなければよい。一方、消去状態のセルは選択された場合（ＷＬ＝５Ｖ）には大きな電流を流す必要があるが、非選択の場合（ＷＬ＝０Ｖ）にまで電流が流れてしまうと消去状態であるにもかかわらず選択されたビット線に電流が流れてしまい、記憶情報を正しく読み出すことができない。これを防止するためには、非選択の場合（ＷＬ＝０Ｖ）にはビット線ＢＬに電流が流れないようにする必要がある。
図１６は、メモリセルトランジスタの閾値電圧Ｖｔの分布を模式的に示したものである。
上述のように、プログラム状態は選択／非選択に関わらず電流を流さなければよく、一定閾値電圧（図中、ＶＴ３）以上であればよい。一方、消去状態はセルが選択された場合には大きな電流を流し、非選択の場合には電流が流れてはならないという２つの制約を満たす必要があり、閾値電圧は一定値（ＶＴ２）以下、一定値（ＶＴ１）以上でなければならない。
一般的に、メモリセルの書き込み及び消去特性にはばらつきが避けられず、図１６に示すように、プログラム状態及び消去状態の閾値電圧Ｖｔは、メモリセルアレイ内でばらつきを有する。特に、消去状態のばらつきはプログラム状態のばらつきよりも大きいのが通常であり、トンネル電流による消去を行った後に閾値電圧がＶＴ１以下となるメモリセルが発生してしまう。このようにＶＴ１以下の閾値電圧を有するセルを過剰消去セル（over
erase cell）と呼び、消去後には書き戻しのプログラムが必要となる。
消去後の書き戻しプログラムでは、ワード線（ＷＬ）に例えば０Ｖを印加し、ビット線（ＢＬ）に例えば５Ｖを印加し、ソース線（ＳＬ）及びＰ型ウェル２０４を接地することにより、軽い書き込みを行う。この書き戻しプログラムを、自己収束プログラム（self-convergent program）と呼ぶ。なお、消去後の書き戻しプログラムについては、例えば特許文献１及び特許文献２に詳述されている。
図１７は、書き戻し動作における印加電圧の一例を示したものである。
書き戻しプログラムの際には、選択されたビット線（ＢＬ１）には例えば５Ｖが印加され、他のビット線（ＢＬ０、ＢＬ２、ＢＬ３、…）は例えばフローティング状態とされる。総てのワード線（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、…）、各メモリセルトランジスタのソース拡散層２１０に接続されるソース線（ＳＬ）及びＰ型ウェル２０４は、接地される。これにより、選択されたビット線（ＢＬ）に接続され且つワード線（ＷＬ）が０Ｖでも電流が流れるほどの閾値電圧Ｖｔの小さいセルに書き込みが行われる。書き戻しプログラムは、ビット線毎に行われる。
上述のように、メモリセルトランジスタの書き込みに用いられる電圧には、電源電圧よりも高い５Ｖといった高電圧が必要である。そこで、チップ内部にはこのような高電圧を発生する昇圧回路が設けられており、この昇圧回路により発生した高電圧を利用して、メモリセルトランジスタのプログラミングが行われる。なお、昇圧回路については、例えば特許文献３及び特許文献４に記載されている。
特開２０００−２６８５８６号公報 特開２０００−３０６３９０号公報 特開平０６−０６２５６２号公報 特開２００４−２９７９２２号公報
図１８は、メモリセルアレイを構成するメモリセルトランジスタの閾値電圧Ｖｔの最頻値（メジアン）と、総てのワード線を接地したときにビット線に流れる電流の関係とを模式的に示したものである。
メモリセルトランジスタの閾値電圧Ｖｔの最頻値が小さくなると、閾値電圧Ｖｔの小さなセルの数が増大し、メモリセルトランジスタのサブスレショルド電流が増大する。これによって、総てのワード線を接地した状態であっても、ビット線を流れる電流は指数関数的に増大する。更に、書き込み時のように５Ｖといった高電圧がビット線に印加されると、前述したサブスレショルド電流に加えてパンチスルー電流が流れ、ビット線を流れる電流は急激に増大する。
書き込み時に印加する高電圧は内部昇圧回路によって発生されるが、内部昇圧回路が供給できる電流能力は昇圧回路のポンピングキャパシタの大きさ等によって律速される。もし、昇圧回路の電流供給能力がビット線を流れる電流よりも小さいと、書き込み時にビット線に印加される電圧は降下してしまい、著しい場合には書き込みができなくなってしまう。昇圧回路の電流供給能力を大きくすればこうした電圧降下の問題は防止できるが、その場合にはポンピングキャパシタを大きくする必要があり、チップ面積が増大し、また書き込み時の消費電力が大きくなってしまう。
書き戻しプログラム時には過剰消去セルが存在し且つビット線毎に一括して行うため、このビット線リーク電流の影響は特に深刻である。通常の書き込みでは過剰消去セルが存在しないものの、選択ワード線に印加される電圧が大きいことから選択したセルに流れる電流も大きく、昇圧回路の電流能力とのバランスは重要な課題である。
本発明の目的は、チップ面積の増大を抑制しつつ、書き込み時にビット線に流れるリーク電流を低減しうる半導体記憶装置の構造及びその書き込み方法を提供することにある。
本発明の一観点によれば、半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、前記Ｎ型メモリセルトランジスタへの書き込みの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する負電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に正電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる書き込み手段とを有し、前記Ｎ型メモリセルトランジスタは、前記半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルの上に形成されており、前記Ｐ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている半導体記憶装置が提供される。
また、本発明の他の観点によれば、半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、前記Ｎ型メモリセルトランジスタの書き戻しの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する負電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に負電圧を印加する書き込み手段とを有し、前記Ｎ型メモリセルトランジスタは、前記半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルの上に形成されており、前記Ｐ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路とを有する半導体記憶装置の書き込み方法であって、前記Ｎ型メモリセルトランジスタは、前記半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルの上に形成されており、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する負電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に正電圧を印加し、前記Ｐ型ウェルに前記第２の電源回路とは異なる他の電源回路から供給された負電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる半導体記憶装置の書き込み方法が提供される。
また、本発明の更に他の観点によれば、半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、前記Ｐ型メモリセルトランジスタへの書き込みの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する正電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に負電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる書き込み手段とを有し、前記Ｐ型メモリセルトランジスタは、前記半導体基板に形成されたＰ型ウェル内に形成されたＮ型ウェルの上に形成されており、前記Ｎ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、前記Ｐ型メモリセルトランジスタの書き戻しの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する正電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に正電圧を印加する書き込み手段とを有し、前記Ｐ型メモリセルトランジスタは、前記半導体基板に形成されたＰ型ウェル内に形成されたＮ型ウェルの上に形成されており、前記Ｎ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている半導体記憶装置が提供される。
また、本発明の更に他の観点によれば、半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路とを有する半導体記憶装置の書き込み方法であって、前記Ｐ型メモリセルトランジスタは、前記半導体基板に形成されたＰ型ウェル内に形成されたＮ型ウェルの上に形成されており、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する正電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に負電圧を印加し、前記Ｎ型ウェルに前記第２の電源回路とは異なる他の電源回路から供給された正電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる半導体記憶装置の書き込み方法が提供される。
本発明によれば、Ｎ型メモリセルトランジスタのソース線側に負電圧を供給する内部昇圧回路を接続し、ソースの電位を基準電位として他の端子に所定の電位を印加することにより書き戻しプログラムを行うので、ビット線に流れる電流が大きくてソース電位が上昇しても、当該ソース電位の上昇によってリーク電流が自動的に抑制され、プログラムの際にソースの電位が過度に上昇することを抑制することができる。これにより、プログラム時にビット線に流れるリーク電流を低減することができ、内部昇圧回路のポンピングキャパシタの面積を小さくすることができる。これにより、半導体記憶装置のチップ面積を縮小し、プログラム時の消費電力を低減することができる。
本発明の第１実施形態による半導体記憶装置の構造を示す回路図である。 本発明の第１実施形態による半導体記憶装置の書き込み方法を示す回路図である。 本発明の第１実施形態による半導体記憶装置の書き戻しプログラムの際にメモリセルトランジスタＭＣの各端子に印加される電圧を示す図である。 書き戻しプログラムの際のソース電位及びビット線電流の時間変化を示すグラフである。 本発明の第１実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。 本発明の第２実施形態による半導体記憶装置の書き込み方法を示す回路図である。 本発明の第３実施形態による半導体記憶装置の構造を示す回路図である。 本発明の第３実施形態による半導体記憶装置の書き込み方法を示す回路図である。 本発明の第４実施形態による半導体記憶装置の構造を示す回路図である。 本発明の第４実施形態による半導体記憶装置の書き込み方法を示す回路図（その１）である。 本発明の第４実施形態による半導体記憶装置の書き込み方法を示す回路図（その２）である。 本発明の第４実施形態による半導体記憶装置の構造を示す平面図である。 本発明の第４実施形態による半導体記憶装置の構造を示す概略断面図である。 従来の半導体記憶装置及びその書き込み方法及び消去方法を示す概略断面図である。 従来の半導体記憶装置の読み出し方法を示す回路図である。 消去状態及びプログラム状態におけるメモリセルトランジスタの閾値電圧の分布を示すグラフである。 従来の半導体記憶装置の書き戻しプログラムの方法を示す回路図である。 ビット線に流れるリーク電流とメモリセルトランジスタの閾値電圧との関係を示すグラフである。
［第１実施形態］
本発明の第１実施形態による半導体記憶装置及びその書き込み方法について図１乃至図５を用いて説明する。
図１は本実施形態による半導体記憶装置の構造を示す回路図、図２は本実施形態による半導体記憶装置の書き込み方法を示す回路図、図３は書き戻しプログラムの際にメモリセルトランジスタＭＣの各端子に印加される電圧を示す図、図４は書き戻しプログラムの際のソース電位及びビット線電流の時間変化を示すグラフ、図５は本実施形態による半導体記憶装置の書き込み方法を示すタイムチャートである。
はじめに、本実施形態による半導体記憶装置の構造について図１を用いて説明する。
図１に示すように、メモリセルトランジスタＭＣが行方向（図面、横方向）及び列方向（図面、縦方向）に並ぶようにマトリクス状に配置され、メモリセルアレイが構成されている。
メモリセルアレイの各行に対応して、行方向に延在するワード線ＷＬ（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…）がそれぞれ設けられている。行方向に並ぶメモリセルトランジスタＭＣのゲート端子は、対応するワード線ＷＬによって共通接続されている。
メモリセルアレイの各列に対応して、列方向に延在するビット線ＢＬ（ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…）がそれぞれ設けられている。列方向に並ぶメモリセルトランジスタＭＣのソース／ドレイン端子の一方の端子（例えばドレイン端子）は、対応するビット線ＢＬによって共通接続されている。メモリセルトランジスタＭＣのソース／ドレイン端子の他方の端子（例えばソース端子）は、ソース線ＳＬによって共通接続されている。
ワード線ＷＬには行スイッチング回路１００が接続されており、任意のワード線ＷＬに所定の駆動電圧を印加できるようになっている。ビット線ＢＬには列スイッチング回路１０２が接続されており、任意のビット線ＢＬに所定の駆動電圧を印加できるようになっている。列スイッチング回路１０２にはセンスアンプ１０４が接続されている。ソース線ＳＬには、ソース線スイッチング回路１０６を介して、電源電圧を昇圧するプログラム用内部昇圧回路１０８が接続されている。プログラム用内部昇圧回路１０８とは、チップ内部に組み込まれた電源回路であり、プログラムに必要な高電圧を発生するチャージポンプ回路を含むものである。
なお、図示していないが、メモリセルトランジスタＭＣは、Ｐ型半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルに形成されている。これらＮ型ウェル及びＰ型ウェルはスイッチング回路を経由して外部に接続されており、動作に合わせて所望の電圧が供給できるように構成されている。
次に、本実施形態による半導体記憶装置の書き込み方法について図２乃至図５を用いて説明する。
図２は、書き戻しのプログラムを行う場合の詳細な回路図及び印加電圧を示したものである。
図２に示すように、選択されたビット線（図中、ビット線ＢＬｎ）は、列スイッチング回路１０２及びプログラム／読み出し動作切り換えスイッチ１１０を介して、基準電圧に接続されている。プログラム／読み出し動作切り換えスイッチ１１０は、プログラム動作の際にはビット線ＢＬに所定の電圧を印加し、読み出し動作の際にはビット線ＢＬをセンス回路１１２に接続するためのものである。基準電圧とは、動作の際に基準となる電圧であり、通常は接地電位である。
選択されていないビット線（図中、ビット線ＢＬｎ−１）には、列スイッチング回路１０２及び図示しないプログラム／読み出し動作切り換えスイッチを介して、例えば−５Ｖの電圧が印加されている。選択されていないビット線（ビット線ＢＬｎ−１）のスイッチング用トランジスタには例えば−５Ｖの駆動電圧が印加されており、選択されていないビット線はフローティング状態となっている。
ソース線ＳＬには、ソース線スイッチング回路１０６を介して、プログラム用内部昇圧回路１０８から供給される例えば−５Ｖの電圧が印加されている。
選択されたワード線（図中、ワード線ＷＬｍ）及び選択されていないワード線（図中、ワード線ＷＬｍ＋１）の双方には、図示しない行スイッチング回路を介して、例えば−５Ｖの電圧が印加されている。なお、ワード線ＷＬに接続される電源は、ソース線ＳＬに接続されるプログラム用内部昇圧回路１０８とは別の電源である。
メモリセルトランジスタＭＣが形成されたＰ型ウェルには、Ｐ型ウェルスイッチング回路１１４を介して、例えば−５Ｖの電圧が印加されている。なお、Ｐ型ウェルに接続される電源は、ソース線ＳＬに接続されるプログラム用内部昇圧回路１０８とは別の電源である。
列スイッチング回路１０２、Ｐ型ウェルスイッチング回路１１４等、高電圧が印加されるスイッチング回路は、動作時耐圧を向上する目的で、トランジスタを２段に直列接続した構造（カスケード（cascode）構造）となっている。
図３は、選択されたメモリセルトランジスタＭＣのみを抜き出し、書き戻しプログラムの際にメモリセルトランジスタＭＣの各端子に印加される電圧を示したものである。
図３に示すように、書き戻しプログラムの際には、Ｎ型ウェル１４は基準電圧に接続され、Ｐ型ウェル１６には−５Ｖが印加され、ドレイン拡散層２８はビット線ＢＬを介して基準電圧に接続され、コントロールゲート２４にはワード線ＷＬを介して−５Ｖが印加され、ソース拡散層２６にはソース線ＳＬを介してプログラム用内部昇圧回路１０８から供給された−５Ｖが印加される。
このように、本実施形態による半導体記憶装置の書き込み方法は、プログラム用内部昇圧回路１０８から供給される−５Ｖの電圧をソース線ＳＬに接続し、このソース線ＳＬの電位を基準としてプログラムに必要な電位差を各端子に与えるものである。ソース線ＳＬに供給する負の電圧は、ビット線ＢＬが基準電圧となるように設定されている。メモリセルトランジスタＭＣは、Ｐ型半導体基板１０に形成されたＮ型ウェル１４内のＰ型ウェル１６（二重ウェル）に形成されており、周辺ロジック回路等の形成されるＰ型ウェルとは電気的に分離されている。したがって、Ｐ型ウェル１６に−５Ｖの負電圧を印加しても何ら支障はない。
図４は、プログラム用内部昇圧回路１０８の電流供給能力がビット線ＢＬを流れる電流よりも小さい場合における、書き戻しプログラムの際のソース電位及びビット線電流の時間変化を示すグラフである。
プログラム用内部昇圧回路１０８の電流供給能力がビット線ＢＬを流れる電流よりも大きければ、メモリセルトランジスタＭＣのソース−ドレイン間には電位差５Ｖがそのまま印加され、支障なく自己収束書き込みを行うことができる。
これに対し、プログラム用内部昇圧回路１０８の電流供給能力がビット線ＢＬを流れる電流よりも小さい場合には、プログラム用内部昇圧回路１０８の出力電圧は、絶対値が降下する。これにより、ソース線ＳＬに印加される電圧は上昇することになる。
しかしながら、ソース線ＳＬに印加される電圧が上昇すると、メモリセルトランジスタＭＣのソース電位が上昇してＰ型ウェルとの間に電位差が生じ、バックバイアス効果（ＶＢＢ効果）によってメモリセルトランジスタＭＣの閾値電圧Ｖｔが上昇する。また、コントロールゲートとソースとの間にもトランジスタをオフする方向に電位差が生じる（ＶＧＳ効果）。そして、これら両方の効果により、ビット線ＢＬを流れる電流が減少する（図４の点線より左側の段階）。
この結果、プログラム用内部昇圧回路の能力と釣り合う電流がビット線ＢＬを流れるようになり、ソース線ＳＬの電位の上昇は自動的に抑制される。前述の通り、ビット線ＢＬを流れる電流はメモリセルトランジスタの閾値電圧Ｖｔに対して指数関数的に依存するため、ソース線ＳＬの電位の上昇は例えば０．５Ｖ程度と非常に小さく抑えられ、自己収束書き込みのスピードは実用的な範囲に十分入る。
一旦プログラムがされれば、閾値電圧Ｖｔの上昇によってビット線ＢＬを流れる電流は急速に減少し、プログラム用内部昇圧回路１０８の能力の範囲内に入り、書き込みは支障なく行うことができる（図４の点線よりも右側の段階）。
従来技術では、プログラム用内部昇圧回路をドレイン端子に印加していたため、上述のバックバイアス効果等のリーク電流を抑制するメカニズムは働かない。したがって、プログラム用内部昇圧回路の電流供給能力がビット線を流れる電流よりも小さければドレインに印加される電圧が降下してしまい、著しい場合には書き込むことができない。
なお、書き戻しではない通常のプログラムを行う場合には、上述の書き込み方法において、ワード線ＷＬに−５Ｖの電圧を印加する代わりに、選択されたワード線に例えば５Ｖの電圧を印加するようにすればよい。
また、メモリセルトランジスタに記憶された情報を読み出す場合には、プログラム／読み出し動作切り換えスイッチ１１０によってビット線ＢＬとセンス回路１１２とを接続するとともに、選択されたビット線ＢＬに例えば０．５Ｖの電圧を印加し、選択されていないビット線にＢＬをフローティング状態にし、選択されたワード線に例えば５Ｖの電圧を印加し、選択されていないワード線ＷＬ、ソース線ＳＬ及びＰ型ウェル１０４を例えば基準電圧に接続するようにすればよい（図１５参照）。
次に、書き戻しのプログラムを行う場合の具体的な手順について図２及び図５を用いて説明する。
まず、Ｐ型ウェルスイッチング回路１１４のスイッチング用トランジスタに所定の駆動電圧（例えば１Ｖ及び５Ｖ）を印加してオン状態とし、Ｐ型ウェルスイッチング回路１１４を介してＰ型ウェルに例えば−５Ｖの電圧を印加する。
次いで、行スイッチング回路１００のスイッチング用トランジスタに所定の駆動電圧（例えば５Ｖ）を印加してオン状態とし、行スイッチング回路１００を介してワード線（ワード線ＷＬｍ，ＷＬｍ＋１）に例えば−５Ｖの電圧を印加する。
次いで、列スイッチング回路１０２のスイッチング用トランジスタに所定の駆動電圧を印加し、選択されたビット線（ビット線ＢＬｎ）及び選択されていないビット線（ビット線ＢＬｎ−１）に所定の電圧を印加する。選択されたビット線のスイッチング用トランジスタには例えば５Ｖの電圧を印加してオン状態とし、ビット線を基準電圧に接続する。一方、選択されていないビット線のスイッチング用トランジスタには例えば−５Ｖの電圧を印加してオフ状態のままとし、ビット線をフローティング状態に保つ。
次いで、ソース線スイッチング回路１０６のスイッチング用トランジスタに所定の駆動電圧（例えば−１Ｖ）を印加してオン状態とし、ソース線ＳＬにプログラム用内部昇圧回路１０８から供給される−５Ｖの電圧を印加する。なお、ソース線ＳＬに印加する電圧は、Ｐ型ウェルに電圧を印加した後に印加する。これにより、ジャンクションに順方向バイアスが印加されることを防止できる。
この状態で所定の書き戻しプログラムを行った後、ソース線スイッチング回路１０６、列スイッチング回路１０２、行スイッチング回路１００、Ｐ型ウェルスイッチング回路１１４の順にオフ状態とし、選択されたビット線の書き戻し動作を終了する。
このように、本実施形態によれば、Ｎ型メモリセルトランジスタのソース線側に負電圧を供給する内部昇圧回路を接続し、ソースの電位を基準として他の端子に所定の電位を印加することにより書き戻しプログラムを行うので、書き込みの際にソースの電位が過度に上昇することを抑制することができる。これにより、ビット線に流れるリーク電流を低減することができ、内部昇圧回路のポンピングキャパシタの面積を小さくすることができる。これにより、半導体記憶装置のチップ面積を縮小し、プログラム時の消費電力を低減することができる。
［第２実施形態］
本発明の第２実施形態による半導体記憶装置及びその書き込み方法について図６を用いて説明する。なお、図１乃至図５に示す第１実施形態による半導体記憶装置及びその書き込み方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図６は本実施形態による半導体記憶装置の構造及び書き込み方法を示す回路図である。
本実施形態による半導体記憶装置は、図６に示すように、プログラム用内部昇圧回路１０８からの出力電圧が、ソース線ＳＬのみならず、図示しない行スイッチング回路を介して選択されたワード線（ワード線ＷＬｍ）にも印加できるように構成されていることに主たる特徴がある。他の構成は、第１実施形態による半導体記憶装置と同様である。
第１実施形態による半導体記憶装置の書き込み方法では、ワード線ＷＬに接続される電源を、プログラム用内部昇圧回路１０８とは別の電源とした。このため、プログラム用内部昇圧回路１０８の電流供給能力の欠如によりソース線ＳＬの電位が上昇した場合には、コントロールゲートとソースとの間にトランジスタをオフする方向に電位差が生じ、これによってビット線ＢＬを流れる電流が抑制された。
これに対し、本実施形態による半導体記憶装置の書き込み方法では、ワード線ＷＬに接続される電源を、ソース線ＳＬに接続されるのと同じプログラム用内部昇圧回路１０８を用いているため、プログラム用内部昇圧回路１０８の電流供給能力の欠如によりソース線ＳＬの電位が上昇した場合であっても、コントロールゲートとソースとの間には電位差は生じない。このため、本実施形態による半導体記憶装置の書き込み方法では、上記ＶＧＳ効果によるビット線リーク電流の減少効果を享受することはできない。
しかしながら、本実施形態による半導体記憶装置の書き込み方法では、第１実施形態による半導体記憶装置の書き込み方法の場合よりもソース−ドレイン間を流れる電流が大きくなることから、プログラムスピードを向上することができる。
したがって、バックバイアス効果だけでプログラム用内部昇圧回路１８の電流供給能力をカバーできるような場合には、高速プログラムが可能な本実施形態による半導体記憶装置及びその書き込み方法は特に有効である。
このように、本実施形態によれば、Ｎ型メモリセルトランジスタのソース線側に負電圧を供給する内部昇圧回路を接続し、ソースの電位を基準として他の端子に所定の電位を印加することにより書き戻しプログラムを行うので、プログラムの際にソースの電位が上昇することを抑制することができる。これにより、ビット線に流れるリーク電流を低減することができ、内部昇圧回路のポンピングキャパシタの面積を小さくすることができる。これにより、半導体記憶装置のチップ面積を縮小し、プログラム時の消費電力を低減することができる。
また、内部昇圧回路から供給される負電圧をワード線にも印加することにより、プログラムスピードを向上することができる。
［第３実施形態］
本発明の第３実施形態による半導体記憶装置及びその書き込み方法について図７及び図８を用いて説明する。なお、図１乃至図６に示す第１及び第２実施形態による半導体記憶装置及びその書き込み方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図７は本実施形態による半導体記憶装置の構造を示す回路図、図８は本実施形態による半導体記憶装置の構造及び書き込み方法を示す回路図である。
図７に示すように、本実施形態による半導体記憶装置は、ソース線ＳＬが、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…のそれぞれに対応して、ソース線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３，…に分けられており、プログラム用内部昇圧回路１０８からの出力電圧を、ソース線スイッチング回路１０６によって任意のソース線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３，…に印加できるように構成されていることに主たる特徴がある。他の構成は、第１実施形態による半導体記憶装置と同様である。
第１実施形態による半導体記憶装置の回路構成は、主として書き戻し動作を対象としたものであるが、図１及び図２に示す回路図において通常のプログラムを行うと、選択されていないメモリセルトランジスタＭＣにも書き込まれる虞がある。
すなわち、第１実施形態による半導体記憶装置では異なるビット線ＢＬに接続されたメモリセルトランジスタ間においてもソース線ＳＬが共通となっているため、一のビット線ＢＬに接続されたメモリセルトランジスタＭＣの書き込みを行うためにソース線ＳＬに電圧を印加すると、他のビット線ＢＬに接続されたメモリセルトランジスタＭＣのソース線ＳＬにも電圧が印加される。このとき、選択されていないビット線ＢＬはフローティングであるからＤＣ電流は流れないが、過渡的な充放電電流を避けることはできず、少なからず書き込まれてしまう。
本実施形態による半導体記憶装置のように、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…のそれぞれに対応して、ソース線ＳＬを、ソース線ＳＬ０，ＳＬ１，ＳＬ２，ＳＬ３，…に分けることにより、通常のプログラムの際には選択されたビット線ＢＬに対応したソース線ＳＬのみにプログラム用内部昇圧回路１０８からの出力電圧を印加することができる。これにより、選択されていないメモリセルトランジスタＭＣが書き込まれるのを防止することができる。
なお、通常のプログラムの際には、図８に示すように、選択されたワード線（ワード線ＷＬｍ）には例えば５Ｖの電圧を印加し、選択されていないワード線（ワード線ＷＬｍ＋１）には例えば−５Ｖの電圧を印加する。他の端子への印加電圧は、図２に示す第１実施形態による半導体記憶装置の書き込み方法と同様である。
このように、本実施形態によれば、Ｎ型メモリセルトランジスタのソース線側に負電圧を供給する内部昇圧回路を接続し、ソースの電位を基準として他の端子に所定の電位を印加することにより通常のプログラムを行うので、書き込みの際にソースの電位が上昇することを抑制することができる。これにより、ビット線に流れるリーク電流を低減することができ、内部昇圧回路のポンピングキャパシタの面積を小さくすることができる。これにより、半導体記憶装置のチップ面積を縮小し、書き込み時の消費電力を低減することができる。
なお、ソース線ＳＬを共通にしても選択されていないメモリセルトランジスタＭＣの書き込みが問題とならないような場合には、第１及び第２実施形態による半導体記憶装置の場合と同様に、ソース線ＳＬを複数のビット線ＢＬに対して共通にして通常のプログラムを行ってもよい。
［第４実施形態］
本発明の第４実施形態による半導体記憶装置及びその書き込み方法について図９及び図１０を用いて説明する。なお、図１乃至図８に示す第１乃至第３実施形態による半導体記憶装置及びその書き込み方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
図９は本実施形態による半導体記憶装置の構造を示す回路図、図１０は本実施形態による半導体記憶装置の構造及び書き込み方法を示す回路図である。
はじめに、本実施形態による半導体記憶装置の構造について図９を用いて説明する。
図９に示すように、メモリセルトランジスタＭＣが行方向（図面、横方向）及び列方向（図面、縦方向）に並ぶようにマトリクス状に配置され、メモリセルアレイが構成されている。
メモリセルアレイの各行に対応して、行方向に延在するワード線ＷＬ（ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…）がそれぞれ設けられている。行方向に並ぶメモリセルトランジスタＭＣのゲート端子は、対応するワード線ＷＬによって共通接続されている。
メモリセルアレイの各列に対応して、列方向に延在するビット線ＢＬ（ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…）がそれぞれ設けられている。列方向に並ぶメモリセルトランジスタＭＣのソース／ドレイン端子の一方の端子（例えばドレイン端子）は、対応するビット線ＢＬによって共通接続されている。メモリセルトランジスタＭＣのソース／ドレイン端子の他方の端子（例えばソース端子）は、ソース線ＳＬによって共通接続されている。
ビット線ＢＬには、列スイッチング回路１０２を介して電源電圧を昇圧するプログラム用内部昇圧回路１０８が接続されている。列スイッチング回路１０２には、センスアンプ１０４が接続されている。ソース線ＳＬには、ソース線スイッチング回路１０６が接続されている。ワード線ＷＬには、行スイッチング回路１００が接続されており、各ワード線に任意の駆動電圧を印加できるようになっている。
このように、本実施形態による半導体記憶装置は、プログラム用内部昇圧回路１０８が列スイッチング回路１０２を介してビット線ＢＬに接続されていることに主たる特徴がある。
第１乃至第３実施形態による半導体記憶装置の書き込み方法では、書き込み時にソース線ＳＬに接続されたプログラム用内部昇圧回路１０８から−５Ｖの電圧を印加したが、ソース線ＳＬを多数のビット線ＢＬに対して共通とした場合には、非選択ビット線ＢＬの過渡的な充放電電流を含めて書き戻し動作の対象セルが多くなり、その分だけ大きな電流供給能力が必要となる。また、第３実施形態において説明したように、ソース線ＳＬを多数のビット線ＢＬに対して共通とした場合には、通常のセル毎の書き込みはできないといった不都合がある。
そこで、本実施形態による半導体記憶装置では、図９に示すように、プログラム用内部昇圧回路１０８を列スイッチング回路１０２を介してビット線ＢＬに接続し、ビット線ＢＬ側をソース端子として動作させる。こうすることにより、ソース線ＳＬを共通にした場合にも、プログラム用内部昇圧回路１０８に要求される電流供給能力を抑えるとともに、ビット線毎の書き戻し動作が可能となる。
図１０は、書き戻しのプログラムを行う場合の詳細な回路図及び印加電圧を示したものである。
図１０に示すように、選択されたビット線（ビット線ＢＬｎ）は、列スイッチング回路１０２及びプログラム／読み出し動作切り換えスイッチ１１０を介して、プログラム用内部昇圧回路１０８から供給される例えば−５Ｖの電圧が印加されている。
選択されていないビット線（ビット線ＢＬｎ−１）には、列スイッチング回路１０２及び図示しないプログラム／読み出し動作切り換えスイッチを介して、例えば−５Ｖの電圧が印加されている。選択されていないビット線（ビット線ＢＬｎ−１）のスイッチング用トランジスタには例えば−５Ｖの駆動電圧が印加されており、選択されていないビット線はフローティング状態となっている。なお、選択されていないビット線ＢＬは、列スイッチング回路１０２等を介して基準電圧に接続するようにしてもよい。この場合、非選択ビット線ＢＬの電位はソース線ＳＬと同電位になるだけであるから、ＤＣ電流は流れず、また充放電電流も流れない。
選択されたワード線（ワード線ＷＬｍ）及び選択されていないワード線（ワード線ＷＬｍ＋１）の双方には、図示しない行スイッチング回路を介して、プログラム用内部昇圧回路１０８から供給される例えば−５Ｖの電圧が印加されている。なお、プログラム用内部昇圧回路１０８とは別の電源にワード線ＷＬを接続するようにしてもよい。
ソース線ＳＬは、ソース線スイッチング回路１０６を介して、例えば基準電位に接続される。
メモリセルトランジスタＭＣが形成されたＰ型ウェルには、Ｐ型ウェルスイッチング回路１１４を介して、例えば−５Ｖの電圧が印加されている。なお、Ｐ型ウェルに接続される電源は、ソース線ＳＬに接続されるプログラム用内部昇圧回路１０８とは別の電源である。
このようにして書き戻しのプログラムを行うことにより、ソース線ＳＬを共通にした場合にも、プログラム用内部昇圧回路に要求される電流供給能力を抑えるとともに、ビット線毎に書き戻し動作を行うことができる。
図１１は、通常のプログラムを行う場合の詳細な回路図及び印加電圧を示したものである。
図１１に示すように、選択されたビット線（ビット線ＢＬｎ）は、列スイッチング回路１０２及びプログラム／読み出し動作切り換えスイッチ１１０を介して、プログラム用内部昇圧回路１０８から供給される例えば−５Ｖの電圧が印加されている。
選択されていないビット線（ビット線ＢＬｎ−１）には、列スイッチング回路１０２及び図示しないプログラム／読み出し動作切り換えスイッチを介して、例えば−５Ｖの電圧が印加されている。選択されていないビット線（ビット線ＢＬｎ−１）のスイッチング用トランジスタには例えば−５Ｖの駆動電圧が印加されており、選択されていないビット線はフローティング状態となっている。なお、選択されていないビット線ＢＬは、列スイッチング回路１０２等を介して基準電圧に接続するようにしてもよい。この場合、非選択ビット線ＢＬの電位はソース線ＳＬと同電位になるだけであるから、ＤＣ電流は流れず、また充放電電流も流れない。
選択されたワード線（ワード線ＷＬｍ）には、図示しない行スイッチング回路を介して、例えば５Ｖの電圧を印加する。選択されていないワード線（ワード線ＷＬｍ＋１）には、図示しない行スイッチング回路を介して、例えば−５Ｖの電圧が印加されている。
ソース線ＳＬは、ソース線スイッチング回路１０６を介して、例えば基準電圧に接続される。
メモリセルトランジスタＭＣが形成されたＰ型ウェルには、Ｐ型ウェルスイッチング回路１１４を介して、例えば−５Ｖの電圧が印加されている。なお、Ｐ型ウェルに接続される電源は、ビット線ＢＬに接続されるプログラム用内部昇圧回路１０８とは別の電源である。
このようにして通常のプログラムを行うことにより、ソース線ＳＬを共通にした場合にも、プログラム用内部昇圧回路１０８に要求される電流供給能力を抑えるとともに、各メモリセル毎にプログラムをことができる。
次に、本実施形態による半導体記憶装置の書き込み方法に好適な半導体記憶装置の具体的な構造の一例について、図１２及び図１３を用いて説明する。図１２は本実施形態による半導体記憶装置の構造を示す平面図であり、図１３は本実施形態による半導体記憶装置の構造を示す概略断面図である。なお、図１３（ａ）は図１２のＡ−Ａ′線断面図であり、図１３（ｂ）は図１２のＢ−Ｂ′線断面図であり、図１３（ｃ）は図１２のＣ−Ｃ′線断面図である。
Ｐ型シリコン基板１０には、活性領域１２ａを画定する素子分離膜１２と、Ｎ型ウェル１４と、Ｎ型ウェル１４内に形成されたＰ型ウェル１６とが形成されている。Ｐ型ウェル１６は、Ｎ型ウェル１４によってＰ型シリコン基板１０から分離されている。
活性領域１２ａには、Ｐ型シリコン基板１０上にトンネル絶縁膜１８を介して形成されたフローティングゲート２０と、フローティングゲート２０上にＯＮＯ膜２２を介して形成されたコントロールゲート２４と、コントロールゲート２４の両側のＰ型シリコン基板１０内に形成された一対のソース／ドレイン領域２６，２８とを有するメモリセルトランジスタが形成されている。行方向（図面、横方向）に並ぶメモリセルトランジスタのコントロールゲート２４は、ワード線ＷＬによって共通接続されている。
メモリセルトランジスタが形成されたＰ型シリコン基板１０上には、ソース／ドレイン領域２６に接続されたコンタクトプラグ３０及びソース／ドレイン領域２８に接続されたコンタクトプラグ３２が埋め込まれた層間絶縁膜３４が形成されている。
コンタクトプラグ３０，３２が埋め込まれた層間絶縁膜３４上には、コンタクトプラグ３０を介してソース／ドレイン領域２６に電気的に接続されたソース線３６（ＳＬ）と、コンタクトプラグ３２を介してソース／ドレイン領域２８に電気的に接続された配線層３８とが埋め込まれた層間絶縁膜４０が形成されている。
ソース線３６及び配線層３８が埋め込まれた層間絶縁膜４０上には、配線層３８に接続されたコンタクトプラグ４２が埋め込まれた層間絶縁膜４４が形成されている。
層間絶縁膜４４上には、コンタクトプラグ４２、配線層３８及びコンタクトプラグ３２を介してソース／ドレイン領域２８に電気的に接続されたビット線４６（ＢＬ）が形成されている。
図１２及び図１３に示す半導体記憶装置は、ソース線ＳＬ側、ビット線ＢＬ側のいずれをドレインとして使用しても特性が同等となるように、ソース／ドレイン領域２６，２８等が対称な構造となっている。これにより、通常のプログラムではビット線ＢＬ側をドレインとして用い、書き戻しプログラムではソース線ＳＬ側をドレインとして用いても、同等なプログラミング特性を得ることができる。これにより、両者に対して格別な設計的工夫を施す必要がなく、回路構成を簡単にすることができる。
このように、本実施形態によれば、Ｎ型メモリセルトランジスタのビット線側に負電圧を供給する内部昇圧回路を接続してソース端子として用い、この電位を基準電位として他の端子に所定の電位を印加することにより書き込みを行うので、書き込みの際にソースの電位が上昇することを抑制することができる。これにより、ビット線に流れるリーク電流を低減することができ、内部昇圧回路のポンピングキャパシタの面積を小さくすることができる。これにより、半導体記憶装置のチップ面積を縮小し、書き込み時の消費電力を低減することができる。
また、ビット線側の端子をソース端子として用いることにより、書き込み時に選択されていないビット線に流れるリーク電流を低減することができる。これにより、内部昇圧回路のポンピングキャパシタの面積を小さくできるとともに、消費電力を低減することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、電荷蓄積層としてフローティングゲートを有する不揮発性半導体記憶装置に本発明を適用する場合を示したが、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）や、シリコン酸化膜／アルミナ膜／シリコン酸化膜を電荷蓄積層とし、この電荷蓄積層に電荷を蓄積するタイプの不揮発性半導体記憶装置にも本発明を適用することができる。
また、上記実施形態では、Ｎ型メモリセルトランジスタを有する半導体記憶装置の場合について示したが、Ｐ型メモリセルトランジスタを有する半導体記憶装置についても同様に適用することができる。この場合、ソース側には正電圧を供給する内部昇圧回路を接続するようにすればよい。また、ウェルの導電型や他の印加電圧の極性は、それぞれ反転するようにすればよい。
また、本発明は、メモリセルトランジスタのソースとして用いる端子へ内部昇圧回路から供給される電圧を印加し、この電圧を基準として書き込みに必要な電位差を各端子に与えるものであり、各端子への印加電圧は上記実施形態に記載の値に限定されるものではない。書き込みに必要な各端子への印加電圧は、半導体記憶装置の構造や世代等に応じて適宜設定することが望ましい。
以上詳述したように、本発明の特徴をまとめると以下の通りとなる。
（付記１） 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、
前記半導体基板に形成され、前記第１の拡散層に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路と、
前記Ｎ型メモリセルトランジスタへの書き込みの際に、前記第２の拡散層に基準電圧を印加し、前記基準電圧に対する負電圧を前記電源回路から供給して前記第１の拡散層に印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる書き込み手段と
を有することを特徴とする半導体記憶装置。
（付記２） 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、
前記半導体基板に形成され、前記第１の拡散層に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路と、
前記Ｐ型メモリセルトランジスタへの書き込みの際に、前記第２の拡散層に基準電圧を印加し、前記基準電圧に対する正電圧を前記電源回路から供給して前記第１の拡散層に印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる書き込み手段と
を有することを特徴とする半導体記憶装置。
（付記３） 付記１又は２記載の半導体記憶装置において、
前記電源回路は、前記ゲート電極に対して接続可能に構成されている
ことを特徴とする半導体記憶装置。
（付記４） 付記１乃至３のいずれか１項に記載の半導体記憶装置において、
前記第１の拡散層は、ビット線を介して前記電源回路に接続されており、
前記第２の拡散層は、ソース線を介して前記基準電圧に接続されている
ことを特徴とする半導体記憶装置。
（付記５） 付記１乃至３のいずれか１項に記載の半導体記憶装置において、
前記第１の拡散層は、ソース線を介して前記電源回路に接続されており、
前記第２の拡散層は、ビット線を介して前記基準電圧に接続されている
ことを特徴とする半導体記憶装置。
（付記６） 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、前記半導体基板に形成され、前記第１の拡散層に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路とを有する半導体記憶装置の書き込み方法であって、
前記第２の拡散層に基準電圧を印加し、前記基準電圧に対する負電圧を前記電源回路から供給して前記第１の拡散層に印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる
ことを特徴とする半導体記憶装置の書き込み方法。
（付記７） 付記６記載の半導体記憶装置の書き込み方法において、
前記ゲート電極に負電圧を印加することにより、前記Ｎ型メモリセルトランジスタの書き戻しを行う
ことを特徴とする半導体記憶装置の書き込み方法。
（付記８） 付記７記載の半導体記憶装置の書き込み方法において、
前記ゲート電極に、前記電源回路から供給された前記負電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
（付記９） 付記６記載の半導体記憶装置の書き込み方法において、
前記ゲート電極に正電圧を印加することにより、前記Ｎ型メモリセルトランジスタへの記憶情報の書き込みを行う
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１０） 付記６乃至９のいずれか１項に記載の半導体記憶装置の書き込み方法において、
前記第１の拡散層に、ビット線を介して前記負電圧を印加し、
前記第２の拡散層に、ソース線を介して前記基準電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１１） 付記６乃至９のいずれか１項に記載の半導体記憶装置の書き込み方法において、
前記第１の拡散層に、ソース線を介して前記負電圧を印加し、
前記第２の拡散層に、ビット線を介して前記基準電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１２） 付記６乃至１１のいずれか１項に記載の半導体記憶装置の書き込み方法において、
前記Ｎ型メモリセルトランジスタは、前記半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルに形成されており、
前記Ｐ型ウェルに、前記電源回路とは異なる他の電源回路から供給された負電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１３） 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、前記半導体基板に形成され、前記第１の拡散層に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路とを有する半導体記憶装置の書き込み方法であって、
前記第２の拡散層に基準電圧を印加し、前記基準電圧に対する正電圧を前記電源回路から供給して前記第１の拡散層に印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１４） 付記１３記載の半導体記憶装置の書き込み方法において、
前記ゲート電極に正電圧を印加することにより、前記Ｐ型メモリセルトランジスタの書き戻しを行う
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１５） 付記１４記載の半導体記憶装置の書き込み方法において、
前記ゲート電極に、前記電源回路から供給された前記正電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１６） 付記１３乃至１５のいずれか１項に記載の半導体記憶装置の書き込み方法において、
前記第１の拡散層に、ビット線を介して前記正電圧を印加し、
前記第２の拡散層に、ソース線を介して前記基準電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１７） 付記１３乃至１５のいずれか１項に記載の半導体記憶装置の書き込み方法において、
前記第１の拡散層に、ソース線を介して前記正電圧を印加し、
前記第２の拡散層に、ビット線を介して前記基準電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
（付記１８） 付記１３乃至１７のいずれか１項に記載の半導体記憶装置の書き込み方法において、
前記Ｐ型メモリセルトランジスタは、前記半導体基板に形成されたＰ型ウェル内に形成されたＮ型ウェルに形成されており、
前記Ｎ型ウェルに、前記電源回路とは異なる他の電源回路から供給された正電圧を印加する
ことを特徴とする半導体記憶装置の書き込み方法。
１０…Ｐ型シリコン基板
１２…素子分離膜
１２ａ…活性領域
１４…Ｎ型ウェル
１６…Ｐ型ウェル
１８…トンネル絶縁膜
２０…フローティングゲート
２２…ＯＮＯ膜
２４…コントロールゲート
２６，２８…ソース／ドレイン領域
３０，３２，４２…コンタクトプラグ
３４，４０，４４…層間絶縁膜
３６…ソース線
３８…配線層
４６…ビット線
１００…行スイッチング回路
１０２…列スイッチング回路
１０４…センスアンプ
１０６…ソース線スイッチング回路
１０８…プログラム用内部昇圧回路
１１０…プログラム／読み出し動作切り換えスイッチ
１１２…センス回路
１１４…Ｐ型ウェルスイッチング回路
２００…Ｐ型半導体基板
２０２…Ｎ型ウェル
２０４…Ｐ型ウェル
２０６…フローティングゲート
２０８…コントロールゲート
２１０…ソース拡散層
２１２…ドレイン拡散層

Claims (14)

  1. 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、
    前記第２の拡散層に対して接続可能に構成された第１の電源回路と、
    前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、
    前記Ｎ型メモリセルトランジスタへの書き込みの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する負電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に正電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる書き込み手段と
    を有し、
    前記Ｎ型メモリセルトランジスタは、前記半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルの上に形成されており、
    前記Ｐ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている
    ことを特徴とする半導体記憶装置。
  2. 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、
    前記第２の拡散層に対して接続可能に構成された第１の電源回路と、
    前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、
    前記Ｎ型メモリセルトランジスタの書き戻しの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する負電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に負電圧を印加する書き込み手段とを有し、
    前記Ｎ型メモリセルトランジスタは、前記半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルの上に形成されており、
    前記Ｐ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている
    ことを特徴とする半導体記憶装置。
  3. 請求項１又は２記載の半導体記憶装置において、
    前記第１の拡散層は、ビット線を介して前記第２の電源回路に接続されており、
    前記第２の拡散層は、ソース線を介して前記第１の電源回路に接続されている
    ことを特徴とする半導体記憶装置。
  4. 請求項１又は２記載の半導体記憶装置において、
    前記第１の拡散層は、ソース線を介して前記第２の電源回路に接続されており、
    前記第２の拡散層は、ビット線を介して前記第１の電源回路に接続されている
    ことを特徴とする半導体記憶装置。
  5. 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＮ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路とを有する半導体記憶装置の書き込み方法であって、
    前記Ｎ型メモリセルトランジスタは、前記半導体基板に形成されたＮ型ウェル内に形成されたＰ型ウェルの上に形成されており、
    前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する負電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に正電圧を印加し、前記Ｐ型ウェルに前記第２の電源回路とは異なる他の電源回路から供給された負電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる
    ことを特徴とする半導体記憶装置の書き込み方法。
  6. 請求項５記載の半導体記憶装置の書き込み方法において、
    前記第１の拡散層に、ビット線を介して前記負電圧を印加し、
    前記第２の拡散層に、ソース線を介して前記接地電位を印加する
    ことを特徴とする半導体記憶装置の書き込み方法。
  7. 請求項５記載の半導体記憶装置の書き込み方法において、
    前記第１の拡散層に、ソース線を介して前記負電圧を印加し、
    前記第２の拡散層に、ビット線を介して前記接地電位を印加する
    ことを特徴とする半導体記憶装置の書き込み方法。
  8. 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、
    前記第２の拡散層に対して接続可能に構成された第１の電源回路と、
    前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、
    前記Ｐ型メモリセルトランジスタへの書き込みの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する正電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に負電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる書き込み手段とを有し、
    前記Ｐ型メモリセルトランジスタは、前記半導体基板に形成されたＰ型ウェル内に形成されたＮ型ウェルの上に形成されており、
    前記Ｎ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている
    ことを特徴とする半導体記憶装置。
  9. 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、
    前記第２の拡散層に対して接続可能に構成された第１の電源回路と、
    前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路と、
    前記Ｐ型メモリセルトランジスタの書き戻しの際に、前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する正電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に正電圧を印加する書き込み手段とを有し、
    前記Ｐ型メモリセルトランジスタは、前記半導体基板に形成されたＰ型ウェル内に形成されたＮ型ウェルの上に形成されており、
    前記Ｎ型ウェルは、前記第２の電源回路とは異なる他の電源回路に電気的に接続されている
    ことを特徴とする半導体記憶装置。
  10. 請求項８又は９記載の半導体記憶装置において、
    前記第１の拡散層は、ビット線を介して前記第２の電源回路に接続されており、
    前記第２の拡散層は、ソース線を介して前記第１の電源回路に接続されている
    ことを特徴とする半導体記憶装置。
  11. 請求項８又は９記載の半導体記憶装置において、
    前記第１の拡散層は、ソース線を介して前記第２の電源回路に接続されており、
    前記第２の拡散層は、ビット線を介して前記第１の電源回路に接続されている
    ことを特徴とする半導体記憶装置。
  12. 半導体基板に形成された第１の拡散層及び第２の拡散層と、前記第１の拡散層と前記第２の拡散層との間の前記半導体基板上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたゲート電極とを有するＰ型メモリセルトランジスタと、前記第２の拡散層に対して接続可能に構成された第１の電源回路と、前記半導体基板に形成され、前記第１の拡散層及び前記ゲート電極に対して接続可能に構成され、外部電源から供給される電圧を昇圧して出力する電源回路であって、前記第１の電源回路よりも電流供給能力の小さい第２の電源回路とを有する半導体記憶装置の書き込み方法であって、
    前記Ｐ型メモリセルトランジスタは、前記半導体基板に形成されたＰ型ウェル内に形成されたＮ型ウェルの上に形成されており、
    前記第１の電源回路から前記第２の拡散層に接地電位を印加し、前記接地電位に対する正電圧を前記第２の電源回路から供給して前記第１の拡散層に印加し、前記ゲート電極に負電圧を印加し、前記Ｎ型ウェルに前記第２の電源回路とは異なる他の電源回路から供給された正電圧を印加することにより、前記第１の拡散層と前記第２の拡散層との間に電流を流して前記電荷蓄積層に電荷を蓄積させる
    ことを特徴とする半導体記憶装置の書き込み方法。
  13. 請求項１２記載の半導体記憶装置の書き込み方法において、
    前記第１の拡散層に、ビット線を介して前記正電圧を印加し、
    前記第２の拡散層に、ソース線を介して前記接地電位を印加する
    ことを特徴とする半導体記憶装置の書き込み方法。
  14. 請求項１２記載の半導体記憶装置の書き込み方法において、
    前記第１の拡散層に、ソース線を介して前記正電圧を印加し、
    前記第２の拡散層に、ビット線を介して前記接地電位を印加する
    ことを特徴とする半導体記憶装置の書き込み方法。
JP2009053770A 2009-03-06 2009-03-06 半導体記憶装置及びその書き込み方法 Expired - Fee Related JP5045696B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009053770A JP5045696B2 (ja) 2009-03-06 2009-03-06 半導体記憶装置及びその書き込み方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009053770A JP5045696B2 (ja) 2009-03-06 2009-03-06 半導体記憶装置及びその書き込み方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005037524A Division JP4338656B2 (ja) 2005-02-15 2005-02-15 半導体記憶装置の書き込み方法

Publications (2)

Publication Number Publication Date
JP2009151930A JP2009151930A (ja) 2009-07-09
JP5045696B2 true JP5045696B2 (ja) 2012-10-10

Family

ID=40920860

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009053770A Expired - Fee Related JP5045696B2 (ja) 2009-03-06 2009-03-06 半導体記憶装置及びその書き込み方法

Country Status (1)

Country Link
JP (1) JP5045696B2 (ja)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08263992A (ja) * 1995-03-24 1996-10-11 Sharp Corp 不揮発性半導体記憶装置の書き込み方法
JP4338656B2 (ja) * 2005-02-15 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体記憶装置の書き込み方法

Also Published As

Publication number Publication date
JP2009151930A (ja) 2009-07-09

Similar Documents

Publication Publication Date Title
JP4338656B2 (ja) 半導体記憶装置の書き込み方法
JP3730508B2 (ja) 半導体記憶装置およびその動作方法
US7787306B2 (en) Nonvolatile semiconductor memories for preventing read disturbance and reading methods thereof
US7423910B2 (en) Semiconductor device including MOS transistors having floating gate and control gate
US8693249B2 (en) Semiconductor memory devices
JP4761872B2 (ja) 不揮発性半導体記憶装置
US20070104002A1 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate and method of controlling the same
JP4939971B2 (ja) 不揮発性半導体メモリ
KR19990029125A (ko) 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치
JP5305856B2 (ja) 不揮発性半導体メモリ
EP2779173B1 (en) 2T AND flash memory array
JP5853853B2 (ja) 半導体記憶装置及びその駆動方法
KR101330710B1 (ko) 플래시 메모리 장치
JP2010198685A (ja) 不揮発性半導体メモリ
US20110075489A1 (en) Non-volatile semiconductor memory device
US6970385B2 (en) Non-volatile semiconductor memory device suppressing write-back fault
JP5640848B2 (ja) 不揮発性半導体メモリ
JP2000339979A (ja) 不揮発性半導体記憶装置
JP5483826B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
US9245628B2 (en) Non-volatile semiconductor memory device
US20100124128A1 (en) Nand flash memory
JP5045696B2 (ja) 半導体記憶装置及びその書き込み方法
JP2011216169A (ja) 半導体メモリ
JP2827607B2 (ja) 半導体記憶装置
US8711629B2 (en) Nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110715

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110726

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110922

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120528

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120619

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120702

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5045696

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees