KR101490018B1 - 반도체 기억 장치 및 그 구동 방법 - Google Patents

반도체 기억 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명의 과제는, 디스터브 스트레스를 완화한 보다 신뢰성이 높은 반도체 기억 장치 및 그 구동 방법을 제공하는 것이다. 반도체 기판 내에 형성된 제1 및 제2 N웰과, 제1 및 제2 N웰 내에 각각 형성된 제1 및 제2 P형 메모리 트랜지스터와, 제1 P형 메모리 트랜지스터의 드레인 및 제2 P형 메모리 트랜지스터의 드레인에 접속된 비트선을 갖는 반도체 기억 장치에 있어서, 제1 P형 메모리 트랜지스터에의 기입 시, 제1 비트선에 제1 전압을 인가하고, 제1 N웰에 제2 전압을 인가하고, 제2 N웰에 제2 전압보다도 낮은 제3 전압을 인가한다.

Description

반도체 기억 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING SEMICONDUCTOR MEMORY DEVICE}
본 발명은, P형 메모리 트랜지스터를 갖는 반도체 기억 장치 및 그 구동 방법에 관한 것이다.
최근, 플래시 메모리로 대표되는 불휘발성의 반도체 기억 장치는, 각종 전자 기기에 있어서의 데이터 기억 소자로서 다용되고 있다. 불휘발성의 반도체 기억 장치에 요구되는 중요한 특성 중 하나로서, 데이터 유지 특성을 들 수 있다. 데이터 유지 특성을 향상시키기 위해서는, 소자의 구조적인 개선 외에, 동작 시의 디스터브 스트레스를 완화하고, 기억 데이터의 파괴를 억제하는 것도 중요하다.
일본 특허 제3962769호 공보 일본 특허 제4113559호 공보 일본 특허 제4522879호 공보 일본 특허 출원 공개 평11-003595호 공보 일본 특허 출원 공개 평11-177069호 공보 일본 특허 출원 공개 제2001-210808호 공보 일본 특허 출원 공개 제2005-328023호 공보 일본 특허 출원 공표 제2005-510889호 공보 일본 특허 출원 공개 제2007-073894호 공보 일본 특허 출원 공개 제2009-147304호 공보 일본 특허 출원 공개 제2009-212292호 공보 일본 특허 출원 공개 제2011-171582호 공보
이 때문에, 구동 시의 디스터브 스트레스를 완화하여 신뢰성을 향상시킨, 보다 고성능의 반도체 기억 장치가 요구되고 있다.
본 발명의 목적은, 보다 신뢰성이 높은 고성능의 반도체 기억 장치 및 그 구동 방법을 제공하는 것에 있다.
실시 형태의 일 관점에 따르면, 반도체 기판 내에 형성된 제1 N웰과, 상기 반도체 기판 내에 형성되고, 상기 제1 N웰로부터 전기적으로 분리된 제2 N웰과, 상기 제1 N웰 내에 형성된 제1 P형 메모리 트랜지스터와, 상기 제2 N웰 내에 형성된 제2 P형 메모리 트랜지스터와, 상기 제1 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제1 워드선과, 상기 제2 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제2 워드선과, 상기 제1 P형 메모리 트랜지스터의 드레인 및 상기 제2 P형 메모리 트랜지스터의 드레인에 접속된 제1 비트선과, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제1 비트선에 제1 전압을 인가하고, 상기 제1 N웰에 제2 전압을 인가하고, 상기 제2 N웰에 상기 제2 전압보다도 낮은 제3 전압을 인가하는 제어 회로를 갖는 반도체 기억 장치가 제공된다.
또한, 실시 형태의 다른 관점에 따르면, 반도체 기판 내에 형성된 제1 N웰과, 상기 반도체 기판 내에 형성되고, 상기 제1 N웰로부터 전기적으로 분리된 제2 N웰과, 상기 제1 N웰 내에 형성된 제1 P형 메모리 트랜지스터와, 상기 제2 N웰 내에 형성된 제2 P형 메모리 트랜지스터와, 상기 제1 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제1 워드선과, 상기 제2 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제2 워드선과, 상기 제1 P형 메모리 트랜지스터의 드레인 및 상기 제2 P형 메모리 트랜지스터의 드레인에 접속된 제1 비트선을 갖는 반도체 기억 장치의 구동 방법으로서, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제1 비트선에 제1 전압을 인가하고, 상기 제1 N웰에 제2 전압을 인가하고, 상기 제2 N웰에 상기 제2 전압보다도 낮은 제3 전압을 인가하는 반도체 기억 장치의 구동 방법이 제공된다.
개시된 반도체 기억 장치 및 그 기입 방법에 따르면, P형 메모리 트랜지스터를 갖는 반도체 기억 장치에 있어서, 드레인 디스터브에 의한 영향을 억제할 수 있다. 이에 의해, 반도체 기억 장치의 신뢰성을 향상시킬 수 있다. 또한, 기입 시의 리크 전류를 저감시킬 수 있어, 반도체 기억 장치의 저소비 전력화를 도모할 수 있다.
도 1은, 일 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 회로도(제1).
도 2는, 일 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 회로도(제2).
도 3은, 일 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 회로도(제3).
도 4는, 일 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 평면도.
도 5는, 일 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 개략 단면도(제1).
도 6은, 일 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 개략 단면도(제2).
도 7은, 일 실시 형태에 따른 반도체 기억 장치의 기입 방법을 도시하는 회로도.
도 8은, 일 실시 형태에 따른 반도체 기억 장치의 기입 방법에 있어서의 메모리 트랜지스터에의 인가 전압을 도시하는 도면.
도 9는, 일 실시 형태에 따른 반도체 기억 장치의 소거 방법을 도시하는 회로도(제1).
도 10은, 일 실시 형태에 따른 반도체 기억 장치의 소거 방법을 도시하는 회로도(제2).
도 11은, 비선택 메모리 셀의 드레인 디스터브를 설명하는 회로도.
도 12는, 메모리 트랜지스터의 임계값 전압과 디스터브 시간과의 관계를 나타내는 그래프(제1).
도 13은, 메모리 트랜지스터의 임계값 전압과 디스터브 시간과의 관계를 나타내는 그래프(제2).
도 14는, 비선택 메모리 셀의 드레인 전류와 컨트롤 게이트 전압과의 관계를 나타내는 그래프(제1).
도 15는, 참고예에 의한 반도체 기억 장치의 레이아웃을 도시하는 평면도(제1).
도 16은, 참고예에 의한 반도체 기억 장치의 레이아웃을 도시하는 평면도(제2).
도 17은, 메모리 트랜지스터의 임계값 전압과 디스터브 시간과의 관계를 나타내는 그래프(제3).
도 18은, 비선택 메모리 셀의 드레인 전류와 컨트롤 게이트 전압과의 관계를 나타내는 그래프(제2).
도 19는, N형 플래시 메모리 트랜지스터의 구동 전압의 일례를 도시하는 도면.
일 실시 형태에 따른 반도체 기억 장치 및 그 구동 방법에 대해 도 1 내지 도 19를 이용하여 설명한다.
도 1 내지 도 3은, 본 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 회로도이다. 도 4는, 본 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 평면도이다. 도 5 및 도 6은, 본 실시 형태에 따른 반도체 기억 장치의 구조를 도시하는 개략 단면도이다. 도 7은, 본 실시 형태에 따른 반도체 기억 장치의 기입 방법을 도시하는 회로도이다. 도 8은, 선택 메모리 셀 및 비선택 메모리 셀에의 인가 전압을 도시하는 도면이다. 도 9 및 도 10은, 본 실시 형태에 따른 반도체 기억 장치의 소거 방법을 도시하는 회로도이다. 도 11은, 드레인 디스터브를 설명하는 회로도이다. 도 12, 도 13 및 도 17은, 임계값 전압과 디스터브 시간과의 관계를 나타내는 그래프이다. 도 14 및 도 18은, 비선택 메모리 셀의 드레인 전류와 컨트롤 게이트 전압과의 관계를 나타내는 그래프이다. 도 15 및 도 16은, 참고예에 의한 반도체 기억 장치의 레이아웃을 도시하는 평면도이다. 도 19는, N형 플래시 메모리 트랜지스터의 구동 전압의 일례를 도시하는 도면이다.
먼저, 본 실시 형태에 따른 반도체 기억 장치의 구조에 대해 도 1 내지 도 6을 이용하여 설명한다.
본 실시 형태에 따른 반도체 기억 장치는, 도 1에 도시한 바와 같이, 메모리 어레이 영역(10)과, 메모리 어레이 영역(10) 내에 행 방향으로 배치된 복수의 워드선 WL과, 메모리 어레이 영역(10) 내에 열 방향으로 배치된 복수의 비트선 BL을 갖고 있다. 메모리 어레이 영역(10) 내에는, 복수의 N웰(Nwell_1∼Nwell_4)이 형성되어 있다. 복수의 N웰(Nwell_1∼Nwell_4)은, 열 방향으로 인접하여 배치되어 있고, 서로 전기적으로 분리되어 있다.
복수의 워드선 WL의 일단에는, 워드선 선택 회로(12)가 접속되어 있다. 워드선 선택 회로(12)는, 행 어드레스 정보를 디코드하고, 메모리 어레이 영역 내에 형성된 메모리 셀의 기입, 소거, 판독 시에, 소정의 워드선에 소정의 전압을 인가하는 것이다.
복수의 비트선 BL의 일단에는, 비트선 선택 회로／센스 앰프(14)가 접속되어 있다. 비트선 선택 회로／센스 앰프(14)는, 열 어드레스 정보를 디코드하고, 메모리 어레이 영역 내에 형성된 메모리 셀의 기입, 소거, 판독 시에, 소정의 비트선에 소정의 전압을 인가하는 것이다. 비트선 선택 회로／센스 앰프(14)는, 또한 메모리 셀의 판독용의 회로로서 센스 앰프를 포함한다.
복수의 N웰(Nwell_1∼Nwell_4)에는, 웰 전압 제어 회로(16)가 접속되어 있다. 웰 전압 제어 회로(16)는, 메모리 어레이 영역 내에 형성된 메모리 셀의 기입, 소거, 판독 시에, 각 N웰(Nwell_1∼Nwell_4)에 각각 독립적으로 소정의 전압을 인가하는 것이다.
워드선 선택 회로(12), 비트선 선택 회로／센스 앰프(14) 및 웰 전압 제어 회로(16)에는, 제어 회로(18)가 접속되어 있다. 제어 회로(18)는, 메모리 어레이 영역(10)의 구동 정보에 기초하여, 워드선 선택 회로(12), 비트선 선택 회로／센스 앰프(14) 및 웰 전압 제어 회로(16)에 소정의 어드레스 정보나 구동 전압을 공급하는 것이다. 제어 회로(18)는, 워드선 선택 회로(12), 비트선 선택 회로／센스 앰프(14) 및 웰 전압 제어 회로(16)를 제어하고, 후술하는 기입·소거 동작을 실현한다.
메모리 어레이 영역(10)에는, 특별히 한정되는 것은 아니지만, 예를 들면 512개의 워드선 WL(WL0∼WL511)과, 예를 들면 1024개의 비트선 BL(BL0∼BL1023)이 각각 배치되어 있다. N웰의 수에 대해서는 후술하지만, 여기서는 열 방향으로, 예를 들면 4개의 N웰(Nwell_1, Nwell_2, Nwell__3, Nwell_4)이 형성되어 있는 것으로 한다.
복수의 워드선 WL은, N웰(Nwell_1, Nwell_2, Nwell_3, Nwell_4)의 수에 대응한 복수의 세트로 나누어져 있다. 4개의 N웰을 포함하는 메모리 어레이 영역(10) 내에 512개의 워드선 WL을 배치하는 상기한 예에서는, 예를 들면 도 2에 도시한 바와 같이, 각 N웰 상에 각각 128개씩의 워드선 WL이 배치된다. 즉, N웰(Nwell_1) 상에는, 워드선 WL0∼WL127이 배치된다. N웰(Nwell_2) 상에는, 워드선 WL128∼WL255가 배치된다. N웰(Nwell_3) 상에는, 워드선 WL256∼WL383이 배치된다. N웰(Nwell_4) 상에는, 워드선 WL384∼WL511이 배치된다.
복수의 워드선 WL과 복수의 비트선 BL과의 각 교점에는, 예를 들면 도 3에 도시한 바와 같이, P형 플래시 메모리 트랜지스터로 이루어지는 메모리 셀 MC가 각각 설치되어 있다. 워드선 WL은, 메모리 셀 MC의 P형 플래시 메모리 트랜지스터의 컨트롤 게이트 G에 접속되어 있다. 비트선 BL은, 메모리 셀 MC의 P형 플래시 메모리 트랜지스터의 드레인 D에 접속되어 있다. 메모리 셀 MC의 P형 플래시 메모리 트랜지스터의 소스 S는, 소스선 SL에 접속되어 있다.
이와 같이, 본 실시 형태에 따른 반도체 기억 장치에서는, 메모리 어레이 영역(10)의 N웰이, 열 방향으로 복수로 분할되어 있다. 비트선 BL은, 이들 복수의 N웰을 종단하도록 배치되어 있고, 각 N웰에 형성된 메모리 셀 MC에 접속되어 있다. 즉, 1개의 비트선 BL에 대해, 다른 N웰에 형성된 복수의 메모리 셀 MC가 각각 연결되도록 형성되어 있다.
도 4 내지 도 6은, 도 1 내지 도 3의 메모리 어레이 영역(10)을 실현하기 위한 구체적인 장치 구조의 일례를 도시하는 도면이다. 도 4는, 도 2의 점선으로 둘러싼 부분에 대응하는 영역의 확대 평면도이다. 도 5는, 도 4의 A-A'선 단면도이다. 도 6은, 도 4의 B-B'선 단면도이다. 도 4 중, 경계 영역이라 함은, 메모리 어레이 영역과 주변 회로 영역과의 사이의 영역이며, 이들 영역간의 분리나 가공상의 마진 확보 등을 위해 설치되는 것이다. 경계 영역은, 메모리 어레이 영역을 둘러싸도록 설치되어 있다. 또한, 도 1 내지 도 3의 메모리 어레이 영역(10)을 실현하기 위한 장치 구조는, 도 4 내지 도 6에 도시하는 구조로 한정되는 것은 아니다.
실리콘 기판(20) 내에는, N웰(22)과, P웰(24)이 설치되어 있다. 도 4에 있어서 상측의 N웰(22)은 도 2의 Nwell_1에 대응하고, 도 4에 있어서 하측의 N웰(22)은 도 2의 Nwell_2에 대응하는 것이다. P 웰(24)은, N웰(Nwell_1)과 N웰(Nwell_2)과의 사이에 설치되어 있다.
실리콘 기판(20)에는, 또한 활성 영역을 획정하는 소자 분리 절연막(26)이 형성되어 있다. 소자 분리 절연막(26)은, 메모리 트랜지스터를 형성하는 활성 영역을 획정함과 함께, N웰(22)에의 접속 영역인 N웰 탭(28), P웰(24)에의 접속 영역 P웰 탭(30)을 획정한다. N웰 탭(28)은, 특별히 한정되는 것은 아니지만, 예를 들면 N웰(22)의 워드선 WL 연장 방향의 양단부에 배치할 수 있다. P웰 탭(30)은, 특별히 한정되는 것은 아니지만, 예를 들면 복수의 N웰(22) 사이의 영역에 각각 배치할 수 있다.
메모리 어레이 영역(10)의 활성 영역 상에는, 터널 게이트 절연막(32), 플로팅 게이트(34), 게이트간 절연막(36) 및 컨트롤 게이트(38)가 적층되어 이루어지는 P형 메모리 트랜지스터가 형성되어 있다. 컨트롤 게이트(38)는 행 방향(도 4에 있어서 횡방향)으로 연장되어 형성되어 있고, 행 방향으로 배열되는 P형 메모리 트랜지스터의 컨트롤 게이트(38)를 공통 접속하는 워드선 WL을 형성하고 있다.
각 블록의 양단의 워드선 WL에 인접하여 설치된 워드선 WL과 동일 구조의 2개의 배선 구조체는, 워드선 WL의 사이즈 변동을 방지하는 등을 위해 설치된 더미 워드선(40)이다. 또한, 경계 영역에 설치된 스택 구조의 더미 구조체(42)는, 메모리 어레이 영역의 소자와 주변 회로 영역의 소자를 구별하여 만들기 위한 공정에서 부수적으로 형성되는 것이다.
P형 메모리 트랜지스터가 형성된 실리콘 기판(20) 상에는, 층간 절연막(44)이 형성되어 있다. 층간 절연막(44) 상에는, 열 방향(도 4에 있어서 종방향)으로 연장되는 비트선 BL이 형성되어 있다. 비트선 BL은, 열 방향으로 배열되는 P형 메모리 트랜지스터의 드레인 단자에 접속되어 있다. 각 블록의 단부의 비트선 BL에 인접하여 설치된 비트선 BL과 동일 구조의 2개의 배선 구조체는, 비트선 BL의 사이즈 변동을 방지하는 등을 위해 설치된 더미 비트선(46)이다.
다음으로, 본 실시 형태에 따른 반도체 기억 장치의 기입 방법에 대해, 도 7 및 도 8을 이용하여 설명한다. 이하의 설명에서는, 도 3에 있어서 워드선 WL0 및 비트선 BL0에 접속된 메모리 셀 MC에 기입하는 경우를 예로 설명하지만, 다른 메모리 셀 MC에 기입하는 경우도 마찬가지이다. 본 명세서에서는, 플로팅 게이트에 전자를 주입하여 메모리 트랜지스터의 임계값 전압을 저하시키는 동작을 「기입」이라 정의한다.
본 실시 형태에 따른 반도체 기억 장치에의 기입 동작에서는, 각 신호선에, 예를 들면 도 7에 도시한 바와 같은 구동 전압을 인가한다. 즉, 기입 대상의 메모리 셀(선택 메모리 셀) MC가 접속된 워드선(선택 워드선:WL0)에는, 예를 들면 10V를 인가한다. 선택 메모리 셀 MC가 형성된 N웰(선택 N웰:Nwell_1) 내에 형성된 다른 메모리 셀(비선택 메모리 셀) MC에 접속된 워드선(비선택 워드선:WL1∼WL127)에는, 예를 들면 0V를 인가한다. 선택 N웰(Nwell_1)과는 상이한 N웰(비선택 N웰:Nwell_2∼Nwell_4) 내에 형성된 비선택 메모리 셀 MC에 접속된 워드선(비선택 워드선:WL128∼WL511)에는, 예를 들면 2.4V를 인가한다. 선택 메모리 셀 MC가 접속된 비트선(선택 비트선:BL0)에는, 예를 들면 0V를 인가한다. 선택 비트선 BL0과는 상이한 비트선(비선택 비트선:BL1∼BL1023)에는, 예를 들면 2.4V를 인가한다. 선택 N웰(Nwell_1)에는, 예를 들면 5V를 인가한다. 비선택 N웰(Nwell_2∼Nwell_4)에는, 예를 들면 2.4V를 인가한다. 소스선 SL에는, 예를 들면 1.8V를 인가한다.
각 신호선에 이와 같은 구동 전압을 인가하는 이유에 대해, 이하에 설명한다. 또한, 상기 구동 전압의 값은, 일례를 나타낸 것이며, 이하에 설명하는 효과를 실현할 수 있는 범위에서 적절히 변경이 가능하다.
본 실시 형태에 따른 반도체 기억 장치의 P형 플래시 메모리 트랜지스터에서는, 소위 밴드간 터널링(BTBT:Band-to-band Tunneling)에 의해 발생한 전자를 플로팅 게이트(전하 축적층)에 주입함으로써, 기입을 행한다. 따라서, 선택 메모리 셀 MC에는, BTBT에 의해 전자가 발생하고, 이 전자를 가속하여 핫 일렉트론으로 하고, 플로팅 게이트에 주입하도록, 드레인, 컨트롤 게이트 및 N웰에 소정의 기입 전압을 인가한다.
각 단자에 인가하는 전압에 의한 전계는 서로 영향을 미치므로, 각각의 단자에 인가하는 전압을 독립적으로 결정하는 것은 곤란하지만, 예를 들면 이하의 생각을 베이스로 하여 각각의 단자에 인가하는 전압을 결정할 수 있다. 즉, 드레인-컨트롤 게이트간에 인가하는 전압은, 급격한 전계를 형성하여 BTBT에 의해 전자가 발생하는 조건으로 설정한다. 드레인―N웰간에 인가하는 전압은, 발생한 전자를 가속하여 핫 일렉트론으로 되는 조건으로 설정한다. 컨트롤 게이트-N웰간에 인가하는 전압은, 생성된 핫 일렉트론이 플로팅 게이트에 주입되는 조건으로 설정한다. 소스에는, 드레인보다도 높은 전압, 예를 들면 드레인보다도 전원 전압분 높은 전압을 인가한다.
구체적으로는, 드레인에는 예를 들면 5V를, 컨트롤 게이트에는 예를 들면 10V를, N웰에는 예를 들면 5V를, 소스에는 예를 들면 1.8V를, 각각 인가한다. 즉, 선택 비트선 BL0에는 0V를, 선택 워드선 WL0에는 10V를, 선택 N웰(Nwell_1)에는 5V를, 소스선 SL에는 1.8V를, 각각 인가한다. 이에 의해, 워드선 WL0 및 비트선 BL0에 접속된 메모리 셀 MC에 기입을 행할 수 있다[도 8의 (a) 참조].
이때, 선택 N웰(Nwell_1) 내의 비선택 메모리 셀 MC에 접속된 비선택 워드선 WL(WL1∼WL127)에는, 선택 N웰(Nwell_1)보다도 낮은 전압, 예를 들면 0V를 인가한다. 이에 의해, 선택 비트선 BL0에 접속된 선택 N웰(Nwell_1) 내의 비선택 메모리 셀 MC에서는, 컨트롤 게이트와 N웰과의 사이의 전계에 의해 핫 일렉트론이 플로팅 게이트에 주입되는 것을 억제할 수 있다. 이에 의해, 비선택 메모리 셀에 있어서의 드레인 디스터브를 저감시킬 수 있다[도 8의 (b) 참조].
비선택 N웰(Nwell_2∼Nwell__4)에는, 선택 비트선 BL0과의 사이의 전위차가, 선택 비트선 BL0과 선택 N웰(Nwell_1)과의 사이의 전위차보다도 낮아지는 전압을 인가한다. 바람직하게는, 선택 비트선 BL0(드레인)과 비선택 N웰(Nwell_2∼Nwell_4)과의 사이의 전위차가 3V 정도 이하로 되는 전압을 인가한다. 예를 들면, 비선택 N웰(Nwell_2∼Nwell_4)에는, 2.4V의 전압을 인가한다. 터널 게이트 절연막을 형성하는 일반적인 재료인 실리콘 산화막의 에너지 장벽은 약 3.2eV 정도이므로, 드레인과 N웰과의 사이의 전위차를 3V 정도 이하로 설정함으로써, 터널 게이트 절연막의 에너지 장벽을 타고 넘는 핫 일렉트론이 발생하는 것을 효과적으로 억제할 수 있다. 이에 의해, 비선택 메모리 셀에 있어서의 드레인 디스터브를 억제할 수 있다[도 8의 (c) 참조].
비선택 N웰(Nwell_2∼Nwell_4) 내의 비선택 메모리 셀 MC에 접속된 비선택 워드선(WL128∼WL511)에는, 메모리 트랜지스터가 충분히 오프 상태로 되는 전압을 인가한다. 예를 들면, 비선택 워드선 WL(WL128∼WL511)에는, 비선택 N웰(Nwell_2∼Nwell_4)과 동일한 2.4V의 전압을 인가한다. 비선택 N웰(Nwell_2∼Nwell_4)의 전압을 낮춤으로써 백 바이어스 효과가 약해지므로, 트랜지스터는 온 되는 방향으로 움직인다. 그러나, 비선택 N웰(Nwell_2∼Nwell_4)의 전압을 낮춤으로써 핫 일렉트론의 발생은 억제되어 있으므로, 컨트롤 게이트에의 인가 전압을 증가시켜 트랜지스터를 오프 상태로 함으로써, 리크 전류를 저감시킬 수 있다.
또한, 비선택 N웰(Nwell_2∼Nwell_4) 내의 비선택 메모리 셀 MC의 리크 전류를 무시할 수 있는 경우에는, 반드시 비선택 워드선(WL1∼WL127)과 비선택 워드선 WL(WL128∼WL511)과의 인가 전압을 바꿀 필요는 없다. 리크 전류를 무시할 수 있는 경우에는, 리크 전류의 값 자체가 작은 경우나, 소비 전력이 문제로 되지 않는 경우 등을 들 수 있다.
또한, 비선택 비트선(BL1∼BL1023)에는, N웰(Nwell_1∼Nwell_4)과의 사이의 전위차가, 선택 비트선 BL0과 선택 N웰(Nwell_1)과의 사이의 전위차보다도 작아지는 전압을 인가한다. 바람직하게는, 비선택 비트선(BL1∼BL1023)과 N웰(Nwell_1∼Nwell_4)과의 사이의 전위차가 3V 정도 이하로 되는 전압을 인가한다. 예를 들면, 비선택 N웰(Nwell_2∼Nwell_4)과 동일한 2.4V의 전압을 인가한다. 이에 의해, N웰의 전계에 의한 핫 일렉트론의 발생을 억제하여, 비선택 메모리 셀에 있어서의 드레인 디스터브를 억제할 수 있다.
이에 의해, 비선택 메모리 셀에 있어서의 드레인 디스터브나 리크 전류를 억제하면서, 선택 메모리 셀에의 기입을 행할 수 있다.
또한, 상기 설명에서는, 선택 워드선 WL에 접속된 1개의 메모리 셀 MC에 기입을 행하는 경우를 나타내었지만, 복수의 비트선 BL을 동시에 선택하고, 하나의 선택 워드선 WL에 연결되는 복수의 메모리 셀 MC에 동시에 기입을 행하도록 해도 된다.
다음으로, 본 실시 형태에 따른 반도체 기억 장치의 소거 방법에 대해 도 9 및 도 10을 이용하여 설명한다. 또한, 본 명세서에서는, 플로팅 게이트로부터 전자를 인발(引拔)하여 메모리 트랜지스터의 임계값 전압을 증가시키는 동작을 「소거」라고 정의한다.
본 실시 형태에 따른 반도체 기억 장치의 소거 동작에서는, 동일 섹터 내를 일괄로 소거한다. 예를 들면 도 9에 도시한 바와 같이, 워드선 WL0∼WL511, 소스선 SL, N웰(NWell1∼NWell4)에 -10V를 인가하고, 비트선 BL0∼BL1023을 오픈으로 하고, 플로팅 게이트로부터 전자를 인발한다. 혹은, 예를 들면 도 10에 도시한 바와 같이, 워드선 WL0∼WL511, 비트선 BL0∼BL1023, N웰(NWell1∼NWell4)에 -10V를 인가하고, 소스선 SL을 오픈으로 하고, 플로팅 게이트로부터 전자를 인발한다.
이에 의해, 메모리 어레이 영역(10) 내의 모든 메모리 셀 MC에 기억된 정보를 소거할 수 있다.
다음으로, 본 실시 형태에 따른 반도체 기억 장치의 기입 방법의 효과에 대해, 도 11 내지 도 19를 이용하여 보다 상세하게 설명한다.
도 11에 도시하는 회로에 있어서, 워드선 WL0과 비트선 BL0에 접속된 원 표시를 부여한 메모리 셀에 기입을 행하는 경우를 상정한다. 선택 비트선 BL0에는 0V를 인가하고, 비선택 비트선 BL1에는 2.4V를 인가하고, 선택 워드선 WL0에는 10V를 인가하고, 비선택 워드선 WL1에는 1.8V를 인가하고, 소스선 SL에는 1.8V를 인가하고, N웰에는 5V를 인가하는 것으로 한다. 메모리 셀은, P형 플래시 메모리 트랜지스터이다.
이때, 비선택 워드선 WL1과 선택 비트선 BL0에 접속된 사각 표시를 부여한 비선택 메모리 셀의 드레인에는, 선택 메모리 셀의 드레인과 동일한 전압이 인가된다. 비선택 워드선 WL1에는 선택 워드선 WL0보다도 낮은 전압이 인가되고는 있지만, 이 비선택 메모리 셀에의 기입도 근소하게 진행한다. 즉, 소위 드레인 디스터브가 생긴다.
도 12는, 도 11의 조건으로 구동 전압을 인가하였을 때의 드레인 디스터브에 의한 비선택 메모리 셀의 메모리 트랜지스터의 임계값 전압의 변화를 측정한 결과를 나타내는 그래프이다. 종축은 메모리 트랜지스터의 임계값 전압을 나타내고, 횡축은 드레인에의 전압의 인가 시간(디스터브 시간)을 나타내고 있다.
도 12에 나타내는 바와 같이, 디스터브 시간이 증가할수록, 임계값 전압의 절대값은 작아진다. 도 12의 예에서는, 1msec 정도 이상의 디스터브를 받으면, 메모리 트랜지스터의 임계값 전압이 변화되어 있다. 1개의 메모리 셀의 기입 시간을 10μsec∼20μsec 정도라고 가정하면, 디스터브 시간을 1msec 이하로 하여 임계값 전압의 변동을 억제하기 위해서는, 1개의 비트선 BL에 접속되는 메모리 셀의 수를 50개∼100개 정도로 억제하는 것이 요구된다.
도 13은, 비선택 워드선 WL1에의 인가 전압을 저감시켜 0V로 한 경우의, 드레인 디스터브에 의한 비선택 메모리 셀의 메모리 트랜지스터의 임계값 전압의 변화를 측정한 결과를 나타내는 그래프이다.
도 13에 나타내는 바와 같이, 비선택 워드선 WL1에의 인가 전압을 낮춤으로써, 도 12의 경우와 비교하여, 드레인 디스터브를 억제할 수 있다. 그러나, 비선택 워드선 WL1에의 인가 전압을 저하시킴으로써, 새롭게 다른 문제가 생긴다.
도 14는, 비선택 메모리 셀의 메모리 트랜지스터의 드레인 전류와 게이트 전압과의 관계를 측정한 결과를 나타내는 그래프이다.
도 14에 나타내는 바와 같이, 비선택 메모리 셀의 게이트 전압이 1.8V일 때의 드레인 전류는 1㎁ 미만인 것에 대해, 게이트 전압을 0V까지 저하시키면 드레인 전류는 한 자릿수 이상 증가한다. 비선택 메모리 셀에 흐르는 드레인 전류는 말하자면 리크 전류이며, 소비 전력을 증가시키는 원인으로 된다. 1개의 비트선 BL에 연결되는 메모리 셀의 수가 증가하면, 그만큼, 전체 리크 전류도 증가하게 된다.
이와 같이, 드레인 디스터브의 영향을 억제하는 수단으로서 비선택 워드선 WL1에 인가하는 전압을 저하시키는 것은, 소비 전력의 관점으로부터 바람직하지 못하다.
그런데, 플래시 메모리에서는, 고속 동작을 위해, 비트선 BL의 바로 부근에 센스 앰프를 배치하는 것이 바람직하다. 비트선 BL의 먼 곳에 센스 앰프를 배치하면 그만큼 배선의 지연이 발생하여, 동작이 지연되기 때문이다. 이 때문에, 일반적인 레이아웃에서는, 예를 들면 도 15에 도시한 바와 같이, 메모리 어레이 영역(10)에 인접하여 비트선 선택 회로／센스 앰프(14)가 배치된다. 드레인 디스터브에 대해 강한 메모리 셀, 예를 들면 N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에서는, 도 15에 도시한 바와 같은 레이아웃을 적용할 수 있다.
한편, 드레인 디스터브에 대해 제한이 있는 메모리 셀, 예를 들면 P형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에서는, 상술한 바와 같이 1개의 비트선 BL에 연결되는 메모리 셀의 수를 적게 하지 않을 수 없어, 비트선 BL이 짧아진다. 이 결과, 예를 들면 도 16에 도시한 바와 같이, 메모리 어레이 영역(10)을 복수로 분할하고, 각각의 메모리 어레이 영역(10)에 비트선 선택 회로／센스 앰프(14)를 설치할 필요가 있다.
센스 앰프는 비교적 복잡한 회로이며 칩 내에 차지하는 면적은 크기 때문에, 분할한 메모리 어레이 영역(10)의 각각에 비트선 선택 회로／센스 앰프(14)를 설치하는 것은, 칩 면적의 증대로 이어진다.
이에 대해, 본 실시 형태에 따른 반도체 기억 장치에서는, 1개의 비트선 BL에 연결되는 메모리 셀수는 줄이지 않고, 비트선 BL이 연장하는 방향으로 N웰을 분할하고 있다. 이에 의해, 도 15의 레이아웃과 비교하여, 칩 면적을 대폭 축소할 수 있다.
또한, N웰을 복수개로 분할함으로써, 선택 비트선 BL에 접속된 메모리 셀 MC 중, 선택 N웰에 형성된 비선택 메모리 셀의 수를 적게 할 수 있다. 이에 의해, 컨트롤 게이트에의 인가 전압을 낮게 하여 드레인 디스터브를 억제한 경우라도, 전체로서의 리크 전류를 저감시킬 수 있다. N웰을 분할하는 수는, 허용되는 리크 전류의 값에 따라, 그것을 실현하기 위한 메모리 셀 MC의 수 및 전체의 워드선의 개수에 기초하여, 적절히 설정하는 것이 바람직하다.
또한, 본 실시 형태에 따른 반도체 기억 장치에서는, 선택 N웰(예를 들면 Nwell_1)의 전압과, 비선택 N웰(예를 들면 Nwell_2∼Nwell_4)의 전압을 각각 제어할 수 있다. 이에 의해, 비선택 N웰 내에 형성된 비선택 메모리 셀에 대해서는, 선택 N웰 내에 형성된 메모리 셀과는 별도로, 드레인 디스터브가 적은 전압 조건을 채용할 수 있다.
도 17은, 비선택 N웰 내에 형성된 비선택 메모리 셀에 있어서의, 드레인 디스터브에 의한 메모리 트랜지스터의 임계값 전압의 변화를 측정한 결과를 나타내는 그래프이다. 종축은 메모리 트랜지스터의 임계값 전압을 나타내고, 횡축은 드레인에의 전압의 인가 시간(디스터브 시간)을 나타내고 있다.
도 17에 나타내는 바와 같이, 비선택 N웰 내에 형성된 비선택 메모리 셀에 대한 드레인 디스터브는, 선택 N웰 내에 형성된 비선택 메모리 셀에 대한 드레인 디스터브(도 12 참조)와 비교하여, 대폭 억제할 수 있다.
도 18은, 비선택 N웰 내에 형성된 비선택 메모리 셀에 있어서의, 메모리 트랜지스터의 드레인 전류와 컨트롤 게이트 전압과의 관계를 측정한 결과를 나타내는 그래프이다.
도 18에 나타내는 바와 같이, 워드선 WL에 인가하는 전압 및 N웰에 인가하는 전압을 2.4V로 함으로써, 리크 전류를 1㎁ 이하까지 저감시킬 수 있었다.
또한, N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에 있어서 본 실시 형태의 반도체 기억 장치와 마찬가지로 P웰을 분할한 경우에는, 예를 들면 도 19에 도시한 바와 같은 인가 전압이 상정된다. 도 19의 (a)는, 선택 메모리 셀에의 인가 전압의 일례를 도시하고 있다. 도 19의 (b)는, 선택 P웰 내의 선택 비트선에 접속된 비선택 메모리 셀에의 인가 전압을 도시하고 있다. 도 19의 (c)는, 비선택 P웰 내의 선택 비트선에 접속된 비선택 메모리 셀에의 인가 전압을 도시하고 있다.
선택 메모리 셀에서는, 도 19의 (a)에 도시한 바와 같이, 게이트에 -9V, 드레인에 5V, P웰에 0V를 인가하고, 소스를 플로팅으로 하고, 플로팅 게이트로부터 전자를 드레인에 인발함으로써, 기입을 행한다.
선택 P웰 내에 형성된 비선택 메모리 셀에서는, 도 19의 (b)에 도시한 바와 같이, 게이트에 인가하는 전압을 저하시켜 플로팅 게이트-드레인간의 전계를 완화하고, 기입을 방지한다.
비선택 P웰 내에 형성된 비선택 메모리 셀에서는, 도 19의 (c)에 도시한 바와 같이, 드레인 디스터브를 보다 저하시키기 위해 드레인과 게이트와의 사이의 전위차를 더욱 줄이는 방향의 전압을 인가한다. 이 상태에서는 트랜지스터가 온 되어 리크 전류가 발생하므로, P웰에 의해 부전압측의 전압을 인가하고, 임계값 전압을 높이는 대책을 행한다. 단, 컨트롤 게이트에는 트랜지스터를 온 시키는 방향으로 전압을 가할 필요가 있어, 리크 전류를 방지하기 위한 근본적인 대책으로 되어 있지는 않다.
본 실시 형태에 따른 반도체 기억 장치에서는, 비선택 N웰 내에 형성된 비선택 메모리 셀에 있어서, 드레인과 컨트롤 게이트와의 사이의 전위차를 확대하는 방향으로 게이트에의 인가 전압을 증가시키고 있다. 또한, 드레인과 N웰과의 사이의 전압차를 축소하는 방향으로 N웰에의 인가 전압을 감소하고 있다. 이와 같은 전압의 설정 방법은, 상술한 N형 플래시 메모리 트랜지스터의 경우와는 반대이다.
본 실시 형태에 따른 반도체 기억 장치와 N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치와의 상이점을 정리하면, 이하와 같이 된다.
본 실시 형태에 따른 반도체 기억 장치에서는, 핫 일렉트론의 발생을 억제함으로써 디스터브를 저감시킨다. 이에 대해, N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에서는, FN 터널 전류를 저하시킴으로써 디스터브를 저감시킨다.
또한, 본 실시 형태에 따른 반도체 기억 장치에서는, 비선택 N웰에 인가하는 전압을, 선택 N웰에 인가하는 전압과 비교하여, 메모리 트랜지스터의 임계값 전압을 낮게 하는 방향으로 시프트한다. 이에 대해, N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에서는, 비선택 P웰에 인가하는 전압을, 선택 P웰에 인가하는 전압과 비교하여, 메모리 트랜지스터의 임계값 전압을 높게 하는 방향으로 시프트한다.
또한, 본 실시 형태에 따른 반도체 기억 장치에서는, 비선택 N웰 내의 비선택 워드선에 인가하는 전압을, 선택 N웰 내의 비선택 워드선에 인가하는 전압과 비교하여, 드레인-컨트롤 게이트간의 전위차를 크게 하는 방향으로 시프트한다. 이에 대해, N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에서는, 비선택 P웰 내의 비선택 워드선에 인가하는 전압을, 선택 P웰 내의 비선택 워드선에 인가하는 전압과 비교하여, 드레인-컨트롤 게이트간의 전위차를 작게 하는 방향으로 시프트한다.
또한, 본 실시 형태에 따른 반도체 기억 장치에서는, 드레인 디스터브의 주대책으로서, N웰의 전위를 저하시키고 있다. 이에 대해, N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에서는, 드레인 디스터브의 주대책으로서, 컨트롤 게이트-드레인간의 전위차를 축소하고 있다.
또한, 본 실시 형태에 따른 반도체 기억 장치에서는, 리크 전류에 대한 주대책으로서, 컨트롤 게이트에 인가하는 전압을 높여 메모리 트랜지스터를 오프로 하고 있다. 이에 대해, N형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에서는, P웰의 인가 전압에 의해 임계값 전압을 높이는 방향으로 시프트하고 있다.
이와 같이, N형 플래시 메모리 트랜지스터에서는, 기입 메카니즘이 P형 플래시 메모리 트랜지스터와는 상이한 것에 기인하여, 여러 차이가 있다. N형 플래시 메모리 트랜지스터에서는, 본 실시 형태에 따른 반도체 기억 장치와 동일한 방법에 의해 드레인 디스터브와 리크 전류의 쌍방의 대책을 행하는 것은 곤란하다.
이와 같이, 본 실시 형태에 따르면, P형 플래시 메모리 트랜지스터를 갖는 반도체 기억 장치에 있어서, 드레인 디스터브에 의한 영향을 억제할 수 있다. 이에 의해, 반도체 기억 장치의 신뢰성을 향상시킬 수 있다. 또한, 기입 시의 리크 전류를 저감시킬 수 있어, 반도체 기억 장치의 저소비 전력화를 도모할 수 있다.
[변형 실시 형태]
상기 실시 형태로 한정되지 않고 다양한 변형이 가능하다.
예를 들면, 상기 실시 형태에서는, 스택 게이트 구조의 P형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에 적용한 예를 나타내었지만, 메모리 트랜지스터는 반드시 스택 게이트 구조일 필요는 없다. 예를 들면, 메모리 트랜지스터로서, ONO막 등의 절연막을 전하 축적층으로서 이용하는 플래시 메모리 트랜지스터, 예를 들면 MONOS형의 P형 플래시 메모리 트랜지스터를 이용한 반도체 기억 장치에 있어서도 마찬가지로 적용할 수 있다.
또한, 상기 실시 형태에 기재한 반도체 기억 장치의 구조나 구성 재료, 구동 전압의 값 등은, 일례를 나타낸 것에 지나지 않고, 당업자의 기술 상식 등에 따라 적절히 수정이나 변경이 가능하다.
이상의 실시 형태에 관한 것으로, 이하의 부기를 더 개시한다.
(부기 1) 반도체 기판 내에 형성된 제1 N웰과, 상기 반도체 기판 내에 형성되고, 상기 제1 N웰로부터 전기적으로 분리된 제2 N웰과, 상기 제1 N웰 내에 형성된 제1 P형 메모리 트랜지스터와, 상기 제2 N웰 내에 형성된 제2 P형 메모리 트랜지스터와, 상기 제1 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제1 워드선과, 상기 제2 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제2 워드선과, 상기 제1 P형 메모리 트랜지스터의 드레인 및 상기 제2 P형 메모리 트랜지스터의 드레인에 접속된 제1 비트선과, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제1 비트선에 제1 전압을 인가하고, 상기 제1 N웰에 제2 전압을 인가하고, 상기 제2 N웰에 상기 제2 전압보다도 낮은 제3 전압을 인가하는 제어 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 부기 1에 기재된 반도체 기억 장치에 있어서, 상기 제1 전압과 상기 제3 전압과의 사이의 전위차는, 3V 이하인 것을 특징으로 하는 반도체 기억 장치.
(부기 3) 부기 1 또는 2에 기재된 반도체 기억 장치에 있어서, 상기 제1 N웰 내에 형성되고, 드레인이 상기 제1 비트선에 접속된 제3 P형 메모리 트랜지스터와, 상기 제3 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제3 워드선을 더 갖고, 상기 제어 회로는, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제3 워드선에, 상기 제2 전압보다도 낮은 제4 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치.
(부기 4) 부기 1 내지 3 중 어느 한 항에 기재된 반도체 기억 장치에 있어서, 상기 제어 회로는, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제2 워드선에, 상기 제2 P형 메모리 트랜지스터가 오프 상태로 되는 제5 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치.
(부기 5) 부기 1 내지 4 중 어느 한 항에 기재된 반도체 기억 장치에 있어서, 상기 제1 N웰 내에 형성되고, 컨트롤 게이트가 상기 제1 워드선에 접속된 제4 P형 메모리 트랜지스터와, 상기 제4 P형 메모리 트랜지스터의 드레인에 접속된 제2 비트선을 더 갖고, 상기 제어 회로는, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제2 비트선에, 상기 제1 전압보다도 높은 제6 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치.
(부기 6) 부기 5에 기재된 반도체 기억 장치에 있어서, 상기 제2 전압과 상기 제6 전압과의 사이의 전위차는, 3V 이하인 것을 특징으로 하는 반도체 기억 장치.
(부기 7) 부기 1 내지 6 중 어느 한 항에 기재된 반도체 기억 장치에 있어서, 상기 제어 장치는, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제1 워드선에 제7 전압을 인가하고, 상기 제1 전압 및 상기 제7 전압의 인가에 의해 생기는 밴드간 터널링에 의해 전자를 생성하고, 상기 전자를 상기 제1 전압과 상기 제2 전압과의 사이의 전위차로 가속하여 상기 제1 P형 메모리 트랜지스터의 전하 축적층으로 주입함으로써, 기입을 행하는 것을 특징으로 하는 반도체 기억 장치.
(부기 8) 반도체 기판 내에 형성된 제1 N웰과, 상기 반도체 기판 내에 형성되고, 상기 제1 N웰로부터 전기적으로 분리된 제2 N웰과, 상기 제1 N웰 내에 형성된 제1 P형 메모리 트랜지스터와, 상기 제2 N웰 내에 형성된 제2 P형 메모리 트랜지스터와, 상기 제1 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제1 워드선과, 상기 제2 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제2 워드선과, 상기 제1 P형 메모리 트랜지스터의 드레인 및 상기 제2 P형 메모리 트랜지스터의 드레인에 접속된 제1 비트선을 갖는 반도체 기억 장치의 구동 방법으로서, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제1 비트선에 제1 전압을 인가하고, 상기 제1 N웰에 제2 전압을 인가하고, 상기 제2 N웰에 상기 제2 전압보다도 낮은 제3 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 9) 부기 8에 기재된 반도체 기억 장치의 구동 방법에 있어서, 상기 제1 전압과 상기 제3 전압과의 사이의 전위차는, 3V 이하인 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 10) 부기 8 또는 9에 기재된 반도체 기억 장치의 구동 방법에 있어서, 상기 반도체 기억 장치는, 상기 제1 N웰 내에 형성되고, 드레인이 상기 제1 비트선에 접속된 제3 P형 메모리 트랜지스터와, 상기 제3 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제3 워드선을 더 갖고, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제3 워드선에, 상기 제2 전압보다도 낮은 제4 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 11) 부기 8 내지 10 중 어느 한 항에 기재된 반도체 기억 장치의 구동 방법에 있어서, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제2 워드선에, 상기 제2 P형 메모리 트랜지스터가 오프 상태로 되는 제5 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 12) 부기 8 내지 11 중 어느 한 항에 기재된 반도체 기억 장치의 구동 방법에 있어서, 상기 반도체 기억 장치는, 상기 제1 N웰 내에 형성되고, 컨트롤 게이트가 상기 제1 워드선에 접속된 제4 P형 메모리 트랜지스터와, 상기 제4 P형 메모리 트랜지스터의 드레인에 접속된 제2 비트선을 더 갖고, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제2 비트선에, 상기 제1 전압보다도 높은 제6 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 13) 부기 12에 기재된 반도체 기억 장치의 구동 방법에 있어서, 상기 제2 전압과 상기 제6 전압과의 사이의 전위차는, 3V 이하인 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 14) 부기 8 내지 13 중 어느 한 항에 기재된 반도체 기억 장치의 구동 방법에 있어서, 상기 제1 워드선에 제7 전압을 인가하고, 상기 제1 전압 및 상기 제7 전압의 인가에 의해 생기는 밴드간 터널링에 의해 전자를 생성하고, 상기 전자를 상기 제1 전압과 상기 제2 전압과의 사이의 전위차로 가속하여 상기 제1 P형 메모리 트랜지스터의 전하 축적층으로 주입함으로써, 상기 제1 P형 메모리 트랜지스터에의 기입을 행하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
(부기 15) 부기 8 내지 14 중 어느 한 항에 기재된 반도체 기억 장치의 구동 방법에 있어서, 상기 제1 P형 메모리 트랜지스터 및 상기 제2 P형 메모리 트랜지스터의 소거를 동시에 행하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
10 : 메모리 어레이 영역
12 : 워드선 선택 회로
14 : 비트선 선택 회로／센스 앰프
16 : 웰 전압 제어 회로
18 : 제어 회로
20 : 실리콘 기판
22 : N웰
24 : P웰
26 : 소자 분리 절연막
28 : N웰 탭
30 : P웰 탭
32 : 터널 게이트 절연막
34 : 플로팅 게이트
36 : 게이트간 절연막
38 : 컨트롤 게이트
40 : 더미 워드선
42 : 더미 구조체
44 : 층간 절연막
46 : 더미 비트선

Claims (10)

  1. 반도체 기판 내의 제1 메모리 어레이 영역에 형성된 제1 N웰과,
    상기 반도체 기판 내의 상기 제1 메모리 어레이 영역에 형성되고, 상기 제1 N웰로부터 전기적으로 분리되며, 상기 제1 N웰과 인접하여 위치되는 제2 N웰과,
    제1 비트선 선택 회로와,
    상기 제1 N웰 내에 형성된 제1 P형 메모리 트랜지스터와,
    상기 제2 N웰 내에 형성된 제2 P형 메모리 트랜지스터와,
    상기 제1 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제1 워드선과,
    상기 제2 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제2 워드선과,
    상기 제1 P형 메모리 트랜지스터의 드레인 및 상기 제2 P형 메모리 트랜지스터의 드레인에 접속되고, 상기 제1 비트선 선택 회로에 접속된 제1 비트선과,
    상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제1 비트선에 제1 전압을 인가하고, 상기 제1 N웰에 제2 전압을 인가하고, 상기 제2 N웰에 상기 제2 전압보다도 낮은 제3 전압을 인가하는 제어 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 N웰 내에 형성되고, 드레인이 상기 제1 비트선에 접속된 제3 P형 메모리 트랜지스터와,
    상기 제3 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제3 워드선을 더 갖고,
    상기 제어 회로는, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제3 워드선에, 상기 제2 전압보다도 낮은 제4 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제어 회로는, 상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제2 워드선에, 상기 제2 P형 메모리 트랜지스터가 오프 상태로 되는 제5 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치.
  4. 반도체 기판 내의 제1 메모리 어레이 영역에 형성된 제1 N웰과, 상기 반도체 기판 내의 상기 제1 메모리 어레이 영역에 형성되고, 상기 제1 N웰로부터 전기적으로 분리되며, 상기 제1 N웰에 인접하여 위치되는 제2 N웰과, 제1 비트선 선택 회로와, 상기 제1 N웰 내에 형성된 제1 P형 메모리 트랜지스터와, 상기 제2 N웰 내에 형성된 제2 P형 메모리 트랜지스터와, 상기 제1 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제1 워드선과, 상기 제2 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제2 워드선과, 상기 제1 P형 메모리 트랜지스터의 드레인 및 상기 제2 P형 메모리 트랜지스터의 드레인에 접속되고 상기 제1 비트선 선택 회로에 접속된 제1 비트선을 갖는 반도체 기억 장치의 구동 방법으로서,
    상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제1 비트선에 제1 전압을 인가하고, 상기 제1 N웰에 제2 전압을 인가하고, 상기 제2 N웰에 상기 제2 전압보다도 낮은 제3 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  5. 제4항에 있어서,
    상기 제1 전압과 상기 제3 전압과의 사이의 전위차는, 3V 이하인 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 반도체 기억 장치는, 상기 제1 N웰 내에 형성되고, 드레인이 상기 제1 비트선에 접속된 제3 P형 메모리 트랜지스터와, 상기 제3 P형 메모리 트랜지스터의 컨트롤 게이트에 접속된 제3 워드선을 더 갖고,
    상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제3 워드선에, 상기 제2 전압보다도 낮은 제4 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  7. 제4항 또는 제5항에 있어서,
    상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제2 워드선에, 상기 제2 P형 메모리 트랜지스터가 오프 상태로 되는 제5 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  8. 제4항 또는 제5항에 있어서,
    상기 반도체 기억 장치는, 상기 제1 N웰 내에 형성되고, 컨트롤 게이트가 상기 제1 워드선에 접속된 제4 P형 메모리 트랜지스터와, 상기 제4 P형 메모리 트랜지스터의 드레인에 접속된 제2 비트선을 더 갖고,
    상기 제1 P형 메모리 트랜지스터에의 기입 시, 상기 제2 비트선에, 상기 제1 전압보다도 높은 제6 전압을 인가하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  9. 제8항에 있어서,
    상기 제2 전압과 상기 제6 전압과의 사이의 전위차는, 3V 이하인 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
  10. 제4항 또는 제5항에 있어서,
    상기 제1 워드선에 제7 전압을 인가하고, 상기 제1 전압 및 상기 제7 전압의 인가에 의해 생기는 밴드간 터널링에 의해 전자를 생성하고, 상기 전자를 상기 제1 전압과 상기 제2 전압과의 사이의 전위차로 가속하여 상기 제1 P형 메모리 트랜지스터의 전하 축적층으로 주입함으로써, 상기 제1 P형 메모리 트랜지스터에의 기입을 행하는 것을 특징으로 하는 반도체 기억 장치의 구동 방법.
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