JP2002150786A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】セル周辺トランジスタとは異なる特殊なトラン
ジスタを用いることなく、書込み時のメモリセルのドレ
イン電圧の上限を安定に精度よく制御し得る不揮発性半
導体記憶装置を提供する。 【構成】不揮発性半導体記憶装置において、書込みデー
タに応じた電圧を書込み用トランジスタ15のゲートに印
加する書込み制御回路20が、書込み時におけるビット線
13の“Ｈ”レベルの所望の上限値に対応する電圧を基準
電位ＶR として生成する基準電位生成回路21と、上記基
準電位が一方の入力端に入力する差動増幅器22と、この
差動増幅器の出力端と他方の入力端との間に接続され、
前記基準電位よりもエンハンスメント型Ｎチャネルトラ
ンジスタ１段分の閾値だけ高い書込み制御電圧ＶA を生
成するように上記差動増幅器により制御される帰還回路
23とを有することを特徴する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、積層ゲート構造の
不揮発性メモリセルのアレイを用いた不揮発性半導体記
憶装置に係り、特に書込み用トランジスタを制御するた
めの書込み制御回路に関する。

【０００２】

【従来の技術】ＥＰＲＯＭ（紫外線消去・再書込み可能
な読み出し専用メモリ）やＥＥＰＲＯＭ（電気的消去・
再書込み可能な読み出し専用メモリ）においては、メモ
リセルとして積層ゲート構造（スタック・ゲート）を有
する１個のＭＯＳトランジスタが用いられ、データの書
込みはドレイン側からホット・エレクトロン注入により
行われる。なお、ＥＥＰＲＯＭのメモリセルの一例とし
ては、ＥＴＯＸ（米国インテル社登録商標）型セルと呼
ばれるトンネル・オキサイド型ＥＰＲＯＭ（EPROM with
Tunnel Oxide ）セルが知られている。

【０００３】図７は、積層ゲート構造を有する不揮発性
メモリセルの断面構造の一例を示している。71は第１導
電型の半導体基板、72および73はこの半導体基板71の表
面に選択的に設けられ、半導体基板とは逆の第２導電型
の第１不純物領域（ソース）および第２不純物領域（ド
レイン）、74は上記半導体基板表面上に形成されたゲー
ト絶縁膜（トンネル絶縁膜）、75は上記半導体基板上の
ソース・ドレイン間で上記ゲート絶縁膜74を介して設け
られたフローティングゲート（浮遊ゲート電極）、76は
上記フローティングゲート上に層間絶縁膜77を介して設
けられたコントロールゲート（制御ゲート電極）であ
る。

【０００４】上記メモリセルのデータ書込み（プログラ
ム）時には、ソース電圧ＶS として低電圧（例えば０
Ｖ）が与えられ、基板71に低電圧（例えば０Ｖ）が与え
られ、コントロールゲート電圧ＶCGとして外部から供給
される高電圧（あるいは内部昇圧電圧）である書込み電
圧Ｖppが与えられ、ドレイン電圧ＶD として高電圧が与
えられる。すると、ドレイン・ソース間にオン電流が流
れ、ドレイン近傍でホット・エレクトロンおよびホット
・ホールの対が発生する。そして、ホールは基板電流と
して基板 71 に流れるが、ホット・エレクトロンがフロ
ーティングゲート75に注入されることにより、トランジ
スタのコントロールゲート76からみた閾値が上昇し、書
込みが完了する。

【０００５】なお、上記メモリセルがＥＴＯＸ型セルで
ある場合、データ消去は、ソース72に高電圧Ｖpp、コン
トロールゲート76に低電圧（例えば０Ｖ）がそれぞれ与
えられ、ドレイン73が例えばフローティング状態に設定
されることにより行なわれる。この時、コントロールゲ
ート76・フローティングゲート75間の容量とフローティ
ングゲート75・ソース72間の容量との容量比およびソー
ス電圧ＶS に応じてフローティングゲート電位ＶFGが設
定され、ソース72とフローティングゲート75との間のト
ンネル絶縁膜74にフゥラー・ノルトハイム（Fowler−No
rdheim）トンネル電流が流れることによりフローティン
グゲート75からエレクトロンが抜かれ、消去が完了する
（閾値が書込み前の状態になる）。

【０００６】上記したようなメモリセルが行列状に配置
されたセルアレイにおいては、選択された１個のメモリ
セルに対してビット線あるいはワード線を共有する複数
個の非選択セルが存在することに起因して、書込み時に
以下に述べるような問題がある。即ち、書込み時に選択
セルとビット線を共有する非選択セルは、ドレインに高
電圧が印加され、ゲートに接地電位Ｖssが印加されるこ
とになる。この時、上記非選択セルのドレイン・フロー
ティングゲート間には強い電界がかかる。特に、上記非
選択セルが既に書込み状態であってフローティングゲー
ト75に電子が蓄積されているような場合には、上記ドレ
イン・フローティングゲート間の電界は強くなり、ドレ
イン側接合のブレークダウンが生じる、あるいは、フロ
ーティングゲート中の電子がゲート酸化膜を介してドレ
インに抜けてしまうなど、信頼性上の問題が起るおそれ
がある。従って、書込み時のドレイン電圧としては、十
分な書込み特性を確保しつつも、上記した信頼性上の問
題が起らない程度のレベルに抑制しておく必要がある。

【０００７】ところで、デバイスの微細化に伴って、ゲ
ート酸化膜の薄膜化、チャネル不純物濃度の上昇が必要
になる。このことは、接合のブレークダウン耐圧の低
下、ゲート酸化膜にかかる電界の上昇をまねくことにな
る。従って、デバイスを微細化すればする程、書込み時
のドレイン電圧の上限を安定に精度よく制御することが
重要になってくる。

【０００８】図８は、ＥＰＲＯＭやＥＥＰＲＯＭにおけ
る書込み系の回路を示す等価回路図である。81はメモリ
セル、82はワード線、83はビット線、84はエンハンスメ
ント型Ｎチャネルトランジスタからなる列選択用トラン
ジスタ、85はエンハンスメント型Ｎチャネルトランジス
タからなる書込み用トランジスタ、ＳＷは内部電源であ
る。上記内部電源ＳＷは、書込み時に高電圧Ｖpp（例え
ば１２．５Ｖ）になる。上記ワード線82は、選択時に高
電圧Ｖpp、非選択時に接地電位Ｖssが印加される。上記
列選択用トランジスタ84のゲートは、選択時に高電圧Ｖ
pp、非選択時に接地電位Ｖssが印加される。上記書込み
用トランジスタ85のゲートは、書込み入力データの
“Ｈ”レベル／“Ｌ”レベルに応じて書込み制御電圧Ｖ
A あるいは接地電位Ｖssが書込み制御回路90から印加さ
れる。ビット線83の“Ｈ”レベルは、ＶA −ＶTHN （Ｖ
THN はエンハンスメント型Ｎチャネルトランジスタ85の
閾値）になるから、メモリセル81のドレイン電圧は前記
書込み制御電圧ＶA により決定される。

【０００９】図９は、上記書込み制御回路90の従来例を
示す回路図である。高電圧Ｖppが与えられるノードと接
地電位Ｖssとの間に、ドレイン・ゲート相互が接続され
たエンハンスメント型のＮチャネルトランジスタ91と、
ゲートに電源電位Ｖccが印加され、ソース・基板相互が
接続されたエンハンスメント型のＰチャネルトランジス
タ92と、ゲート・ソース相互が接続されたデプレッショ
ン型のＮチャネルトランジスタ93とが直列に接続されて
いる。ここで、デプレッション型のＮチャネルトランジ
スタ93のコンダクタンスｇｍをエンハンスメント型のＮ
チャネルトランジスタ91のそれよりも十分小さく設定し
ておくものとする。これにより、書込みデータが“Ｈ”
レベルの場合に、上記Ｎチャネルトランジスタ91のソー
スから書込み制御電圧ＶA ＝Ｖpp−ＶTHN （上記エンハ
ンスメント型Ｎチャネルトランジスタ91の閾値）が出力
する。従って、前記ビット線83の“Ｈ”レベルは、ＶA
−ＶTHN ＝Ｖpp−２ＶTHN になる。

【００１０】しかし、上記したような書込み制御回路90
の従来例では、高電圧Ｖppからレベルシフト用トランジ
スタ91の閾値ＶTHN を電圧降下させて書込み制御電圧Ｖ
A を生成するので、書込み時のビット線83の“Ｈ”レベ
ルがＶpp−２ＶTHN になり、Ｖpp依存性およびＶTHN 依
存性が大きく、書込み時のドレイン電圧の上限が不安定
になるという問題がある。特に、ここで、上記ＶTHN
は、エンハンスメント型Ｎチャネルトランジスタ91が５
Ｖ以上の基板バイアスを受けた状態での閾値であり、そ
の値は２Ｖ以上にもなる。また、上記基板バイアスの効
果が大きく、閾値制御用のイオン注入（チャネル・イン
プランテーション）時のイオンドーズ量依存性が極めて
大きく、上記ＶTHN のばらつきが大きいので、書込み時
のメモリセルのドレイン電圧の上限を精度よく制御する
ことが困難である。

【００１１】また、書込み時のメモリセルのドレイン電
圧の上限を制御するために、前記書込み用トランジスタ
85とかレベルシフト用トランジスタ91として、周辺回路
の他のトランジスタとは異なる特殊なトランジスタを用
いる必要が生じるおそれがある。

【００１２】

【発明が解決しようとする課題】上記したように従来の
ＥＰＲＯＭやＥＥＰＲＯＭは、データ書込み時のメモリ
セルのドレイン電圧の上限を安定に精度よく制御するこ
とが困難であるという問題があった。

【００１３】本発明は上記の問題点を解決すべくなされ
たもので、セル周辺トランジスタとは異なる特殊なトラ
ンジスタを用いることなく、データ書込み時のメモリセ
ルのドレイン電圧の上限を安定に精度よく制御し得る不
揮発性半導体記憶装置を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、それぞれ積層
ゲート構造を有するメモリセルトランジスタ群が行列状
に配列されたメモリセルアレイと、このメモリセルアレ
イの行方向の各メモリセルトランジスタのゲートに接続
されたワード線群と、このワード線群に交差する方向に
形成され、上記メモリセルアレイの列方向の各メモリセ
ルトランジスタのドレインに接続されたビット線群と、
このビット線群を列選択信号に応じて選択する列選択用
トランジスタ群と、この列選択用トランジスタと書込み
電圧ノードとの間に接続された書込み用の第１のトラン
ジスタと、書込み時に書込みデータに応じた書込み制御
電圧を上記第１のトランジスタのゲートに印加する書込
み制御回路とを具備する不揮発性半導体記憶装置におい
て、上記書込み制御回路は、書込み時における上記ビッ
ト線の“Ｈ”レベルの所望の上限値に対応する電圧を基
準電位として生成する基準電位生成回路と、上記書込み
電圧ノードの電圧が動作電源として供給され、上記基準
電位が一方の入力端に入力する差動増幅器と、ソースが
上記書込み電圧ノードもしくはそれに準じる高電圧ノー
ドに接続され、ゲートが上記差動増幅器の出力に接続さ
れた第２のトランジスタと、ドレイン及びゲートが上記
第２のトランジスタのドレインに接続された第３のトラ
ンジスタと、上記第３のトランジスタのソースと接地電
位との間に挿入された抵抗とを有して構成され、上記第
３のトランジスタのソースの電圧もしくはそれを分圧し
た電圧が上記差動増幅器の他方の入力端に帰還されてな
ることを特徴とする。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００１６】図１は、本発明の一実施の形態に係るＥＰ
ＲＯＭにおけるメモリセルアレイおよび周辺回路の一部
を示している。11，…，11はそれぞれ積層ゲート構造を
有するメモリセルであり、行列状に配列されており、各
ソースは例えば接地電位Ｖssに接続されている。12，
…，12はそれぞれ同一行に配置された複数個のメモリセ
ル11のゲートが共通に接続されたワード線である。13，
…，13はそれぞれ同一列に配置された複数個のメモリセ
ル11のドレインが共通に接続されたビット線であり、ワ
ード線12，…，12と交差する方向に延長して配置されて
いる。14，…，14はエンハンスメント型Ｎチャネルトラ
ンジスタからなる列選択用トランジスタ、15はエンハン
スメント型Ｎチャネルトランジスタからなる書込み用ト
ランジスタ、ＳＷは内部電源である。上記内部電源ＳＷ
は、書込み時に高電圧Ｖpp（例えば１２．５Ｖ）にな
る。

【００１７】上記列選択用トランジスタ14のゲートは、
選択時／非選択時に対応して“Ｈ”レベル／“Ｌ”レベ
ルが与えられる。この場合、“Ｌ”レベルは０Ｖである
が、“Ｈ”レベルは、書込み時に高電圧Ｖpp、読み出し
時に電源電圧Ｖccである。

【００１８】上記書込み用トランジスタ15のゲートは、
書込み制御回路20から、書込み入力データの“Ｈ”レベ
ル／“Ｌ”レベルに応じて書込み制御電圧ＶA あるいは
接地電位Ｖssが印加される。

【００１９】図２は、上記書込み制御回路20の一例を示
す回路図である。

【００２０】この書込み制御回路20は、書込み時におけ
る前記ビット線13の“Ｈ”レベルの所望の上限値に対応
する電圧を基準電位ＶR として生成する基準電位生成回
路21と、上記基準電位ＶR が一方の入力端に入力する差
動増幅器22と、この差動増幅器22の出力端と他方の入力
端との間に接続され、前記基準電位ＶR よりもエンハン
スメント型Ｎチャネルトランジスタ１段分の閾値ＶTHN
だけ高い書込み制御電圧ＶA を生成するように上記差動
増幅器22により制御される帰還回路23とを有する。

【００２１】上記差動増幅器22は、前記高電圧Ｖppが動
作電源として供給される必要があるが、その回路構成
は、カレントミラー負荷型、フリップフロップ型など任
意のものでよい。本例では、カレントミラー負荷型のＣ
ＭＯＳ差動増幅回路が用いられており、差動入力用の２
個のエンハンスメント型Ｎチャネルトランジスタ24およ
び25と、定電流源用の１個のエンハンスメント型Ｎチャ
ネルトランジスタ26と、カレントミラー負荷用の２個の
エンハンスメント型Ｐチャネルトランジスタ27および28
とからなる。そして、上記負荷用トランジスタ27および
28の各ソースが高電圧Ｖppノードに接続され、定電流源
用トランジスタ26のソースが接地電位Ｖssに接続されて
いる。

【００２２】前記帰還回路23は、ソースが高電圧Ｖppノ
ード（もしくはそれに準じる高電圧ノード）に接続され
たエンハンスメント型Ｐチャネルトランジスタ29と、こ
のＰチャネルトランジスタ29のドレインと接地電位との
間に直列に接続され、ドレイン・ゲート相互が接続され
たエンハンスメント型の第１のＮチャネルトランジスタ
30および高抵抗31とを有し、第１のＮチャネルトランジ
スタ30と高抵抗31との接続ノードの電圧ＶB を前記差動
増幅器22の他方の入力端に入力している。なお、上記Ｐ
チャネルトランジスタ29と第１のＮチャネルトランジス
タ30との接続ノードから書込み制御電圧ＶA が取り出さ
れている。従って、ＶA ＝ＶB ＋ＶTHN（エンハンスメ
ント型Ｎチャネルトランジスタ30の閾値）の関係があ
る。

【００２３】ここで、書込み制御回路20の動作を説明す
る。差動増幅器22は、ＶR ＞ＶB の時には“Ｌ”レベル
を出力し、ＶR ＜ＶB の時には“Ｈ”レベルを出力す
る。Ｐチャネルトランジスタ29は、ゲート入力が“Ｌ”
レベルの時にはオンになり、ゲート入力が“Ｈ”レベル
の時にはオフになる。このＰチャネルトランジスタ29が
オンの時には前記ＶA およびＶB がプルアップされ、こ
のＰチャネルトランジスタ29がオフの時には前記ＶA お
よびＶB がプルダウンされる。このような動作により、
ＶB ＝ＶR となるように帰還制御が行われる。なお、前
記高抵抗31を流れる電流は僅かであり、第１のＮチャネ
ルトランジスタ30のチャネル幅Ｗを十分に大きく設定し
ておけば、ＶA ＝ＶR ＋ＶTHN となって安定する。

【００２４】次に、上記実施の形態のＥＰＲＯＭにおけ
る書込みモードについて説明する。

【００２５】書込みデータが“Ｈ”レベルの場合に、書
込み制御回路20から書込み制御電圧ＶA ＝ＶR ＋ＶTHN
が出力する。これにより、選択されたメモリセル11を含
む列（選択列）のビット線13は、ＶR ＋ＶTHN −ＶTHN
＝ＶR なる値の“Ｈ”レベルになる。従って、選択され
たメモリセル11を含む行（選択行）のワード線12に高電
圧Ｖppを与えることにより、前述したような原理で書込
みが行われる。

【００２６】上記実施の形態のＥＰＲＯＭによれば、書
込みデータが“Ｈ”レベルの場合に、ビット線13の
“Ｈ”レベルの所望の上限値に対応する基準電位ＶR よ
りもエンハンスメント型Ｎチャネルトランジスタ１段分
の閾値だけ高い書込み制御電圧ＶA が書込み用トランジ
スタ15のゲートに印加されるので、ビット線13の“Ｈ”
レベルの上限が書込み制御電圧ＶA よりも書込み用トラ
ンジスタ15の閾値ＶTHN だけ低い電圧、つまり、基準電
位ＶR に安定に精度よく制御される。

【００２７】図３は、図２に示した書込み制御回路の変
形例を示す回路図である。

【００２８】この書込み制御回路は、図２の書込み制御
回路に対して、さらに、それぞれ閾値電圧が零のイント
リンジック型の第２のＮチャネルトランジスタ32および
第３のＮチャネルトランジスタ33が付加されたものであ
り、図２中と同一部分には同一符号を付している。上記
第２のＮチャネルトランジスタ32は、前記Ｐチャネルト
ランジスタ29と前記第１のＮチャネルトランジスタ30と
の間に挿入接続され、ドレイン・ゲート相互が接続され
ている。また、上記第３のＮチャネルトランジスタ33
は、上記Ｐチャネルトランジスタ29と第２のＮチャネル
トランジスタ32との接続ノードにゲートが接続され、ド
レインが前記高電圧Ｖppノード（もしくはそれに準じる
高電圧ノード）に接続されており、ソースから書込み制
御電圧ＶAが取り出される。

【００２９】図３の回路によれば、原理的には図２の回
路と同様な動作が行われるが、次に述べるような利点が
ある。データの切り替わり時などに書込み制御電圧ＶA
が揺れることがあるが、ソースフォロア接続された第３
のＮチャネルトランジスタ33のソースから書込み制御電
圧ＶA が取り出されているので、書込み制御電圧ＶAが
揺れても帰還ループが形成されることがなく、発振が起
り難い。なお、図２の回路でも、素子のサイズの最適化
によって発振を防止することは可能である。

【００３０】図４は、図２、図３中の基準電位生成回路
21の一例を示す回路図である。

【００３１】この回路は、高電圧Ｖppノード（もしくは
それに準じる高電圧ノード）と接地電位Ｖssとの間に、
複数個の抵抗（本例ではＲ1 およびＲ2 ）が直列に接続
されてなる抵抗分割回路である。上記抵抗Ｒ1 およびＲ
2 の接続ノードの分圧電圧、つまり、Ｖpp・Ｒ2 ／（Ｒ
1 ＋Ｒ2 ）が基準電位ＶR として取り出される。Ｖppの
ばらつきΔＶppに対するＶR の変動ΔＶR は、ΔＶpp・
Ｒ2 ／（Ｒ1 ＋Ｒ2 ）となる。ΔＶpp＝１２．５Ｖ、Ｖ
R ＝６Ｖとすると、ΔＶppに対するΔＶR のばらつきは
約１／２になる。

【００３２】図５は、図２、図３中の基準電位生成回路
21の他の例を示す回路図である。

【００３３】この回路は、高電圧Ｖppノード（もしくは
それに準じる高電圧ノード）と接地電位Ｖssとの間に、
ソース・基板相互が接続されると共にゲート・ドレイン
相互が接続された（ダイオード接続された）複数個のエ
ンハンスメント型でＰチャネルのトランジスタ51, …,5
1 が直列に接続されてなる分圧回路である。上記Ｐチャ
ネルトランジスタ51,51 相互の所定の接続ノードの分圧
電圧が基準電位ＶR として取り出される。なお、上記ト
ランジスタ51, …,51 としてエンハンスメント型でＮチ
ャネルのものを使用することもできる。

【００３４】図６は、図２、図３中の基準電位生成回路
21のさらに他の例を示す回路図である。この回路は、高
電圧Ｖppノード（もしくはそれに準じる高電圧ノード）
と接地電位Ｖssとの間に、高抵抗61と、それぞれソース
・基板相互が接続されると共にゲート・ドレイン相互が
接続された複数個（ｎ個）のエンハンスメント型Ｐチャ
ネルトランジスタ621 〜62n が直列に接続されてなる。
上記高抵抗61とＰチャネルトランジスタ621 との接続ノ
ードの電圧、つまり、ｎ×｜ＶTHP ｜（ＶTHPはＰチャ
ネルトランジスタの閾値）が基準電位ＶR として取り出
される。

【００３５】図５、図６の回路において、基板バイアス
効果のないＰチャネルトランジスタ51, …,51 、621 〜
62n を使用しており、特に、閾値制御のためのイオン注
入（チャネル・インプランテーション）を行わないタイ
プのＰチャネルトランジスタを使用すれば、閾値ＶTHP
のばらつきが殆んどなく、基準電位ＶR を正確に制御す
ることが可能になる。

【００３６】また、図２、図３中の帰還回路23は、第１
のＮチャネルトランジスタ30と高抵抗31との接続ノード
の電圧ＶB を前記差動増幅器22の他方の入力端に直接に
入力している例を示したが、これに限らず、上記電圧Ｖ
B を接地電位Ｖssとの間で例えば抵抗により分圧した電
圧を上記差動増幅器22の他方の入力端に入力するように
してもよい。この場合、分圧比をβで表わすと、ＶB ／
β＝ＶR となるように帰還制御が行われるようになり、
図２、図３の書込み制御回路における制御動作の自由度
が拡大する。

【００３７】なお、この発明は上記各実施の形態に限定
されるものではなく、種々の変形が可能であり、ＥＰＲ
ＯＭやＥＥＰＲＯＭに対して一般的に適用することがで
きる。

【００３８】

【発明の効果】上述したように本発明によれば、セル周
辺トランジスタとは異なる特殊なトランジスタを用いる
ことなく、データ書込み時のメモリセルのドレイン電圧
の上限を安定に精度よく制御し得る不揮発性半導体記憶
装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係るＥＰＲＯＭにおけ
るメモリセルアレイおよび周辺回路の一部を示す回路
図。

【図２】図１中の書込み制御回路の一例を示す回路図。

【図３】図２の書込み制御回路の変形例を示す回路図。

【図４】図２、図３中の基準電位生成回路の一例を示す
回路図。

【図５】図２、図３中の基準電位生成回路の他の例を示
す回路図。

【図６】図２、図３中の基準電位生成回路のさらに他の
例を示す回路図。

【図７】積層ゲート構造を有する不揮発性メモリセルの
一例の断面構造を示す図。

【図８】ＥＰＲＯＭやＥＥＰＲＯＭにおける書込み系の
回路を示す等価回路図。

【図９】図８中の書込み制御回路の従来例を示す回路
図。

【符号の説明】

11…メモリセル、12…ワード線、13…ビット線、14…列
選択用のトランジスタ、20…書込み制御回路、21…基準
電位生成回路、22…差動増幅器、23…帰還回路、24、2
5、26、30…エンハンスメント型Ｎチャネルトランジス
タ、27、28、29、51、621 〜62n …エンハンスメント型
Ｐチャネルトランジスタ、31、61、Ｒ1 、Ｒ2 …抵抗、
32、33…閾値電圧が零のＮチャネルトランジスタ、Ｖpp
…高電圧、ＶR …基準電位、ＶA …書込み制御電圧。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD09 AE08 5F083 EP02 EP23 ER02 ER16 LA05 5F101 BA01 BC02 BC11 BD02 BE05 BE07 BE14

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれ積層ゲート構造を有するメモリ
   セルトランジスタ群が行列状に配列されたメモリセルア
   レイと、 このメモリセルアレイの行方向の各メモリセルトランジ
   スタのゲートに接続されたワード線群と、 このワード線群に交差する方向に形成され、上記メモリ
   セルアレイの列方向の各メモリセルトランジスタのドレ
   インに接続されたビット線群と、 このビット線群を列選択信号に応じて選択する列選択用
   トランジスタ群と、 この列選択用トランジスタと書込み電圧ノードとの間に
   接続された書込み用の第１のトランジスタと、 書込み時に書込みデータに応じた書込み制御電圧を上記
   第１のトランジスタのゲートに印加する書込み制御回路
   とを具備する不揮発性半導体記憶装置において、 上記書込み制御回路は、 書込み時における上記ビット線の“Ｈ”レベルの所望の
   上限値に対応する電圧を基準電位として生成する基準電
   位生成回路と、 上記書込み電圧ノードの電圧が動作電源として供給さ
   れ、上記基準電位が一方の入力端に入力する差動増幅器
   と、 ソースが上記書込み電圧ノードもしくはそれに準じる高
   電圧ノードに接続され、ゲートが上記差動増幅器の出力
   に接続された第２のトランジスタと、 ドレイン及びゲートが上記第２のトランジスタのドレイ
   ンに接続された第３のトランジスタと、 上記第３のトランジスタのソースと接地電位との間に挿
   入された抵抗とを有して構成され、 上記第３のトランジスタのソースの電圧もしくはそれを
   分圧した電圧が上記差動増幅器の他方の入力端に帰還さ
   れてなることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   において、前記基準電位生成回路は、前記書込み電圧ノ
   ードもしくはそれに準じる高電圧ノードと接地電位との
   間に、抵抗が複数個直列に接続されてなる抵抗分割回路
   であることを特徴する不揮発性半導体記憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   において、前記基準電位生成回路は、前記書込み電圧ノ
   ードもしくはそれに準じる高電圧ノードと接地電位との
   間に、ソース・基板相互が接続されると共にゲート・ド
   レイン相互が接続されたトランジスタが複数個直列に接
   続されてなる抵抗分圧回路であることを特徴する不揮発
   性半導体記憶装置。
4. 【請求項４】 請求項１記載の不揮発性半導体記憶装置
   において、前記基準電位生成回路は、前記書込み電圧ノ
   ードもしくはそれに準じる高電圧ノードと接地電位との
   間に、抵抗とそれぞれソース・基板相互が接続されると
   共にゲート・ドレイン相互が接続された複数個のトラン
   ジスタが直列に接続されてなる抵抗分圧回路であること
   を特徴する不揮発性半導体記憶装置。