JP3404127B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3404127B2 JP3404127B2 JP13614394A JP13614394A JP3404127B2 JP 3404127 B2 JP3404127 B2 JP 3404127B2 JP 13614394 A JP13614394 A JP 13614394A JP 13614394 A JP13614394 A JP 13614394A JP 3404127 B2 JP3404127 B2 JP 3404127B2
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- transistor
- cell
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、セル情報の読み出し
動作に先立って、ビット線をプリチャージする半導体記
憶装置のデータ読み出し回路に関するものである。
動作に先立って、ビット線をプリチャージする半導体記
憶装置のデータ読み出し回路に関するものである。
【０００２】近年の半導体記憶装置では、電源電圧の低
電圧化が進み、低電源電圧で確実に動作することが必要
となっている。また、多様な電源電圧でセル情報を確実
に読み出し可能とすることが必要となっている。
電圧化が進み、低電源電圧で確実に動作することが必要
となっている。また、多様な電源電圧でセル情報を確実
に読み出し可能とすることが必要となっている。
【０００３】
【従来の技術】図４は従来の半導体記憶装置のデータ読
み出し回路を示す。プリチャージ用のＰチャネルＭＯＳ
トランジスタＴr1は、そのソースが電源Ｖccに接続さ
れ、ゲートにはプリチャージ信号ＰＳが入力される。
み出し回路を示す。プリチャージ用のＰチャネルＭＯＳ
トランジスタＴr1は、そのソースが電源Ｖccに接続さ
れ、ゲートにはプリチャージ信号ＰＳが入力される。
【０００４】前記トランジスタＴr1のドレインは、ヒス
テリシスインバータ回路１ａの入力端子に接続される。
前記インバータ回路１ａの出力信号はインバータ回路１
ｂに入力され、同インバータ回路１ｂの出力端子から出
力データＤout が出力される。
テリシスインバータ回路１ａの入力端子に接続される。
前記インバータ回路１ａの出力信号はインバータ回路１
ｂに入力され、同インバータ回路１ｂの出力端子から出
力データＤout が出力される。
【０００５】前記トランジスタＴr1のドレインは、Ｎチ
ャネルＭＯＳトランジスタＴr2のドレインに接続され、
同トランジスタＴr2のゲートには制御信号ＣＳが入力さ
れる。
ャネルＭＯＳトランジスタＴr2のドレインに接続され、
同トランジスタＴr2のゲートには制御信号ＣＳが入力さ
れる。
【０００６】前記トランジスタＴr2のソースは、ビット
線ＢＬを介してメモリセルアレイ内の二つのセルトラン
ジスタ２のドレインに接続され、同セルトランジスタ２
のコントロールゲートにはワード線を介してゲート信号
ＧＣが入力される。前記ゲート信号ＧＣは書き込み動作
時には１２．５Ｖ程度の高電圧が供給され、読み出し動
作時には５Ｖが供給される。前記セルトランジスタ２の
ソースはグランドＧＮＤに接続される。
線ＢＬを介してメモリセルアレイ内の二つのセルトラン
ジスタ２のドレインに接続され、同セルトランジスタ２
のコントロールゲートにはワード線を介してゲート信号
ＧＣが入力される。前記ゲート信号ＧＣは書き込み動作
時には１２．５Ｖ程度の高電圧が供給され、読み出し動
作時には５Ｖが供給される。前記セルトランジスタ２の
ソースはグランドＧＮＤに接続される。
【０００７】前記ビット線ＢＬには、書き込み制御用の
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖccより高い
電源Ｖpp（例えば８Ｖ）が供給される。
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖccより高い
電源Ｖpp（例えば８Ｖ）が供給される。
【０００８】上記のように構成されたＥＰＲＯＭにおい
て、セルトランジスタ２に書き込み動作を行う場合に
は、制御信号ＣＳはＬレベルとなってトランジスタＴr2
はオフされる。
て、セルトランジスタ２に書き込み動作を行う場合に
は、制御信号ＣＳはＬレベルとなってトランジスタＴr2
はオフされる。
【０００９】また、制御信号ＷＳはＨレベルとなってト
ランジスタＴr3はオンされ、ビット線ＢＬを介してセル
トランジスタ２のドレインに電源Ｖppが供給される。こ
の状態で、１２．５Ｖのゲート信号ＧＣが供給される
と、セルトランジスタ２に電子注入が行われて、このセ
ルトランジスタ２のしきい値が上昇する。一方、電子注
入が行われないセルトランジスタ２は、しきい値が上昇
しない。
ランジスタＴr3はオンされ、ビット線ＢＬを介してセル
トランジスタ２のドレインに電源Ｖppが供給される。こ
の状態で、１２．５Ｖのゲート信号ＧＣが供給される
と、セルトランジスタ２に電子注入が行われて、このセ
ルトランジスタ２のしきい値が上昇する。一方、電子注
入が行われないセルトランジスタ２は、しきい値が上昇
しない。
【００１０】読み出し動作に先立って行われるプリチャ
ージ動作時には、トランジスタＴr1のゲートにＬレベル
のプリチャージ信号ＰＳが入力され、トランジスタＴr2
のゲートにＨレベルの制御信号ＣＳが入力される。
ージ動作時には、トランジスタＴr1のゲートにＬレベル
のプリチャージ信号ＰＳが入力され、トランジスタＴr2
のゲートにＨレベルの制御信号ＣＳが入力される。
【００１１】すると、トランジスタＴr1，Ｔr2がオンさ
れて、ビット線ＢＬは電源ＶccからトランジスタＴr1，
Ｔr2のしきい値分低下したレベルまでプリチャージされ
る。また、インバータ回路１ａの入力信号はＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
out はＨレベルとなる。
れて、ビット線ＢＬは電源ＶccからトランジスタＴr1，
Ｔr2のしきい値分低下したレベルまでプリチャージされ
る。また、インバータ回路１ａの入力信号はＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
out はＨレベルとなる。
【００１２】読み出し動作時には、プリチャージ信号Ｐ
ＳはＨレベルとなってトランジスタＴr1はオフされ、ト
ランジスタＴr2はオン状態に維持される。そして、セル
トランジスタ２が選択されることにより同セルトランジ
スタ２のゲートに５Ｖのゲート信号ＧＣが入力される。
ＳはＨレベルとなってトランジスタＴr1はオフされ、ト
ランジスタＴr2はオン状態に維持される。そして、セル
トランジスタ２が選択されることにより同セルトランジ
スタ２のゲートに５Ｖのゲート信号ＧＣが入力される。
【００１３】セルトランジスタ２に電子注入が行われて
いない場合には、同セルトランジスタ２はオンされて、
インバータ回路１ａの入力信号はＬレベルとなり、イン
バータ回路１ｂからＬレベルの出力データＤout が出力
される。
いない場合には、同セルトランジスタ２はオンされて、
インバータ回路１ａの入力信号はＬレベルとなり、イン
バータ回路１ｂからＬレベルの出力データＤout が出力
される。
【００１４】セルトランジスタ２に電子注入が行われて
いる場合には、同セルトランジスタ２はオフ状態に維持
され、インバータ回路１ａの入力信号はＨレベルに維持
され、インバータ回路１ｂからＨレベルの出力データＤ
out が出力される。
いる場合には、同セルトランジスタ２はオフ状態に維持
され、インバータ回路１ａの入力信号はＨレベルに維持
され、インバータ回路１ｂからＨレベルの出力データＤ
out が出力される。
【００１５】
【発明が解決しようとする課題】上記のようなＥＰＲＯ
Ｍでは、セル情報の読み出しサイクルが長くなって、プ
リチャージ時間が長くなると、セルトランジスタ２のド
レインに印加されるプリチャージ電圧により、同セルト
ランジスタ２に電子注入が行われて、誤った書き込み動
作が行われることがある。従って、プリチャージ時間を
制限する必要がある。
Ｍでは、セル情報の読み出しサイクルが長くなって、プ
リチャージ時間が長くなると、セルトランジスタ２のド
レインに印加されるプリチャージ電圧により、同セルト
ランジスタ２に電子注入が行われて、誤った書き込み動
作が行われることがある。従って、プリチャージ時間を
制限する必要がある。
【００１６】また、電源Ｖccの低電圧化にともなって、
プリチャージレベルが低電圧化されると、セル情報の読
み出し動作時にセルトランジスタ２がオフ状態に維持さ
れても、インバータ回路１ａの入力信号レベルが低くな
って、Ｈレベルの出力データＤout の読み出し速度が低
下することがある。
プリチャージレベルが低電圧化されると、セル情報の読
み出し動作時にセルトランジスタ２がオフ状態に維持さ
れても、インバータ回路１ａの入力信号レベルが低くな
って、Ｈレベルの出力データＤout の読み出し速度が低
下することがある。
【００１７】また、プリチャージレベルが低電圧化され
ると、セル情報の読み出し動作時にセルトランジスタ２
がオフ状態に維持されても、ビット線ＢＬのプリチャー
ジレベルが経時変化により減衰して、インバータ回路１
ａがその減衰したプリチャージレベルをＬレベルと認識
し、Ｌレベルの出力データＤout を誤データとして出力
することがある。
ると、セル情報の読み出し動作時にセルトランジスタ２
がオフ状態に維持されても、ビット線ＢＬのプリチャー
ジレベルが経時変化により減衰して、インバータ回路１
ａがその減衰したプリチャージレベルをＬレベルと認識
し、Ｌレベルの出力データＤout を誤データとして出力
することがある。
【００１８】また、このような不具合を解消するため
に、広範囲な電源電圧に対応するようにインバータ回路
１ａのしきい値を調整することは困難である。従って、
広範囲の電源電圧において読み出し動作を安定化させる
ことは困難であった。
に、広範囲な電源電圧に対応するようにインバータ回路
１ａのしきい値を調整することは困難である。従って、
広範囲の電源電圧において読み出し動作を安定化させる
ことは困難であった。
【００１９】この発明の目的は、広範囲な電源電圧に対
し、セル情報の安定した読み出し動作を可能としたＥＰ
ＲＯＭを提供することにある。
し、セル情報の安定した読み出し動作を可能としたＥＰ
ＲＯＭを提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、半導体記憶装置に係る請求項１に記載の発明は、コ
ントロールゲートを有するセルトランジスタを含む記憶
セル２と、前記記憶セル２に接続されるビット線ＢＬ
と、セル情報の読み出しに先立って活性化されて前記ビ
ット線ＢＬに電荷を注入するためのプリチャージ回路６
と、前記ビット線ＢＬへの電荷注入時に前記ビット線Ｂ
Ｌに注入される電荷量を制限する降圧回路５と、電源と
前記ビット線ＢＬとの間に前記降圧回路５と並列に設け
られ、前記セルトランジスタに蓄えられた電荷に基づく
前記ビット線ＢＬの電位の変化を検出し、該検出された
電位に応じて前記降圧回路５を制御するヒステリシスイ
ンバータ１ａからなる判定回路とを有する。
に、半導体記憶装置に係る請求項１に記載の発明は、コ
ントロールゲートを有するセルトランジスタを含む記憶
セル２と、前記記憶セル２に接続されるビット線ＢＬ
と、セル情報の読み出しに先立って活性化されて前記ビ
ット線ＢＬに電荷を注入するためのプリチャージ回路６
と、前記ビット線ＢＬへの電荷注入時に前記ビット線Ｂ
Ｌに注入される電荷量を制限する降圧回路５と、電源と
前記ビット線ＢＬとの間に前記降圧回路５と並列に設け
られ、前記セルトランジスタに蓄えられた電荷に基づく
前記ビット線ＢＬの電位の変化を検出し、該検出された
電位に応じて前記降圧回路５を制御するヒステリシスイ
ンバータ１ａからなる判定回路とを有する。
【００２１】また、請求項５に記載の発明は、コントロ
ールゲートを有するセルトランジスタを含む記憶セル２
と、前記記憶セル２に接続されるビット線ＢＬと、セル
情報の読み出しに先立って活性化され前記ビット線ＢＬ
に電荷を注入するプリチャージ回路６と、前記ビット線
ＢＬへの電荷注入時に前記ビット線ＢＬに注入される電
荷量を制限する降圧回路５と、前記セルトランジスタに
蓄えられた電荷に基づく前記ビット線ＢＬの電位の変化
を検出し、該検出された電位に応じて前記降圧回路５を
制御する帰還信号を生成する帰還回路３とを備え、前記
帰還回路３には、電源と前記ビット線との間に前記降圧
回路５と並列に設けられたヒステリシスインバータ１ａ
からなる判定回路の出力が入力されており、前記帰還回
路３は前記セルトランジスタへの電子注入が行われたと
きに帰還動作を行う。
ールゲートを有するセルトランジスタを含む記憶セル２
と、前記記憶セル２に接続されるビット線ＢＬと、セル
情報の読み出しに先立って活性化され前記ビット線ＢＬ
に電荷を注入するプリチャージ回路６と、前記ビット線
ＢＬへの電荷注入時に前記ビット線ＢＬに注入される電
荷量を制限する降圧回路５と、前記セルトランジスタに
蓄えられた電荷に基づく前記ビット線ＢＬの電位の変化
を検出し、該検出された電位に応じて前記降圧回路５を
制御する帰還信号を生成する帰還回路３とを備え、前記
帰還回路３には、電源と前記ビット線との間に前記降圧
回路５と並列に設けられたヒステリシスインバータ１ａ
からなる判定回路の出力が入力されており、前記帰還回
路３は前記セルトランジスタへの電子注入が行われたと
きに帰還動作を行う。
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【作用】図１（ａ）においては、記憶セル２からのセル
情報の読み出しに先立って、ビット線ＢＬはプリチャー
ジ回路６により電荷が注入され、その電荷量は降圧回路
５により制限される。従って、ビット線ＢＬによる電荷
の注入にともなう記憶セル２への電荷の注入が防止され
る。
情報の読み出しに先立って、ビット線ＢＬはプリチャー
ジ回路６により電荷が注入され、その電荷量は降圧回路
５により制限される。従って、ビット線ＢＬによる電荷
の注入にともなう記憶セル２への電荷の注入が防止され
る。
【００２７】図１（ｂ）においては、プリチャージ回路
６によりビット線ＢＬへの電荷の注入が終了した後に
は、記憶セル２のセル情報によりビット線ＢＬの電荷が
引き抜かれるまでの間は電荷補償回路３により同ビット
線ＢＬに電荷が供給される。従って、ビット線ＢＬの電
荷が引き抜かれない限り、Ｈレベルのセル情報が確実に
読み出される。
６によりビット線ＢＬへの電荷の注入が終了した後に
は、記憶セル２のセル情報によりビット線ＢＬの電荷が
引き抜かれるまでの間は電荷補償回路３により同ビット
線ＢＬに電荷が供給される。従って、ビット線ＢＬの電
荷が引き抜かれない限り、Ｈレベルのセル情報が確実に
読み出される。
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【実施例】図２は、この発明を具体化したＥＰＲＯＭの
読み出し回路の第一の実施例を示す。なお、前記従来例
と同一構成部分は同一符号を付して説明する。
読み出し回路の第一の実施例を示す。なお、前記従来例
と同一構成部分は同一符号を付して説明する。
【００３３】プリチャージ用のＮチャネルＭＯＳトラン
ジスタＴr11 は、そのドレインが電源Ｖccに接続され、
ゲートにはプリチャージ信号ＰＳが入力される。前記ト
ランジスタＴr11 のソースは、ヒステリシスインバータ
回路１ａの入力端子に接続される。前記インバータ回路
１ａの出力信号はインバータ回路１ｂに入力され、同イ
ンバータ回路１ｂの出力端子から出力データＤout が出
力される。
ジスタＴr11 は、そのドレインが電源Ｖccに接続され、
ゲートにはプリチャージ信号ＰＳが入力される。前記ト
ランジスタＴr11 のソースは、ヒステリシスインバータ
回路１ａの入力端子に接続される。前記インバータ回路
１ａの出力信号はインバータ回路１ｂに入力され、同イ
ンバータ回路１ｂの出力端子から出力データＤout が出
力される。
【００３４】前記トランジスタＴr11 のソースは、厚膜
トランジスタにて構成されるＮチャネルＭＯＳトランジ
スタＴr15 のドレインに接続され、同トランジスタＴr1
5 のゲートには制御信号ＣＳが入力される。
トランジスタにて構成されるＮチャネルＭＯＳトランジ
スタＴr15 のドレインに接続され、同トランジスタＴr1
5 のゲートには制御信号ＣＳが入力される。
【００３５】前記トランジスタＴr15 のソースは、ビッ
ト線ＢＬを介してＥＰＲＯＭの二つのセルトランジスタ
２のドレインに接続され、同セルトランジスタ２のコン
トロールゲートには前記ゲート信号ＧＣが入力される。
前記セルトランジスタ２のソースはグランドＧＮＤに接
続される。
ト線ＢＬを介してＥＰＲＯＭの二つのセルトランジスタ
２のドレインに接続され、同セルトランジスタ２のコン
トロールゲートには前記ゲート信号ＧＣが入力される。
前記セルトランジスタ２のソースはグランドＧＮＤに接
続される。
【００３６】前記ビット線ＢＬには、書き込み制御用の
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖppが供給さ
れる。
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖppが供給さ
れる。
【００３７】前記プリチャージ信号ＰＳはＰチャネルＭ
ＯＳトランジスタＴr12 のゲートに入力され、同トラン
ジスタＴr12 のソースは電源Ｖccに接続される。前記ト
ランジスタＴr12 のドレインは、ＰチャネルＭＯＳトラ
ンジスタＴr13のソースに接続され、同トランジスタＴr
13 のゲートは前記インバータ回路１ａの出力端子に接
続される。
ＯＳトランジスタＴr12 のゲートに入力され、同トラン
ジスタＴr12 のソースは電源Ｖccに接続される。前記ト
ランジスタＴr12 のドレインは、ＰチャネルＭＯＳトラ
ンジスタＴr13のソースに接続され、同トランジスタＴr
13 のゲートは前記インバータ回路１ａの出力端子に接
続される。
【００３８】前記トランジスタＴr13 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr14のドレイン及びゲー
トに接続され、同トランジスタＴr14 のソースは前記イ
ンバータ回路１ａの入力端子に接続される。そして、前
記トランジスタＴr12 〜Ｔr14 により帰還回路３が構成
される。なお、前記帰還回路３の電流供給能力は、セル
トランジスタ２の負荷駆動能力より十分に小さいもので
ある。
チャネルＭＯＳトランジスタＴr14のドレイン及びゲー
トに接続され、同トランジスタＴr14 のソースは前記イ
ンバータ回路１ａの入力端子に接続される。そして、前
記トランジスタＴr12 〜Ｔr14 により帰還回路３が構成
される。なお、前記帰還回路３の電流供給能力は、セル
トランジスタ２の負荷駆動能力より十分に小さいもので
ある。
【００３９】前記ビット線ＢＬは、厚膜トランジスタに
てなるＮチャネルＭＯＳトランジスタＴr16 のドレイン
及びゲートに接続され、同トランジスタＴr16 のソース
はＮチャネルＭＯＳトランジスタＴr17 のドレインに接
続される。
てなるＮチャネルＭＯＳトランジスタＴr16 のドレイン
及びゲートに接続され、同トランジスタＴr16 のソース
はＮチャネルＭＯＳトランジスタＴr17 のドレインに接
続される。
【００４０】前記トランジスタＴr17 のゲートには、前
記プリチャージ信号ＰＳが入力され、同トランジスタＴ
r17 のソースはグランドＧＮＤに接続される。そして、
前記トランジスタＴr16 ，Ｔr17 により、前記セルトラ
ンジスタ２に供給するプリチャージ電圧Ｖp を制御する
制御回路４が構成される。
記プリチャージ信号ＰＳが入力され、同トランジスタＴ
r17 のソースはグランドＧＮＤに接続される。そして、
前記トランジスタＴr16 ，Ｔr17 により、前記セルトラ
ンジスタ２に供給するプリチャージ電圧Ｖp を制御する
制御回路４が構成される。
【００４１】上記のように構成されたＥＰＲＯＭにおい
て、セルトランジスタ２に対する書き込み動作は前記従
来例と同様に行われる。読み出し動作に先立って行われ
るプリチャージ動作時には、トランジスタＴr11 ，Ｔr1
7 のゲートにＨレベルのプリチャージ信号ＰＳが入力さ
れ、トランジスタＴr15 のゲートにＨレベルの制御信号
ＣＳが入力される。
て、セルトランジスタ２に対する書き込み動作は前記従
来例と同様に行われる。読み出し動作に先立って行われ
るプリチャージ動作時には、トランジスタＴr11 ，Ｔr1
7 のゲートにＨレベルのプリチャージ信号ＰＳが入力さ
れ、トランジスタＴr15 のゲートにＨレベルの制御信号
ＣＳが入力される。
【００４２】すると、トランジスタＴr11 ，Ｔr15 ，Ｔ
r16 ，Ｔr17 がオンされる。トランジスタＴr11 のオン
動作に基づいて、インバータ回路１ａの入力信号レベル
は電源ＶccからトランジスタＴr11 のしきい値分低下し
たレベルとなる。
r16 ，Ｔr17 がオンされる。トランジスタＴr11 のオン
動作に基づいて、インバータ回路１ａの入力信号レベル
は電源ＶccからトランジスタＴr11 のしきい値分低下し
たレベルとなる。
【００４３】また、トランジスタＴr15 〜Ｔr17 のオン
動作により、ビット線ＢＬのプリチャージ電圧Ｖp は、
電源ＶccとグランドＧＮＤとの電位差を各トランジスタ
Ｔr11 ，Ｔr15 と、トランジスタＴr16 ，Ｔr17 のオン
抵抗により抵抗分割した値となる。
動作により、ビット線ＢＬのプリチャージ電圧Ｖp は、
電源ＶccとグランドＧＮＤとの電位差を各トランジスタ
Ｔr11 ，Ｔr15 と、トランジスタＴr16 ，Ｔr17 のオン
抵抗により抵抗分割した値となる。
【００４４】この結果、各トランジスタＴr11 ，Ｔr15
，Ｔr16 ，Ｔr17 のオン抵抗を適宜に設定することに
より、ビット線ＢＬのプリチャージ電圧Ｖp を例えば２
Ｖ程度の最適なレベルに設定可能となり、プリチャージ
動作によるセルトランジスタ２への電子注入を未然に防
止することができる。
，Ｔr16 ，Ｔr17 のオン抵抗を適宜に設定することに
より、ビット線ＢＬのプリチャージ電圧Ｖp を例えば２
Ｖ程度の最適なレベルに設定可能となり、プリチャージ
動作によるセルトランジスタ２への電子注入を未然に防
止することができる。
【００４５】電源Ｖccの電圧レベルが低電圧化される
と、前記抵抗分割によるプリチャージ電圧Ｖp も低下す
るが、トランジスタＴr16 のドレイン電位の低下によ
り、同トランジスタＴr16 のしきい値が上昇するため、
プリチャージ電圧Ｖp の低下が抑制される。
と、前記抵抗分割によるプリチャージ電圧Ｖp も低下す
るが、トランジスタＴr16 のドレイン電位の低下によ
り、同トランジスタＴr16 のしきい値が上昇するため、
プリチャージ電圧Ｖp の低下が抑制される。
【００４６】そして、このようなプリチャージ動作時に
は、インバータ回路１ａの入力信号レベルはＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
outはＨレベルとなる。
は、インバータ回路１ａの入力信号レベルはＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
outはＨレベルとなる。
【００４７】読み出し動作時には、プリチャージ信号Ｐ
ＳはＬレベルとなってトランジスタＴr11 ，Ｔr17 はオ
フされ、トランジスタＴr12 はオンされる。また、トラ
ンジスタＴr15 はオン状態に維持される。
ＳはＬレベルとなってトランジスタＴr11 ，Ｔr17 はオ
フされ、トランジスタＴr12 はオンされる。また、トラ
ンジスタＴr15 はオン状態に維持される。
【００４８】前記プリチャージ動作により、インバータ
回路１ａの入力信号はＨレベルであるため、同インバー
タ回路１ａの出力信号はＬレベルとなり、トランジスタ
Ｔr13 ，Ｔr14 はオンされる。すると、トランジスタＴ
r12 〜Ｔr14 はすべてオンされ、インバータ回路１ａの
入力信号レベルの減衰は防止される。
回路１ａの入力信号はＨレベルであるため、同インバー
タ回路１ａの出力信号はＬレベルとなり、トランジスタ
Ｔr13 ，Ｔr14 はオンされる。すると、トランジスタＴ
r12 〜Ｔr14 はすべてオンされ、インバータ回路１ａの
入力信号レベルの減衰は防止される。
【００４９】この状態で、セルトランジスタ２が選択さ
れると、同セルトランジスタ２のゲートに５Ｖのゲート
信号ＧＣが入力される。セルトランジスタ２に電子注入
が行われていない場合には、同セルトランジスタ２はオ
ンされて、インバータ回路１ａの入力信号はＬレベルと
なり、インバータ回路１ｂからＬレベルの出力データＤ
out が出力される。このとき、インバータ回路１ａの出
力信号はＨレベルとなってトランジスタＴr13 がオフさ
れるため、帰還回路３の動作は停止される。
れると、同セルトランジスタ２のゲートに５Ｖのゲート
信号ＧＣが入力される。セルトランジスタ２に電子注入
が行われていない場合には、同セルトランジスタ２はオ
ンされて、インバータ回路１ａの入力信号はＬレベルと
なり、インバータ回路１ｂからＬレベルの出力データＤ
out が出力される。このとき、インバータ回路１ａの出
力信号はＨレベルとなってトランジスタＴr13 がオフさ
れるため、帰還回路３の動作は停止される。
【００５０】一方、セルトランジスタ２に電子注入が行
われている場合には、同セルトランジスタ２はオフ状態
に維持される。すると、帰還回路３の動作により、イン
バータ回路１ａの入力信号レベルはＨレベルに確実に維
持され、インバータ回路１ｂからＨレベルの出力データ
Ｄout が出力される。
われている場合には、同セルトランジスタ２はオフ状態
に維持される。すると、帰還回路３の動作により、イン
バータ回路１ａの入力信号レベルはＨレベルに確実に維
持され、インバータ回路１ｂからＨレベルの出力データ
Ｄout が出力される。
【００５１】以上のようにこのＥＰＲＯＭでは、トラン
ジスタＴr11 ，Ｔr15 及び制御回路４の動作により、ビ
ット線ＢＬのプリチャージ電圧Ｖp が抑制されて、プリ
チャージ動作時におけるセルトランジスタ２への無用な
電子注入を未然に防止することができる。
ジスタＴr11 ，Ｔr15 及び制御回路４の動作により、ビ
ット線ＢＬのプリチャージ電圧Ｖp が抑制されて、プリ
チャージ動作時におけるセルトランジスタ２への無用な
電子注入を未然に防止することができる。
【００５２】また、電源Ｖccが低電圧化された場合に
も、制御回路４によりプリチャージレベルを確保し、セ
ル情報の読み出し動作時には帰還回路３の動作によりプ
リチャージレベルの減衰を防止することができる。従っ
て、セル情報の読み出し速度の向上及び誤データの出力
の防止を図ることができる。
も、制御回路４によりプリチャージレベルを確保し、セ
ル情報の読み出し動作時には帰還回路３の動作によりプ
リチャージレベルの減衰を防止することができる。従っ
て、セル情報の読み出し速度の向上及び誤データの出力
の防止を図ることができる。
【００５３】図３は、第二の実施例を示す。この実施例
は前記第一の実施例の制御回路４に換えて、前記トラン
ジスタＴr15 とセルトランジスタ２との間にデプレッシ
ョン型のＮチャネルＭＯＳトランジスタＴr18 を接続し
たものである。そして、前記トランジスタＴr18 のゲー
トは、そのドレインに接続される。
は前記第一の実施例の制御回路４に換えて、前記トラン
ジスタＴr15 とセルトランジスタ２との間にデプレッシ
ョン型のＮチャネルＭＯＳトランジスタＴr18 を接続し
たものである。そして、前記トランジスタＴr18 のゲー
トは、そのドレインに接続される。
【００５４】このような構成により、プリチャージ動作
時には、セルトランジスタ２に印加されるプリチャージ
電圧Ｖp は、電源ＶccからトランジスタＴr11 ，Ｔr15
，Ｔr18 のしきい値分低下したレベルとなる。
時には、セルトランジスタ２に印加されるプリチャージ
電圧Ｖp は、電源ＶccからトランジスタＴr11 ，Ｔr15
，Ｔr18 のしきい値分低下したレベルとなる。
【００５５】従って、プリチャージ動作時におけるセル
トランジスタ２への無用な電子注入を未然に防止するこ
とができる。また、セル情報の読み出し動作時には帰還
回路３の動作によりプリチャージ電圧Ｖp の減衰を防止
することができることは、第一の実施例と同様である。
トランジスタ２への無用な電子注入を未然に防止するこ
とができる。また、セル情報の読み出し動作時には帰還
回路３の動作によりプリチャージ電圧Ｖp の減衰を防止
することができることは、第一の実施例と同様である。
【００５６】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項１〜６において、セルトランジスタ２のド
レインとグランドＧＮＤとの間に接続されるＮチャネル
ＭＯＳトランジスタは、厚膜トランジスタで構成した。
電源が低電圧化されると厚膜トランジスタのしきい値が
上昇して、プリチャージ電圧の低電圧化が抑制される。
術思想について、以下にその効果とともに記載する。 （１）請求項１〜６において、セルトランジスタ２のド
レインとグランドＧＮＤとの間に接続されるＮチャネル
ＭＯＳトランジスタは、厚膜トランジスタで構成した。
電源が低電圧化されると厚膜トランジスタのしきい値が
上昇して、プリチャージ電圧の低電圧化が抑制される。
【００５７】
【発明の効果】以上詳述したように、この発明は広範囲
な電源電圧に対し、セル情報の安定した読み出し動作を
可能とした半導体記憶装置を提供することができる。
な電源電圧に対し、セル情報の安定した読み出し動作を
可能とした半導体記憶装置を提供することができる。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第二の実施例を示す回路図である。
【図４】従来例を示す回路図である。
２ 記憶セル（セルトランジスタ）
３ 電荷補償回路（帰還回路）
５ 降圧回路
６ プリチャージ回路
ＢＬ ビット線
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−48492（ＪＰ，Ａ)
特開 平２−172272（ＪＰ，Ａ)
特開 平２−12694（ＪＰ，Ａ)
実開 昭64−31599（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
Claims (6)
- 【請求項１】 コントロールゲートを有するセルトラン
ジスタを含む記憶セルと、 前記記憶セルに接続されるビット線と、 セル情報の読み出しに先立って活性化され前記ビット線
に電荷を注入するプリチャージ回路と、 前記ビット線への電荷注入時に前記ビット線に注入され
る電荷量を制限する降圧回路と、 電源と前記ビット線との間に前記降圧回路と並列に設け
られ、前記セルトランジスタに蓄えられた電荷に基づく
前記ビット線の電位の変化を検出し、該検出された電位
に応じて前記降圧回路を制御するヒステリシスインバー
タからなる判定回路と を有することを特徴とする半導体
記憶装置。 - 【請求項２】 プリチャージ動作後に前記ビット線を所
定の電位に保持する電荷補償回路を有することを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項３】 プリチャージ信号に応じて前記電源と前
記ビット線とを選択的に接続するスイッチ回路を有する
ことを特徴とする請求項１又は請求項２に記載の半導体
記憶装置。 - 【請求項４】 前記判定回路は、プリチャージ電圧の減
衰を防止することを特徴とする請求項１、請求項２又は
請求項３に記載の半導体記憶装置。 - 【請求項５】 コントロールゲートを有するセルトラン
ジスタを含む記憶セルと、 前記記憶セルに接続されるビット線と、 セル情報の読み出しに先立って活性化され前記ビット線
に電荷を注入するプリチャージ回路と、 前記ビット線への電荷注入時に前記ビット線に注入され
る電荷量を制限する降圧回路と、 前記セルトランジスタに蓄えられた電荷に基づく前記ビ
ット線の電位の変化を 検出し、該検出された電位に応じ
て前記降圧回路を制御する帰還信号を生成する帰還回路
とを備え、 前記帰還回路には、電源と前記ビット線との間に前記降
圧回路と並列に設けられたヒステリシスインバータから
なる判定回路の出力が入力されており、前記帰還回路は
前記セルトランジスタへの電子注入が行われたときに帰
還動作を行うことを特徴とする 半導体記憶装置。 - 【請求項６】 前記帰還回路は前記セルトランジスタへ
の電子注入が行われないときに帰還動作を停止すること
を特徴とする請求項５に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13614394A JP3404127B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体記憶装置 |
| TW084104947A TW329561B (en) | 1994-06-17 | 1995-05-18 | The semiconductor memory device |
| US08/457,588 US5671186A (en) | 1994-06-17 | 1995-06-01 | Semiconductor memory device having bit line precharger |
| KR1019950014910A KR100199958B1 (ko) | 1994-06-17 | 1995-06-07 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13614394A JP3404127B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体記憶装置 |
Publications (2)
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|---|---|
| JPH087569A JPH087569A (ja) | 1996-01-12 |
| JP3404127B2 true JP3404127B2 (ja) | 2003-05-06 |
Family
ID=15168318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13614394A Expired - Lifetime JP3404127B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5671186A (ja) |
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| KR (1) | KR100199958B1 (ja) |
| TW (1) | TW329561B (ja) |
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| US5754010A (en) * | 1997-05-21 | 1998-05-19 | Motorola, Inc. | Memory circuit and method for sensing data |
| US5835410A (en) * | 1997-06-09 | 1998-11-10 | Microchip Technology Incorporated | Self timed precharge sense amplifier for a memory array |
| JP3730381B2 (ja) * | 1997-10-21 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置 |
| EP0936626B1 (de) * | 1998-02-12 | 2004-02-11 | Infineon Technologies AG | Elektrisch programmierbarer Nur-Lese-Speicher sowie Verfahren zum Programmieren und Lesen dieses Speichers |
| TW419669B (en) * | 1998-03-16 | 2001-01-21 | Nippon Electric Co | Semiconductor memory device |
| US6021072A (en) * | 1998-07-27 | 2000-02-01 | Motorola, Inc. | Method and apparatus for precharging bitlines in a nonvolatile memory |
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| JP3266141B2 (ja) | 1999-05-26 | 2002-03-18 | 日本電気株式会社 | 半導体記憶装置 |
| JP2005190626A (ja) * | 2003-12-26 | 2005-07-14 | Sharp Corp | 半導体読み出し回路 |
| WO2005106892A1 (en) * | 2004-04-21 | 2005-11-10 | Micron Technology, Inc. | Sense amplifier for a non-volatile memory device |
| KR100666617B1 (ko) * | 2005-08-05 | 2007-01-10 | 삼성전자주식회사 | 비트라인 센스앰프 및 그것을 구비한 반도체 메모리 장치 |
| US20070070720A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Voltage generator for use in semiconductor device |
| DE102005061719B3 (de) * | 2005-12-22 | 2007-05-16 | Infineon Technologies Ag | Speichervorrichtung mit Fuse-Speicherelementen |
| KR100757935B1 (ko) * | 2006-09-13 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리 차지 회로 |
| US7586802B2 (en) * | 2008-02-07 | 2009-09-08 | Macronix International Co. Ltd. | Memory, bit-line pre-charge circuit and bit-line pre-charge method |
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| CN102411979A (zh) * | 2011-11-18 | 2012-04-11 | 中国科学院声学研究所 | 一种单端位线的低摆幅预充电电路 |
| JP2017063300A (ja) * | 2015-09-24 | 2017-03-30 | エスアイアイ・セミコンダクタ株式会社 | 入力回路 |
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| US4943945A (en) * | 1989-06-13 | 1990-07-24 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
| JPH0814996B2 (ja) * | 1989-06-27 | 1996-02-14 | 株式会社東芝 | 半導体記憶装置 |
| JP3110113B2 (ja) * | 1991-11-21 | 2000-11-20 | 株式会社東芝 | スタティック型メモリ |
-
1994
- 1994-06-17 JP JP13614394A patent/JP3404127B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-18 TW TW084104947A patent/TW329561B/zh not_active IP Right Cessation
- 1995-06-01 US US08/457,588 patent/US5671186A/en not_active Expired - Lifetime
- 1995-06-07 KR KR1019950014910A patent/KR100199958B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
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| TW329561B (en) | 1998-04-11 |
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