JPH087569A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH087569A JPH087569A JP13614394A JP13614394A JPH087569A JP H087569 A JPH087569 A JP H087569A JP 13614394 A JP13614394 A JP 13614394A JP 13614394 A JP13614394 A JP 13614394A JP H087569 A JPH087569 A JP H087569A
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- G11C—STATIC STORES
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- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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Abstract
(57)【要約】
【目的】本発明は広範囲な電源電圧に対し、セル情報の
安定した読み出し動作を可能とした半導体記憶装置を提
供することを目的とする。 【構成】記憶セル２と、ビット線ＢＬと、セル情報の読
み出しに先立って活性化されてビット線ＢＬに電荷を注
入するプリチャージ回路６と、プリチャージ回路６によ
るビット線ＢＬへの電荷注入時に選択的に活性化されて
ビット線ＢＬに注入される電荷量を制限する降圧回路５
とを有する。また、プリチャージ回路６による電荷の注
入が終了した後であって、かつ記憶セル２のセル情報に
よって、ビット線ＢＬの電荷が引き抜かれるまでの間、
ビット線ＢＬに電荷を供給する電荷補償回路３を有す
る。
安定した読み出し動作を可能とした半導体記憶装置を提
供することを目的とする。 【構成】記憶セル２と、ビット線ＢＬと、セル情報の読
み出しに先立って活性化されてビット線ＢＬに電荷を注
入するプリチャージ回路６と、プリチャージ回路６によ
るビット線ＢＬへの電荷注入時に選択的に活性化されて
ビット線ＢＬに注入される電荷量を制限する降圧回路５
とを有する。また、プリチャージ回路６による電荷の注
入が終了した後であって、かつ記憶セル２のセル情報に
よって、ビット線ＢＬの電荷が引き抜かれるまでの間、
ビット線ＢＬに電荷を供給する電荷補償回路３を有す
る。
Description
【０００１】
【産業上の利用分野】この発明は、セル情報の読み出し
動作に先立って、ビット線をプリチャージする半導体記
憶装置のデータ読み出し回路に関するものである。
動作に先立って、ビット線をプリチャージする半導体記
憶装置のデータ読み出し回路に関するものである。
【０００２】近年の半導体記憶装置では、電源電圧の低
電圧化が進み、低電源電圧で確実に動作することが必要
となっている。また、多様な電源電圧でセル情報を確実
に読み出し可能とすることが必要となっている。
電圧化が進み、低電源電圧で確実に動作することが必要
となっている。また、多様な電源電圧でセル情報を確実
に読み出し可能とすることが必要となっている。
【０００３】
【従来の技術】図４は従来の半導体記憶装置のデータ読
み出し回路を示す。プリチャージ用のＰチャネルＭＯＳ
トランジスタＴr1は、そのソースが電源Ｖccに接続さ
れ、ゲートにはプリチャージ信号ＰＳが入力される。
み出し回路を示す。プリチャージ用のＰチャネルＭＯＳ
トランジスタＴr1は、そのソースが電源Ｖccに接続さ
れ、ゲートにはプリチャージ信号ＰＳが入力される。
【０００４】前記トランジスタＴr1のドレインは、ヒス
テリシスインバータ回路１ａの入力端子に接続される。
前記インバータ回路１ａの出力信号はインバータ回路１
ｂに入力され、同インバータ回路１ｂの出力端子から出
力データＤout が出力される。
テリシスインバータ回路１ａの入力端子に接続される。
前記インバータ回路１ａの出力信号はインバータ回路１
ｂに入力され、同インバータ回路１ｂの出力端子から出
力データＤout が出力される。
【０００５】前記トランジスタＴr1のドレインは、Ｎチ
ャネルＭＯＳトランジスタＴr2のドレインに接続され、
同トランジスタＴr2のゲートには制御信号ＣＳが入力さ
れる。
ャネルＭＯＳトランジスタＴr2のドレインに接続され、
同トランジスタＴr2のゲートには制御信号ＣＳが入力さ
れる。
【０００６】前記トランジスタＴr2のソースは、ビット
線ＢＬを介してメモリセルアレイ内の二つのセルトラン
ジスタ２のドレインに接続され、同セルトランジスタ２
のコントロールゲートにはワード線を介してゲート信号
ＧＣが入力される。前記ゲート信号ＧＣは書き込み動作
時には１２．５Ｖ程度の高電圧が供給され、読み出し動
作時には５Ｖが供給される。前記セルトランジスタ２の
ソースはグランドＧＮＤに接続される。
線ＢＬを介してメモリセルアレイ内の二つのセルトラン
ジスタ２のドレインに接続され、同セルトランジスタ２
のコントロールゲートにはワード線を介してゲート信号
ＧＣが入力される。前記ゲート信号ＧＣは書き込み動作
時には１２．５Ｖ程度の高電圧が供給され、読み出し動
作時には５Ｖが供給される。前記セルトランジスタ２の
ソースはグランドＧＮＤに接続される。
【０００７】前記ビット線ＢＬには、書き込み制御用の
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖccより高い
電源Ｖpp（例えば８Ｖ）が供給される。
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖccより高い
電源Ｖpp（例えば８Ｖ）が供給される。
【０００８】上記のように構成されたＥＰＲＯＭにおい
て、セルトランジスタ２に書き込み動作を行う場合に
は、制御信号ＣＳはＬレベルとなってトランジスタＴr2
はオフされる。
て、セルトランジスタ２に書き込み動作を行う場合に
は、制御信号ＣＳはＬレベルとなってトランジスタＴr2
はオフされる。
【０００９】また、制御信号ＷＳはＨレベルとなってト
ランジスタＴr3はオンされ、ビット線ＢＬを介してセル
トランジスタ２のドレインに電源Ｖppが供給される。こ
の状態で、１２．５Ｖのゲート信号ＧＣが供給される
と、セルトランジスタ２に電子注入が行われて、このセ
ルトランジスタ２のしきい値が上昇する。一方、電子注
入が行われないセルトランジスタ２は、しきい値が上昇
しない。
ランジスタＴr3はオンされ、ビット線ＢＬを介してセル
トランジスタ２のドレインに電源Ｖppが供給される。こ
の状態で、１２．５Ｖのゲート信号ＧＣが供給される
と、セルトランジスタ２に電子注入が行われて、このセ
ルトランジスタ２のしきい値が上昇する。一方、電子注
入が行われないセルトランジスタ２は、しきい値が上昇
しない。
【００１０】読み出し動作に先立って行われるプリチャ
ージ動作時には、トランジスタＴr1のゲートにＬレベル
のプリチャージ信号ＰＳが入力され、トランジスタＴr2
のゲートにＨレベルの制御信号ＣＳが入力される。
ージ動作時には、トランジスタＴr1のゲートにＬレベル
のプリチャージ信号ＰＳが入力され、トランジスタＴr2
のゲートにＨレベルの制御信号ＣＳが入力される。
【００１１】すると、トランジスタＴr1，Ｔr2がオンさ
れて、ビット線ＢＬは電源ＶccからトランジスタＴr1，
Ｔr2のしきい値分低下したレベルまでプリチャージされ
る。また、インバータ回路１ａの入力信号はＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
out はＨレベルとなる。
れて、ビット線ＢＬは電源ＶccからトランジスタＴr1，
Ｔr2のしきい値分低下したレベルまでプリチャージされ
る。また、インバータ回路１ａの入力信号はＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
out はＨレベルとなる。
【００１２】読み出し動作時には、プリチャージ信号Ｐ
ＳはＨレベルとなってトランジスタＴr1はオフされ、ト
ランジスタＴr2はオン状態に維持される。そして、セル
トランジスタ２が選択されることにより同セルトランジ
スタ２のゲートに５Ｖのゲート信号ＧＣが入力される。
ＳはＨレベルとなってトランジスタＴr1はオフされ、ト
ランジスタＴr2はオン状態に維持される。そして、セル
トランジスタ２が選択されることにより同セルトランジ
スタ２のゲートに５Ｖのゲート信号ＧＣが入力される。
【００１３】セルトランジスタ２に電子注入が行われて
いない場合には、同セルトランジスタ２はオンされて、
インバータ回路１ａの入力信号はＬレベルとなり、イン
バータ回路１ｂからＬレベルの出力データＤout が出力
される。
いない場合には、同セルトランジスタ２はオンされて、
インバータ回路１ａの入力信号はＬレベルとなり、イン
バータ回路１ｂからＬレベルの出力データＤout が出力
される。
【００１４】セルトランジスタ２に電子注入が行われて
いる場合には、同セルトランジスタ２はオフ状態に維持
され、インバータ回路１ａの入力信号はＨレベルに維持
され、インバータ回路１ｂからＨレベルの出力データＤ
out が出力される。
いる場合には、同セルトランジスタ２はオフ状態に維持
され、インバータ回路１ａの入力信号はＨレベルに維持
され、インバータ回路１ｂからＨレベルの出力データＤ
out が出力される。
【００１５】
【発明が解決しようとする課題】上記のようなＥＰＲＯ
Ｍでは、セル情報の読み出しサイクルが長くなって、プ
リチャージ時間が長くなると、セルトランジスタ２のド
レインに印加されるプリチャージ電圧により、同セルト
ランジスタ２に電子注入が行われて、誤った書き込み動
作が行われることがある。従って、プリチャージ時間を
制限する必要がある。
Ｍでは、セル情報の読み出しサイクルが長くなって、プ
リチャージ時間が長くなると、セルトランジスタ２のド
レインに印加されるプリチャージ電圧により、同セルト
ランジスタ２に電子注入が行われて、誤った書き込み動
作が行われることがある。従って、プリチャージ時間を
制限する必要がある。
【００１６】また、電源Ｖccの低電圧化にともなって、
プリチャージレベルが低電圧化されると、セル情報の読
み出し動作時にセルトランジスタ２がオフ状態に維持さ
れても、インバータ回路１ａの入力信号レベルが低くな
って、Ｈレベルの出力データＤout の読み出し速度が低
下することがある。
プリチャージレベルが低電圧化されると、セル情報の読
み出し動作時にセルトランジスタ２がオフ状態に維持さ
れても、インバータ回路１ａの入力信号レベルが低くな
って、Ｈレベルの出力データＤout の読み出し速度が低
下することがある。
【００１７】また、プリチャージレベルが低電圧化され
ると、セル情報の読み出し動作時にセルトランジスタ２
がオフ状態に維持されても、ビット線ＢＬのプリチャー
ジレベルが経時変化により減衰して、インバータ回路１
ａがその減衰したプリチャージレベルをＬレベルと認識
し、Ｌレベルの出力データＤout を誤データとして出力
することがある。
ると、セル情報の読み出し動作時にセルトランジスタ２
がオフ状態に維持されても、ビット線ＢＬのプリチャー
ジレベルが経時変化により減衰して、インバータ回路１
ａがその減衰したプリチャージレベルをＬレベルと認識
し、Ｌレベルの出力データＤout を誤データとして出力
することがある。
【００１８】また、このような不具合を解消するため
に、広範囲な電源電圧に対応するようにインバータ回路
１ａのしきい値を調整することは困難である。従って、
広範囲の電源電圧において読み出し動作を安定化させる
ことは困難であった。
に、広範囲な電源電圧に対応するようにインバータ回路
１ａのしきい値を調整することは困難である。従って、
広範囲の電源電圧において読み出し動作を安定化させる
ことは困難であった。
【００１９】この発明の目的は、広範囲な電源電圧に対
し、セル情報の安定した読み出し動作を可能としたＥＰ
ＲＯＭを提供することにある。
し、セル情報の安定した読み出し動作を可能としたＥＰ
ＲＯＭを提供することにある。
【００２０】
【課題を解決するための手段】図１（ａ），（ｂ）は本
発明の原理説明図である。図１（ａ）に示すように、記
憶セル２と、前記記憶セル２に接続されて、そのセル情
報を読み出すためのビット線ＢＬと、前記セル情報の読
み出しに先立って活性化されて前記ビット線ＢＬに電荷
を注入するためのプリチャージ回路６と、前記プリチャ
ージ回路６による前記ビット線ＢＬへの電荷注入時に選
択的に活性化されて前記ビット線ＢＬに注入される電荷
量を制限する降圧回路５とを有する。
発明の原理説明図である。図１（ａ）に示すように、記
憶セル２と、前記記憶セル２に接続されて、そのセル情
報を読み出すためのビット線ＢＬと、前記セル情報の読
み出しに先立って活性化されて前記ビット線ＢＬに電荷
を注入するためのプリチャージ回路６と、前記プリチャ
ージ回路６による前記ビット線ＢＬへの電荷注入時に選
択的に活性化されて前記ビット線ＢＬに注入される電荷
量を制限する降圧回路５とを有する。
【００２１】図１（ｂ）に示すように記憶セル２と、前
記記憶セル２に接続されて、そのセル情報を読み出すた
めのビット線ＢＬと、前記セル情報の読み出しに先立っ
て活性化されて前記ビット線ＢＬに電荷を注入するため
のプリチャージ回路６と、前記プリチャージ回路６によ
る電荷の注入が終了した後であって、かつ前記記憶セル
２のセル情報によって、前記ビット線ＢＬの電荷が引き
抜かれるまでの間、前記ビット線ＢＬに電荷を供給する
電荷補償回路３とを有する。
記記憶セル２に接続されて、そのセル情報を読み出すた
めのビット線ＢＬと、前記セル情報の読み出しに先立っ
て活性化されて前記ビット線ＢＬに電荷を注入するため
のプリチャージ回路６と、前記プリチャージ回路６によ
る電荷の注入が終了した後であって、かつ前記記憶セル
２のセル情報によって、前記ビット線ＢＬの電荷が引き
抜かれるまでの間、前記ビット線ＢＬに電荷を供給する
電荷補償回路３とを有する。
【００２２】また、図２に示すようにセル情報が書き込
まれたセルトランジスタ２のドレインにプリチャージ電
圧Ｖp が印加され、前記セル情報の読み出し動作時に
は、前記セルトランジスタ２から読み出されたセル情報
に基づく前記プリチャージ電圧Ｖp の変化が判定回路１
ａで検出されて、該判定回路１ａから出力データＤout
が出力される。前記セルトランジスタ２には、プリチャ
ージ動作時にプリチャージ信号ＰＳに基づいて活性化さ
れて電源Ｖccを降圧して出力する降圧回路から前記プリ
チャージ電圧Ｖp が供給される。
まれたセルトランジスタ２のドレインにプリチャージ電
圧Ｖp が印加され、前記セル情報の読み出し動作時に
は、前記セルトランジスタ２から読み出されたセル情報
に基づく前記プリチャージ電圧Ｖp の変化が判定回路１
ａで検出されて、該判定回路１ａから出力データＤout
が出力される。前記セルトランジスタ２には、プリチャ
ージ動作時にプリチャージ信号ＰＳに基づいて活性化さ
れて電源Ｖccを降圧して出力する降圧回路から前記プリ
チャージ電圧Ｖp が供給される。
【００２３】また、図２に示すように前記降圧回路は、
プリチャージ信号ＰＳに基づいてオンされる少なくとも
一つのＮチャネルＭＯＳトランジスタＴr11 で構成され
る。また、図２に示すように前記降圧回路は、複数のト
ランジスタＴr11 ，Ｔr15，Ｔr16 ，Ｔr17 を高電位側
電源Ｖccと低電位側電源ＧＮＤとの間で直列に接続して
構成され、前記各トランジスタＴr11 ，Ｔr15 ，Ｔr16
，Ｔr17 で高電位側電源電圧を抵抗分割により降圧し
て前記プリチャージ電圧Ｖp として前記セルトランジス
タ２に供給する。
プリチャージ信号ＰＳに基づいてオンされる少なくとも
一つのＮチャネルＭＯＳトランジスタＴr11 で構成され
る。また、図２に示すように前記降圧回路は、複数のト
ランジスタＴr11 ，Ｔr15，Ｔr16 ，Ｔr17 を高電位側
電源Ｖccと低電位側電源ＧＮＤとの間で直列に接続して
構成され、前記各トランジスタＴr11 ，Ｔr15 ，Ｔr16
，Ｔr17 で高電位側電源電圧を抵抗分割により降圧し
て前記プリチャージ電圧Ｖp として前記セルトランジス
タ２に供給する。
【００２４】また、図３に示すように前記降圧回路は、
前記プリチャージ信号ＰＳに基づいてオンされるＮチャ
ネルＭＯＳトランジスタＴr11 と、該ＮチャネルＭＯＳ
トランジスタＴr11 とセルトランジスタ２との間に介在
されるデプレッション型ＮチャネルＭＯＳトランジスタ
Ｔr18 とで構成し、前記デプレッション型ＮチャネルＭ
ＯＳトランジスタＴr18 のゲートはそのドレインに接続
した。
前記プリチャージ信号ＰＳに基づいてオンされるＮチャ
ネルＭＯＳトランジスタＴr11 と、該ＮチャネルＭＯＳ
トランジスタＴr11 とセルトランジスタ２との間に介在
されるデプレッション型ＮチャネルＭＯＳトランジスタ
Ｔr18 とで構成し、前記デプレッション型ＮチャネルＭ
ＯＳトランジスタＴr18 のゲートはそのドレインに接続
した。
【００２５】また、図２に示すように前記判定回路１ａ
の入力端子には、セル情報の読み出し動作時に前記セル
トランジスタがＨレベルのセル情報を出力するとき、前
記プリチャージ電圧Ｖp に基づく前記判定回路１ａの出
力信号に基づいて活性化されて、前記プリチャージ電圧
Ｖp を維持する帰還回路３が接続される。
の入力端子には、セル情報の読み出し動作時に前記セル
トランジスタがＨレベルのセル情報を出力するとき、前
記プリチャージ電圧Ｖp に基づく前記判定回路１ａの出
力信号に基づいて活性化されて、前記プリチャージ電圧
Ｖp を維持する帰還回路３が接続される。
【００２６】
【作用】図１（ａ）においては、記憶セル２からのセル
情報の読み出しに先立って、ビット線ＢＬはプリチャー
ジ回路６により電荷が注入され、その電荷量は降圧回路
５により制限される。従って、ビット線ＢＬによる電荷
の注入にともなう記憶セル２への電荷の注入が防止され
る。
情報の読み出しに先立って、ビット線ＢＬはプリチャー
ジ回路６により電荷が注入され、その電荷量は降圧回路
５により制限される。従って、ビット線ＢＬによる電荷
の注入にともなう記憶セル２への電荷の注入が防止され
る。
【００２７】図１（ｂ）においては、プリチャージ回路
６によりビット線ＢＬへの電荷の注入が終了した後に
は、記憶セル２のセル情報によりビット線ＢＬの電荷が
引き抜かれるまでの間は電荷補償回路３により同ビット
線ＢＬに電荷が供給される。従って、ビット線ＢＬの電
荷が引き抜かれない限り、Ｈレベルのセル情報が確実に
読み出される。
６によりビット線ＢＬへの電荷の注入が終了した後に
は、記憶セル２のセル情報によりビット線ＢＬの電荷が
引き抜かれるまでの間は電荷補償回路３により同ビット
線ＢＬに電荷が供給される。従って、ビット線ＢＬの電
荷が引き抜かれない限り、Ｈレベルのセル情報が確実に
読み出される。
【００２８】また、図２においてはプリチャージ動作時
にプリチャージ信号ＰＳに基づいて降圧回路が活性化さ
れ、高電位側電源Ｖccを降圧したプリチャージ電圧Ｖp
がセルトランジスタ２に供給されるので、同プリチャー
ジ電圧Ｖp によるセルトランジスタ２へのセル情報の書
き込みが防止される。
にプリチャージ信号ＰＳに基づいて降圧回路が活性化さ
れ、高電位側電源Ｖccを降圧したプリチャージ電圧Ｖp
がセルトランジスタ２に供給されるので、同プリチャー
ジ電圧Ｖp によるセルトランジスタ２へのセル情報の書
き込みが防止される。
【００２９】また、図２においては、プリチャージ信号
ＰＳに基づいてオンされるＮチャネルＭＯＳトランジス
タＴr11 のしきい値分電源Ｖccが降圧される。また、図
２においては、各トランジスタＴr11 ，Ｔr15 ，Ｔr16
，Ｔr17 で高電位側電源電圧Ｖccが抵抗分割により降
圧されて、プリチャージ電圧Ｖp として前記セルトラン
ジスタ２に供給される。
ＰＳに基づいてオンされるＮチャネルＭＯＳトランジス
タＴr11 のしきい値分電源Ｖccが降圧される。また、図
２においては、各トランジスタＴr11 ，Ｔr15 ，Ｔr16
，Ｔr17 で高電位側電源電圧Ｖccが抵抗分割により降
圧されて、プリチャージ電圧Ｖp として前記セルトラン
ジスタ２に供給される。
【００３０】また、図３においては、ＮチャネルＭＯＳ
トランジスタＴr11 と、デプレッション型ＮチャネルＭ
ＯＳトランジスタＴr18 とで高電位側電源電圧Ｖccが降
圧されて、プリチャージ電圧Ｖp として前記セルトラン
ジスタ２に供給される。
トランジスタＴr11 と、デプレッション型ＮチャネルＭ
ＯＳトランジスタＴr18 とで高電位側電源電圧Ｖccが降
圧されて、プリチャージ電圧Ｖp として前記セルトラン
ジスタ２に供給される。
【００３１】また、図２においては、セル情報の読み出
し動作時に前記セルトランジスタがオフされると、前記
プリチャージ電圧Ｖp が帰還回路３により維持される。
れる。
し動作時に前記セルトランジスタがオフされると、前記
プリチャージ電圧Ｖp が帰還回路３により維持される。
れる。
【００３２】
【実施例】図２は、この発明を具体化したＥＰＲＯＭの
読み出し回路の第一の実施例を示す。なお、前記従来例
と同一構成部分は同一符号を付して説明する。
読み出し回路の第一の実施例を示す。なお、前記従来例
と同一構成部分は同一符号を付して説明する。
【００３３】プリチャージ用のＮチャネルＭＯＳトラン
ジスタＴr11 は、そのドレインが電源Ｖccに接続され、
ゲートにはプリチャージ信号ＰＳが入力される。前記ト
ランジスタＴr11 のソースは、ヒステリシスインバータ
回路１ａの入力端子に接続される。前記インバータ回路
１ａの出力信号はインバータ回路１ｂに入力され、同イ
ンバータ回路１ｂの出力端子から出力データＤout が出
力される。
ジスタＴr11 は、そのドレインが電源Ｖccに接続され、
ゲートにはプリチャージ信号ＰＳが入力される。前記ト
ランジスタＴr11 のソースは、ヒステリシスインバータ
回路１ａの入力端子に接続される。前記インバータ回路
１ａの出力信号はインバータ回路１ｂに入力され、同イ
ンバータ回路１ｂの出力端子から出力データＤout が出
力される。
【００３４】前記トランジスタＴr11 のソースは、厚膜
トランジスタにて構成されるＮチャネルＭＯＳトランジ
スタＴr15 のドレインに接続され、同トランジスタＴr1
5 のゲートには制御信号ＣＳが入力される。
トランジスタにて構成されるＮチャネルＭＯＳトランジ
スタＴr15 のドレインに接続され、同トランジスタＴr1
5 のゲートには制御信号ＣＳが入力される。
【００３５】前記トランジスタＴr15 のソースは、ビッ
ト線ＢＬを介してＥＰＲＯＭの二つのセルトランジスタ
２のドレインに接続され、同セルトランジスタ２のコン
トロールゲートには前記ゲート信号ＧＣが入力される。
前記セルトランジスタ２のソースはグランドＧＮＤに接
続される。
ト線ＢＬを介してＥＰＲＯＭの二つのセルトランジスタ
２のドレインに接続され、同セルトランジスタ２のコン
トロールゲートには前記ゲート信号ＧＣが入力される。
前記セルトランジスタ２のソースはグランドＧＮＤに接
続される。
【００３６】前記ビット線ＢＬには、書き込み制御用の
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖppが供給さ
れる。
ＮチャネルＭＯＳトランジスタＴr3のソースが接続され
る。前記トランジスタＴr3のゲートには書き込み制御信
号ＷＳが入力され、ドレインには前記電源Ｖppが供給さ
れる。
【００３７】前記プリチャージ信号ＰＳはＰチャネルＭ
ＯＳトランジスタＴr12 のゲートに入力され、同トラン
ジスタＴr12 のソースは電源Ｖccに接続される。前記ト
ランジスタＴr12 のドレインは、ＰチャネルＭＯＳトラ
ンジスタＴr13のソースに接続され、同トランジスタＴr
13 のゲートは前記インバータ回路１ａの出力端子に接
続される。
ＯＳトランジスタＴr12 のゲートに入力され、同トラン
ジスタＴr12 のソースは電源Ｖccに接続される。前記ト
ランジスタＴr12 のドレインは、ＰチャネルＭＯＳトラ
ンジスタＴr13のソースに接続され、同トランジスタＴr
13 のゲートは前記インバータ回路１ａの出力端子に接
続される。
【００３８】前記トランジスタＴr13 のドレインは、Ｎ
チャネルＭＯＳトランジスタＴr14のドレイン及びゲー
トに接続され、同トランジスタＴr14 のソースは前記イ
ンバータ回路１ａの入力端子に接続される。そして、前
記トランジスタＴr12 〜Ｔr14 により帰還回路３が構成
される。なお、前記帰還回路３の電流供給能力は、セル
トランジスタ２の負荷駆動能力より十分に小さいもので
ある。
チャネルＭＯＳトランジスタＴr14のドレイン及びゲー
トに接続され、同トランジスタＴr14 のソースは前記イ
ンバータ回路１ａの入力端子に接続される。そして、前
記トランジスタＴr12 〜Ｔr14 により帰還回路３が構成
される。なお、前記帰還回路３の電流供給能力は、セル
トランジスタ２の負荷駆動能力より十分に小さいもので
ある。
【００３９】前記ビット線ＢＬは、厚膜トランジスタに
てなるＮチャネルＭＯＳトランジスタＴr16 のドレイン
及びゲートに接続され、同トランジスタＴr16 のソース
はＮチャネルＭＯＳトランジスタＴr17 のドレインに接
続される。
てなるＮチャネルＭＯＳトランジスタＴr16 のドレイン
及びゲートに接続され、同トランジスタＴr16 のソース
はＮチャネルＭＯＳトランジスタＴr17 のドレインに接
続される。
【００４０】前記トランジスタＴr17 のゲートには、前
記プリチャージ信号ＰＳが入力され、同トランジスタＴ
r17 のソースはグランドＧＮＤに接続される。そして、
前記トランジスタＴr16 ，Ｔr17 により、前記セルトラ
ンジスタ２に供給するプリチャージ電圧Ｖp を制御する
制御回路４が構成される。
記プリチャージ信号ＰＳが入力され、同トランジスタＴ
r17 のソースはグランドＧＮＤに接続される。そして、
前記トランジスタＴr16 ，Ｔr17 により、前記セルトラ
ンジスタ２に供給するプリチャージ電圧Ｖp を制御する
制御回路４が構成される。
【００４１】上記のように構成されたＥＰＲＯＭにおい
て、セルトランジスタ２に対する書き込み動作は前記従
来例と同様に行われる。読み出し動作に先立って行われ
るプリチャージ動作時には、トランジスタＴr11 ，Ｔr1
7 のゲートにＨレベルのプリチャージ信号ＰＳが入力さ
れ、トランジスタＴr15 のゲートにＨレベルの制御信号
ＣＳが入力される。
て、セルトランジスタ２に対する書き込み動作は前記従
来例と同様に行われる。読み出し動作に先立って行われ
るプリチャージ動作時には、トランジスタＴr11 ，Ｔr1
7 のゲートにＨレベルのプリチャージ信号ＰＳが入力さ
れ、トランジスタＴr15 のゲートにＨレベルの制御信号
ＣＳが入力される。
【００４２】すると、トランジスタＴr11 ，Ｔr15 ，Ｔ
r16 ，Ｔr17 がオンされる。トランジスタＴr11 のオン
動作に基づいて、インバータ回路１ａの入力信号レベル
は電源ＶccからトランジスタＴr11 のしきい値分低下し
たレベルとなる。
r16 ，Ｔr17 がオンされる。トランジスタＴr11 のオン
動作に基づいて、インバータ回路１ａの入力信号レベル
は電源ＶccからトランジスタＴr11 のしきい値分低下し
たレベルとなる。
【００４３】また、トランジスタＴr15 〜Ｔr17 のオン
動作により、ビット線ＢＬのプリチャージ電圧Ｖp は、
電源ＶccとグランドＧＮＤとの電位差を各トランジスタ
Ｔr11 ，Ｔr15 と、トランジスタＴr16 ，Ｔr17 のオン
抵抗により抵抗分割した値となる。
動作により、ビット線ＢＬのプリチャージ電圧Ｖp は、
電源ＶccとグランドＧＮＤとの電位差を各トランジスタ
Ｔr11 ，Ｔr15 と、トランジスタＴr16 ，Ｔr17 のオン
抵抗により抵抗分割した値となる。
【００４４】この結果、各トランジスタＴr11 ，Ｔr15
，Ｔr16 ，Ｔr17 のオン抵抗を適宜に設定することに
より、ビット線ＢＬのプリチャージ電圧Ｖp を例えば２
Ｖ程度の最適なレベルに設定可能となり、プリチャージ
動作によるセルトランジスタ２への電子注入を未然に防
止することができる。
，Ｔr16 ，Ｔr17 のオン抵抗を適宜に設定することに
より、ビット線ＢＬのプリチャージ電圧Ｖp を例えば２
Ｖ程度の最適なレベルに設定可能となり、プリチャージ
動作によるセルトランジスタ２への電子注入を未然に防
止することができる。
【００４５】電源Ｖccの電圧レベルが低電圧化される
と、前記抵抗分割によるプリチャージ電圧Ｖp も低下す
るが、トランジスタＴr16 のドレイン電位の低下によ
り、同トランジスタＴr16 のしきい値が上昇するため、
プリチャージ電圧Ｖp の低下が抑制される。
と、前記抵抗分割によるプリチャージ電圧Ｖp も低下す
るが、トランジスタＴr16 のドレイン電位の低下によ
り、同トランジスタＴr16 のしきい値が上昇するため、
プリチャージ電圧Ｖp の低下が抑制される。
【００４６】そして、このようなプリチャージ動作時に
は、インバータ回路１ａの入力信号レベルはＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
outはＨレベルとなる。
は、インバータ回路１ａの入力信号レベルはＨレベルと
なり、インバータ回路１ｂから出力される出力データＤ
outはＨレベルとなる。
【００４７】読み出し動作時には、プリチャージ信号Ｐ
ＳはＬレベルとなってトランジスタＴr11 ，Ｔr17 はオ
フされ、トランジスタＴr12 はオンされる。また、トラ
ンジスタＴr15 はオン状態に維持される。
ＳはＬレベルとなってトランジスタＴr11 ，Ｔr17 はオ
フされ、トランジスタＴr12 はオンされる。また、トラ
ンジスタＴr15 はオン状態に維持される。
【００４８】前記プリチャージ動作により、インバータ
回路１ａの入力信号はＨレベルであるため、同インバー
タ回路１ａの出力信号はＬレベルとなり、トランジスタ
Ｔr13 ，Ｔr14 はオンされる。すると、トランジスタＴ
r12 〜Ｔr14 はすべてオンされ、インバータ回路１ａの
入力信号レベルの減衰は防止される。
回路１ａの入力信号はＨレベルであるため、同インバー
タ回路１ａの出力信号はＬレベルとなり、トランジスタ
Ｔr13 ，Ｔr14 はオンされる。すると、トランジスタＴ
r12 〜Ｔr14 はすべてオンされ、インバータ回路１ａの
入力信号レベルの減衰は防止される。
【００４９】この状態で、セルトランジスタ２が選択さ
れると、同セルトランジスタ２のゲートに５Ｖのゲート
信号ＧＣが入力される。セルトランジスタ２に電子注入
が行われていない場合には、同セルトランジスタ２はオ
ンされて、インバータ回路１ａの入力信号はＬレベルと
なり、インバータ回路１ｂからＬレベルの出力データＤ
out が出力される。このとき、インバータ回路１ａの出
力信号はＨレベルとなってトランジスタＴr13 がオフさ
れるため、帰還回路３の動作は停止される。
れると、同セルトランジスタ２のゲートに５Ｖのゲート
信号ＧＣが入力される。セルトランジスタ２に電子注入
が行われていない場合には、同セルトランジスタ２はオ
ンされて、インバータ回路１ａの入力信号はＬレベルと
なり、インバータ回路１ｂからＬレベルの出力データＤ
out が出力される。このとき、インバータ回路１ａの出
力信号はＨレベルとなってトランジスタＴr13 がオフさ
れるため、帰還回路３の動作は停止される。
【００５０】一方、セルトランジスタ２に電子注入が行
われている場合には、同セルトランジスタ２はオフ状態
に維持される。すると、帰還回路３の動作により、イン
バータ回路１ａの入力信号レベルはＨレベルに確実に維
持され、インバータ回路１ｂからＨレベルの出力データ
Ｄout が出力される。
われている場合には、同セルトランジスタ２はオフ状態
に維持される。すると、帰還回路３の動作により、イン
バータ回路１ａの入力信号レベルはＨレベルに確実に維
持され、インバータ回路１ｂからＨレベルの出力データ
Ｄout が出力される。
【００５１】以上のようにこのＥＰＲＯＭでは、トラン
ジスタＴr11 ，Ｔr15 及び制御回路４の動作により、ビ
ット線ＢＬのプリチャージ電圧Ｖp が抑制されて、プリ
チャージ動作時におけるセルトランジスタ２への無用な
電子注入を未然に防止することができる。
ジスタＴr11 ，Ｔr15 及び制御回路４の動作により、ビ
ット線ＢＬのプリチャージ電圧Ｖp が抑制されて、プリ
チャージ動作時におけるセルトランジスタ２への無用な
電子注入を未然に防止することができる。
【００５２】また、電源Ｖccが低電圧化された場合に
も、制御回路４によりプリチャージレベルを確保し、セ
ル情報の読み出し動作時には帰還回路３の動作によりプ
リチャージレベルの減衰を防止することができる。従っ
て、セル情報の読み出し速度の向上及び誤データの出力
の防止を図ることができる。
も、制御回路４によりプリチャージレベルを確保し、セ
ル情報の読み出し動作時には帰還回路３の動作によりプ
リチャージレベルの減衰を防止することができる。従っ
て、セル情報の読み出し速度の向上及び誤データの出力
の防止を図ることができる。
【００５３】図３は、第二の実施例を示す。この実施例
は前記第一の実施例の制御回路４に換えて、前記トラン
ジスタＴr15 とセルトランジスタ２との間にデプレッシ
ョン型のＮチャネルＭＯＳトランジスタＴr18 を接続し
たものである。そして、前記トランジスタＴr18 のゲー
トは、そのドレインに接続される。
は前記第一の実施例の制御回路４に換えて、前記トラン
ジスタＴr15 とセルトランジスタ２との間にデプレッシ
ョン型のＮチャネルＭＯＳトランジスタＴr18 を接続し
たものである。そして、前記トランジスタＴr18 のゲー
トは、そのドレインに接続される。
【００５４】このような構成により、プリチャージ動作
時には、セルトランジスタ２に印加されるプリチャージ
電圧Ｖp は、電源ＶccからトランジスタＴr11 ，Ｔr15
，Ｔr18 のしきい値分低下したレベルとなる。
時には、セルトランジスタ２に印加されるプリチャージ
電圧Ｖp は、電源ＶccからトランジスタＴr11 ，Ｔr15
，Ｔr18 のしきい値分低下したレベルとなる。
【００５５】従って、プリチャージ動作時におけるセル
トランジスタ２への無用な電子注入を未然に防止するこ
とができる。また、セル情報の読み出し動作時には帰還
回路３の動作によりプリチャージ電圧Ｖp の減衰を防止
することができることは、第一の実施例と同様である。
トランジスタ２への無用な電子注入を未然に防止するこ
とができる。また、セル情報の読み出し動作時には帰還
回路３の動作によりプリチャージ電圧Ｖp の減衰を防止
することができることは、第一の実施例と同様である。
【００５６】上記実施例から把握できる請求項以外の技
術思想について、以下にその効果とともに記載する。 （１）請求項５において、セルトランジスタ２のドレイ
ンとグランドＧＮＤとの間に接続されるＮチャネルＭＯ
Ｓトランジスタは、厚膜トランジスタで構成した。電源
が低電圧化されると厚膜トランジスタのしきい値が上昇
して、プリチャージ電圧の低電圧化が抑制される。
術思想について、以下にその効果とともに記載する。 （１）請求項５において、セルトランジスタ２のドレイ
ンとグランドＧＮＤとの間に接続されるＮチャネルＭＯ
Ｓトランジスタは、厚膜トランジスタで構成した。電源
が低電圧化されると厚膜トランジスタのしきい値が上昇
して、プリチャージ電圧の低電圧化が抑制される。
【００５７】
【発明の効果】以上詳述したように、この発明は広範囲
な電源電圧に対し、セル情報の安定した読み出し動作を
可能とした半導体記憶装置を提供することができる。
な電源電圧に対し、セル情報の安定した読み出し動作を
可能とした半導体記憶装置を提供することができる。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示す回路図である。
【図３】第二の実施例を示す回路図である。
【図４】従来例を示す回路図である。
２ 記憶セル（セルトランジスタ） ３ 電荷補償回路（帰還回路） ５ 降圧回路 ６ プリチャージ回路 ＢＬ ビット線
Claims (7)
- 【請求項１】 記憶セル（２）と、 前記記憶セル（２）に接続されて、そのセル情報を読み
出すためのビット線（ＢＬ）と、 前記セル情報の読み出しに先立って活性化されて前記ビ
ット線（ＢＬ）に電荷を注入するためのプリチャージ回
路（６）と、 前記プリチャージ回路（６）による前記ビット線（Ｂ
Ｌ）への電荷注入時に選択的に活性化されて前記ビット
線（ＢＬ）に注入される電荷量を制限する降圧回路
（５）とを有することを特徴とする半導体記憶装置。 - 【請求項２】 記憶セル（２）と、 前記記憶セル（２）に接続されて、そのセル情報を読み
出すためのビット線（ＢＬ）と、 前記セル情報の読み出しに先立って活性化されて前記ビ
ット線（ＢＬ）に電荷を注入するためのプリチャージ回
路（６）と、 前記プリチャージ回路（６）による電荷の注入が終了し
た後であって、かつ前記記憶セル（２）のセル情報によ
って、前記ビット線（ＢＬ）の電荷が引き抜かれるまで
の間、前記ビット線（ＢＬ）に電荷を供給する電荷補償
回路（３）とを有することを特徴とする半導体記憶装
置。 - 【請求項３】 セル情報が書き込まれたセルトランジス
タ（２）のドレインにプリチャージ電圧（Ｖp ）を印加
し、前記セル情報の読み出し動作時には、前記セルトラ
ンジスタ（２）から読み出されたセル情報に基づく前記
プリチャージ電圧（Ｖp ）の変化を判定回路（１ａ）で
検出して、該判定回路（１ａ）から出力データ（Ｄout
）を出力する半導体記憶装置であって、 前記セルトランジスタ（２）には、プリチャージ動作時
にプリチャージ信号（ＰＳ）に基づいて活性化されて高
電位側電源（Ｖcc）を降圧して出力する降圧回路（５）
から前記プリチャージ電圧（Ｖp ）を供給することを特
徴とする半導体記憶装置。 - 【請求項４】 前記降圧回路は、プリチャージ信号（Ｐ
Ｓ）に基づいてオンされる少なくとも一つのＮチャネル
ＭＯＳトランジスタ（Ｔr11 ）で構成することを特徴と
する請求項３記載の半導体記憶装置。 - 【請求項５】 前記降圧回路は、複数のトランジスタ
（Ｔr11 ，Ｔr15 ，Ｔr16 ，Ｔr17 ）を高電位側電源
（Ｖcc）と低電位側電源（ＧＮＤ）との間で直列に接続
して構成し、前記各トランジスタ（Ｔr11 ，Ｔr15 ，Ｔ
r16 ，Ｔr17 ）で高電位側電源電圧を抵抗分割により降
圧して前記プリチャージ電圧（Ｖp ）として前記セルト
ランジスタ（２）に供給することを特徴とする請求項３
記載の半導体記憶装置。 - 【請求項６】 前記降圧回路は、前記プリチャージ信号
（ＰＳ）に基づいてオンされるＮチャネルＭＯＳトラン
ジスタ（Ｔr11 ）と、該ＮチャネルＭＯＳトランジスタ
（Ｔr11 ）とセルトランジスタ（２）との間に介在され
るデプレッション型ＮチャネルＭＯＳトランジスタ（Ｔ
r18 ）とで構成し、前記デプレッション型ＮチャネルＭ
ＯＳトランジスタ（Ｔr18 ）のゲートはそのドレインに
接続したことを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項７】 前記判定回路（１ａ）の入力端子には、
セル情報の読み出し動作時に前記セルトランジスタ
（２）がＨレベルのセル情報を出力するとき、前記プリ
チャージ電圧（Ｖp ）に基づく前記判定回路（１ａ）の
出力信号に基づいて活性化されて、前記プリチャージ電
圧（Ｖp ）を維持する帰還回路（３）を接続したことを
特徴とする請求項３記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13614394A JP3404127B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体記憶装置 |
| TW084104947A TW329561B (en) | 1994-06-17 | 1995-05-18 | The semiconductor memory device |
| US08/457,588 US5671186A (en) | 1994-06-17 | 1995-06-01 | Semiconductor memory device having bit line precharger |
| KR1019950014910A KR100199958B1 (ko) | 1994-06-17 | 1995-06-07 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13614394A JP3404127B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH087569A true JPH087569A (ja) | 1996-01-12 |
| JP3404127B2 JP3404127B2 (ja) | 2003-05-06 |
Family
ID=15168318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13614394A Expired - Lifetime JP3404127B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5671186A (ja) |
| JP (1) | JP3404127B2 (ja) |
| KR (1) | KR100199958B1 (ja) |
| TW (1) | TW329561B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0884733A2 (en) * | 1997-06-09 | 1998-12-16 | Microchip Technology Inc. | Self timed precharge sense amplifier for a memory array |
| US6212120B1 (en) | 1999-05-26 | 2001-04-03 | Nec Corporation | Semiconductor memory device with less power consumption |
| KR100666617B1 (ko) * | 2005-08-05 | 2007-01-10 | 삼성전자주식회사 | 비트라인 센스앰프 및 그것을 구비한 반도체 메모리 장치 |
| US9572375B2 (en) | 2011-02-04 | 2017-02-21 | Okamoto Corporation | Vapor-permeable waterproof sock |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5754010A (en) * | 1997-05-21 | 1998-05-19 | Motorola, Inc. | Memory circuit and method for sensing data |
| JP3730381B2 (ja) * | 1997-10-21 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置 |
| EP0936626B1 (de) * | 1998-02-12 | 2004-02-11 | Infineon Technologies AG | Elektrisch programmierbarer Nur-Lese-Speicher sowie Verfahren zum Programmieren und Lesen dieses Speichers |
| TW419669B (en) * | 1998-03-16 | 2001-01-21 | Nippon Electric Co | Semiconductor memory device |
| US6021072A (en) * | 1998-07-27 | 2000-02-01 | Motorola, Inc. | Method and apparatus for precharging bitlines in a nonvolatile memory |
| US6038194A (en) * | 1998-12-28 | 2000-03-14 | Philips Electronics North America Corporation | Memory decoder with zero static power |
| JP2005190626A (ja) * | 2003-12-26 | 2005-07-14 | Sharp Corp | 半導体読み出し回路 |
| WO2005106892A1 (en) * | 2004-04-21 | 2005-11-10 | Micron Technology, Inc. | Sense amplifier for a non-volatile memory device |
| US20070070720A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Voltage generator for use in semiconductor device |
| DE102005061719B3 (de) * | 2005-12-22 | 2007-05-16 | Infineon Technologies Ag | Speichervorrichtung mit Fuse-Speicherelementen |
| KR100757935B1 (ko) * | 2006-09-13 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 프리 차지 회로 |
| US7586802B2 (en) * | 2008-02-07 | 2009-09-08 | Macronix International Co. Ltd. | Memory, bit-line pre-charge circuit and bit-line pre-charge method |
| KR101015757B1 (ko) * | 2009-05-29 | 2011-02-22 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 동작 방법 |
| CN102411979A (zh) * | 2011-11-18 | 2012-04-11 | 中国科学院声学研究所 | 一种单端位线的低摆幅预充电电路 |
| JP2017063300A (ja) * | 2015-09-24 | 2017-03-30 | エスアイアイ・セミコンダクタ株式会社 | 入力回路 |
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| US4943945A (en) * | 1989-06-13 | 1990-07-24 | International Business Machines Corporation | Reference voltage generator for precharging bit lines of a transistor memory |
| JPH0814996B2 (ja) * | 1989-06-27 | 1996-02-14 | 株式会社東芝 | 半導体記憶装置 |
| JP3110113B2 (ja) * | 1991-11-21 | 2000-11-20 | 株式会社東芝 | スタティック型メモリ |
-
1994
- 1994-06-17 JP JP13614394A patent/JP3404127B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-18 TW TW084104947A patent/TW329561B/zh not_active IP Right Cessation
- 1995-06-01 US US08/457,588 patent/US5671186A/en not_active Expired - Lifetime
- 1995-06-07 KR KR1019950014910A patent/KR100199958B1/ko not_active IP Right Cessation
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Also Published As
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|---|---|
| KR100199958B1 (ko) | 1999-06-15 |
| TW329561B (en) | 1998-04-11 |
| JP3404127B2 (ja) | 2003-05-06 |
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