KR100391841B1 - 반도체 기억장치 - Google Patents

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KR100391841B1
KR100391841B1 KR10-1999-0007311A KR19990007311A KR100391841B1 KR 100391841 B1 KR100391841 B1 KR 100391841B1 KR 19990007311 A KR19990007311 A KR 19990007311A KR 100391841 B1 KR100391841 B1 KR 100391841B1
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Abstract

기입시에 비트선을 구동하기 위한 소비 전력을 저감시키고, 기입 고속화를 도모하는 스태틱 랜덤 액세스 메모리를 제공한다.
메모리셀 (100) 에 "0" 을 기입할때, PC 를 하이레벨로 하여 비트선 (D0) 을 플로팅시키고, 대응하는 전원 스위치 (30) 를 오프하여 의사 GND 선 (SS0) 을 플로팅시키고, 대응하는 등화 트랜지스터 (20L) 를 온시키도록 비트선 (D0) (초기 전위는 전원 전위 Vdd) 과 의사 GND 선 (SS0) (초기 전위는 접지 전위 Vss) 을 전기적으로 접속한다. 의사 GND 선 (SS0) 의 전위가 비트선과 의사 GND 선의 용량비로 결정되는 전위 (Veq) 까지 상승하여, 메모리셀 (100) 은 데이터 유지 능력이 저하되고, 워드선 (WLO) 이 상승하면 메모리셀 (100) 내의 래치가 신속하게 반전되고, 기입 동작이 고속으로 종료된다. 기입 종료후에, 비트선 (D0) 의 전위는 초기전위 (Vdd) 로 되돌려지지만, 비트선 (D0) 의 전위는 Veq 까지만 저하되기 때문에, 고속 저전력으로 비트선 (D0) 의 전위는 Vdd 로 복귀된다.

Description

반도체 기억장치 {SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 특히 복수 메모리 셀의 그라운드선이 비트선과 병행하여 배치되어 있는 스태틱 랜덤 액세스 메모리를 구비하는 반도체 기억장치에 관한 것이다.
도 5 는 종래 자주 사용되고 있는 스태틱 랜덤 액세스 메모리 (SRAM) 를 나타내는 전기회로도이다. 도 5 에 나타내는 바와 같이, SRAM 은 복수의 메모리 셀 (100,101,…,110,111,…) 을 갖고 있다. 메모리 셀 (100,101,…110,111,…) 은 매트릭스상으로 배치되어 있다. 메모리 셀의 그라운드 (GND) 단자는 접지되어 있다. 비트선 (D0,D0바,D1,D1바,…) 에는 각각 프리차지트랜지스터 (10L,10R,11L,11R,…) 가 접속되어 있다. 비트선 (D0,D0바,D1,D1바,…) 은 각각 칼럼실렉터 (120L,120R,121L,121R,…) 에 의해 공통비트선 (CD,CD바) 에 접속된다. 공통비트선 (CD,CD바) 에는 기입드라이버 (130) 의 출력이 접속되어 있다.
이어서, 도 5 를 사용해서 종래의 SRAM 의 기입동작을 설명한다. 초기상태에서는 비트선 (D0,D0바,D1,D1바,…) 은 프리차지트랜지스터 (10L,10R,11L,11R,…) 에 의해 전원전위 (Vdd) 로 프리차지되어 있다. 예컨대, 메모리 셀 (100) 로“0”을 기입하는 동작에서는, 우선 프리차지트랜지스터 (10L,10R,11L,11R,…) 를 오프로 하고, 대응하는 칼럼실렉터 (120L,120R) 를 온으로 한다. 그럼으로써, 기입데이터 (DI) 의 값에 따라 기입드라이버 (130) 의 출력은 공통비트선 쌍 (CD,CD바) 을 통과하여 비트선 (D0,D0바) 까지 미친다. 여기에서는 DI=0 로 하기 때문에, 비트선 (D0) 의 전위는 접지전위 (Vss) 까지 내려가고, 비트선 (D0바) 의 전위는 초기치인 Vdd 그대로이다. 따라서, 워드선 (WL0) 이 상승하면 메모리 셀 (100) 의 값이“0”으로 재기입된다. 입력종료후, 비트선 (D0) 의 전위는 프리차지트랜지스터 (10L) 에 의해 Vdd 까지 되돌아간다.
도 6 은 일본 공개특허공보 평9-231768 호에 기재되어 있는 SRAM 을 나타낸 것이다. 도 6 의 SRAM 은 메모리 셀 (100,101,…) 의 전원단자 (VD0) 와 GND 단자 (VS0) 가 셀 전원전위 제어회로 (70) 의 출력단자에 접속되어 있고, 메모리 셀 (110,111,…) 의 전원단자 (VD1) 와 GND 단자 (VS1) 가 셀 전원전위 제어회로 (71) 의 출력단자에 접속된 점에서 도 5 의 SRAM 과 다르다. 셀 전원전위 제어회로 (70,71,…) 는 전원전위 제어신호 (PVC0,PVC1,…) 가 각각 로 레벨인 때에는, VD0, VD1, … 에 전원전위 (Vdd) 를 공급하고, VS0, VS1, … 에 접지전위 (Vss) 를 공급한다. 반대로, 전원전위 제어신호 (PVC0,PVC1,…) 가 각각 하이레벨인 때에는, VD0, VD1, … 에 전원전위 (Vdd) 보다 소정 레벨만큼 낮은 제 2 고전위측 전원전위 (Vdd2) 를 공급하고, VS0, VS1, … 에 접지전위 (Vss) 보다 소정 레벨만큼 높은 제 2 저전위측 전원전위 (Vg2) 가 공급된다. 기입동작시에 선택되는 메모리 셀에 대응하는 전원전위 제어신호만을 하이레벨로 함으로써, 선택되는 메모리 셀의 전원단자의 전위를 하강시키고, GND 단자의 전위를 상승시킨다. 따라서, 선택된 메모리 셀의 데이터유지능력이 저하되며, 기입드라이버 (130) 에 의해 실행되는 기입동작이 고속화된다는 것이다.
그러나, 도 5 에 나타내는 종래의 SRMA 에 있어서, 기입 종료후, 비트선 (D0) 의 전위는 프리차지트랜지스터 (10L) 에 의해 Vdd 까지 되돌아가지만, 비트선의 용량은 크기 때문에 소비전력이 커지며, 지연시간도 커진다는 문제가 있다.
또한, 도 6 에 나타내는 종래의 SRAM 에 있어서는,“0”을 기입하는 측의 비트선이 결국 접지전위 (Vss) 까지 인하되기 때문에 소비전력은 삭감되지 않고, 반대로 셀 전원전위 제어회로 (70) 에 의해 선택되는 메모리 셀 (100) 의 전원단자선 (VD0) 과 접지단자선 (VS0) 을 구동하는 전력이 새롭게 필요해지기 때문에, 도 5 에 나타내는 SRAM 보다 소비전력이 더욱 커진다는 문제가 있다.
일반적으로 종래의 SRAM 에 있어서는, 다수의 메모리 셀이 배치되기 때문에 비트선 및 메모리 셀의 전원배선이나 GND 배선의 용량은 매우 커서, 구동하기 위한 지연시간이나 전력을 줄이는 것은 용이하지 않다는 문제가 있다.
본 발명의 목적은 기입시에 비트선의 진폭을 줄임으로써 소비전력을 저감하고, 입력의 고속화를 도모할 수 있는 반도체 기억장치를 제공하는 데 있다.
도 1 은 본 발명의 제 1 실시형태로서의 SRAM 을 나타낸 전기회로도.
도 2 는 본 발명의 제 1 실시형태이 SRAM 의 동작을 설명하기 위한 파형도.
도 3 은 본 발명의 제 2 실시형태로서의 SRAM 을 나타낸 전기회로도.
도 4 는 본 발명의 제 3 실시형태로서의 SRAM 을 나타낸 전기회로도.
도 5 는 종래의 SRAM 의 일례를 나타낸 전기회로도.
도 6 은 종래의 SRAM 의 다른 예를 나타낸 전기회로도.
*도면의 주요 부분에 대한 부호의 설명*
100, 101, 110, 111 : 메모리셀
SS0, SS1 : 의사 GND 선
D0, D0 바, D1, D1바 : 비트선
10L, 10R, 11L, 11R : PMOS 프리차지 트랜지스터
20L, 20R, 21L, 21R : NMOS 등화 트랜지스터
30, 31 : 전원스위치
WL0, WL1 : 워드선
GG0, GG1, GG2 : 의사 GND 선
D00, D01, D12 : 비트선
50, 51 : 전원스위치
60, 61, 62 : 프리차지 트랜지스터
상기 과제를 해결하기 위하여, 청구항 1 에 기재된 발명은 매트릭스상으로 배치된 복수의 메모리 셀의 그라운드선이 비트선과 병행하여 배치되어 있는 반도체 기억장치에 있어서, 복수의 메모리 셀의 그라운드선을 선택적으로 전기적으로 플로팅시킴으로서 의사 그라운드선으로 할 수 있는 플로팅화 수단과, 1 개의 메모리 셀로 데이터를 기입할 때에 1 개의 메모리 셀이 접속되는 의사 그라운드선과 상기 메모리 셀이 접속되는 비트선 중“0”을 기입하는 측의 비트선을 전기적으로 접속하는 접속수단을 갖는 것을 특징으로 한다.
청구항 2 에 기재된 발명은, 청구항 1 에 기재된 발명에 있어서, 의사 그라운드선과 상기 비트선을 전기적으로 접속하는 접속수단은, 높은 문턱치를 갖는 MOS 트랜지스터로 이루어지는 것을 특징으로 한다.
청구항 3 에 기재된 발명은, 청구항 1 에 기재된 발명에 있어서, 좌우에 인접하는 상기 메모리 셀이 상기 의사 그라운드선을 공유하는 것을 특징으로 한다.
청구항 4 에 기재된 발명은, 청구항 3 에 기재된 발명에 있어서, 의사 그라운드선과 상기 비트선을 전기적으로 접속하는 접속수단은, 높은 문턱치를 갖는 MOS 트랜지스터로 이루어지는 것을 특징으로 한다.
청구항 5 에 기재된 발명은, 청구항 3 에 기재된 발명에 있어서, 좌우에 인접하는 상기 메모리 셀이 상기 비트선을 추가로 공유하는 것을 특징으로 한다.
청구항 6 에 기재된 발명은, 청구항 5 에 기재된 발명에 있어서, 의사 그라운드선과 상기 비트선을 전기적으로 접속하는 접속수단은, 높은 문턱치를 갖는 MOS 트랜지스터로 이루어지는 것을 특징으로 한다.
발명의 실시형태
이어서, 본 발명의 실시형태를 첨부도면에 의거하여 상세하게 설명한다.
도 1 은 본 발명의 제 1 실시형태로서의 반도체 기억장치인 SRAM 을 나타내는 전기회로도이다. 도 2 는 도 1 의 SRAM 의 동작을 설명하기 위한 파형도이다.
도 1 을 참조하면, 메모리 셀 (100,101,…,110,111,…) 은 매트릭스상으로 배치되어 있다. 메모리 셀 (100,110,…) 의 GND 단자는 의사 GND 선 (SS0) 에 접속되고, 메모리 셀 (101,111,…) 의 GND 단자는 의사 GND 선 (SS1) 에 접속되어 있다. 의사 GND 선 (SS0,SS1,…) 은 비트선 (D0,D0바,D1,D1바,…) 과 병행하여 배치되어 있다. 비트선 (D0,D0바,D1,D1바,…) 에는 각각 PMOS 프리차지 트랜지스터 (10L,10R,11L,11R,…) 를 통해 전원선에 접속되어 있다. PMOS 프리차지 트랜지스터 (10L,10R,11L,11R,…) 의 게이트신호로서, 프리차지신호 (PC) 가 입력된다. 의사 GND 선 (SS0,SS1,…) 은 각각 NMOS 등화 트랜지스터 (20L 과 20R, 21L 과 21R, …) 를 통해 각각 비트선 (D0,D0바,D1,D1바,…) 에 접속되어 있다. 또한, 의사 GND 선 (SS0,SS1,…) 은 각각 NMOS 전원스위치 (30,31,…) 를 통해 접지되어 있다.
도 1 에 있어서, 메모리 셀 (100) 에“0”을 기입할 때, 우선 PC 를 하이레벨로 하여 비트선 (D0) 을 플로팅시키고, 대응하는 전원스위치 (30) 를 오프로 하여 의사 GND (접지) 선 (SS0) 을 플로팅시키고, 다음으로 대응하는 등화 트랜지스터 (20L) 를 온으로 함으로써 비트선 (D0 ; 초기전위는 전원전위 (Vdd)) 과 의사 GND 선 (SS0 ; 초기전위는 접지전위 (Vss)) 을 전기적으로 접속한다. 그럼으로써 비트선 (D0) 과 의사 GND 선 (SS0) 의 전위는 Veq = (전원전위 (Vdd)) ×(비트선 (D0) 의 용량)/(비트선 (D0) 의 용량 ＋ 의사 GND 선의 용량) 으로 정해지는 값으로 결정한다.
의사 GND 선 (SS0) 의 전위가 Veq 만큼 상승함으로써 메모리 셀 (100) 은 데이터 유지능력이 저하하고, 따라서 워드선 (WL0) 이 상승했을 때 메모리 셀 (100) 내의 래치가 빨리 반전하여 기입 동작이 고속으로 종료된다. 기입 종료 이후에 등화 트랜지스터 (20L) 가 오프하고 전원 스위치 (30) 가 온하여 프리차지 트랜지스터 (10L, 10R) 가 온이 됨에 따라 비트선 (D0) 의 전위는 초기전위 (Vdd) 로 복귀된다. 그러나, 비트선 (D0) 의 전위는 Veq 까지만 저하하고 있으므로, 고속, 저전력으로 비트선 (D0) 의 전위는 Vdd 로 복귀한다.
도 2 를 참조하면, 초기상태에서 PC 는 로우 레벨, PD0 (PD1,…) 는 하이 레벨, EQ0 (EQ 바, EQ1, EQ1 바, …) 는 로우 레벨, WL0 (WL1, …) 은 로우 레벨이므로, SS0 (SS1, …) 는 접지전위 (Vss) 이고 D0 (D0 바, D1, D1 바) 는 전원전위 (Vdd) 이다. 다음으로, 예를 들면 메모리 셀 (100) 에 기입하는 동작을 생각하면, 먼저 프리차지 신호 (PC) 를 하이 레벨로 한다. 이어서 SRAM 에 입력된 어드레스를 디코드함으로써 의사 GND 선 (SSO) 에 대응하는 전원 스위치 (30) 의 게이트 신호 (PD0) 만을 로우 레벨로 한다. 또한, 의사 GND 선 (SSO) 에 접속되는 2 개의 NMOS 등화 트랜지스터 (20L, 20R) 중 메모리 셀 (100) 에 "0" 을 기입하는 경우에는 20L 만을 온으로 하고, "1" 을 기입하는 경우에는 20R 만을 온으로 한다. 여기에서는, "0" 을 기입하여 NMOS 등화 트랜지스터 (20L) 를 온으로 하면, 의사 GND 선 (SSO) 과 비트선 (D0) 이 전기적으로 접속되어 의사 GND 선 (SSO) 의 전위가 상승하고 비트선 (D0) 의 전위가 하강한다. 그리고 NMOS 등화 트랜지스터 (20L) 의 문턱치가 충분히 작다고 하면 양 전위는 모두 Veq = (전원전위(Vdd)) ×(비트선 (D0) 의 용량)/(비트선 (D0) 의 용량 ＋ 의사 GND 선 (SSO) 의 용량) 이 된다. 의사 GND 선 (SSO) 의 전위가 Veq 로 상승함으로써 메모리 셀 (100, 110, …) 의 데이터 유지능력은 대폭 저감하여 노이즈 마진이 열화하지만, 워드선 (WL0, WL1, …) 이 모두 로우 레벨이므로 기억 데이터가 파괴될 정도는 아니다.
또, 이 상태에서 워드선 (WL0) 을 상승시키면, 메모리 셀 (100) 이 비트선 (D0, D0 바) 과 접속된다. 워드선 (WL0) 이 하이 레벨인 상태에서는, 메모리 셀 (100) 의 데이터 유지능력은 눈에 띄게 저하하므로, 비트선 (D0) 으로부터의 전위 (Veq) 및 비트선 (D0 바) 으로부터의 전위 (Vdd) 가 메모리 셀 (100) 의 각각의 기억단자 (R00, R00 바) 에 입력됨으로써 빨리 메모리 셀 (100) 에 논리값 "0" 이 입력된다. 일반적으로 SRAM 에서는 워드선 디코드 (열측 디코드) 에 요하는 지연시간이 칼럼 디코더 (행측 디코더) 에 요하는 지연시간보다도 길기 때문에, 이상의 순서로 입력 동작이 수행된다.
메모리 셀 (100) 에 대한 데이터 기입이 종료되면 먼저 워드선 (WL0) 을 하강시켜 EQ0 을 로우 레벨로 함으로써 NMOS 등화 트랜지스터 (20L) 를 오프로 한다. 이어서 PD0 를 하이 레벨, PC 를 로우 레벨로 함으로써 각각 의사 GND 선 (SSO) 의 전위를 Vss 로, 비트선 (D0) 의 전위를 Vdd 로 복귀시킨다. 상술한 바와 같이, 입력 동작 중에 비트선 (D0) 의 전위는 Vss 근처까지 내려가지 않으므로 (Veq 까지만 내려간다), 이 때 비트선 (D0) 의 재충전에 필요한 전력은 작아도 되며, 재충전에 필요한 시간도 짧아진다.
또, 여기에서는 등화 트랜지스터 (20L, 20R, 21L, 21R, …) 의 문턱치를 충분히 낮게 하지만, 문턱치가 높은 경우에는 그 값에 따라 등화 이후의 비트선 전위가 의사 GND 선의 전위보다도 높은 상태에서 평형에 이른다. 따라서, 안정적으로 입력 동작이 수행되는 범위에서 등화 트랜지스터의 문턱치를 가능한 한 높게 함으로써 비트선 재충전시의 소비전력을 더욱 삭감할 수 있다.
다음으로, 본 발명의 제 2 실시형태로서의 SRAM 을 도 3 에 기초하여 설명한다. 도 3 에 나타낸 SRAM 은 메모리 셀의 의사 GND 선이 좌우에 인접하는 메모리 셀 간에서 공유되고 있다는 점에서 도 1 의 SRAM 과 다르다. 이렇게 인접하는 메모리 셀 간에서 GND 선을 공유하는 도 3 의 SRAM 쪽이 도 1 의 SRAM 보다도 메모리 셀 레이아웃의 면적이 작아진다.
도 3 에 나타낸 바와 같이, 메모리 셀 (100) 의 좌측 GND 단자는 의사 GND 선 (GGO) 에, 우측 GND 단자는 의사 GND 선 (GG1) 에 접속되어 있고, 이들 2 개의 의사 GND 선은 메모리 셀 (100, 110, …) 내에서 각각 전기적으로 접속되어 있다. 또, NMOS 등화 트랜지스터 (20L, 20R, 21L, 21R, …) 는 각각 D0 와 GG1, D0 바와 GG0, D1 과 GG2, D1 바와 GG1 …에 소스 전극과 드레인 전극이 접속되어 있다. 도 3 의 D0 와 GG1, D0 바와 GG0 에 나타낸 바와 같이, 등화 트랜지스터를 통해 접속되는 의사 GND 선과 비트선의 조합은 각각 메모리 셀의 액세스 트랜지스터 및 드라이버 트랜지스터의 소스·드레인 전극을 통해 접속되지 않은 측의 2 개가 선택된다.
또한, 본 발명의 제 2 실시형태에서는, 도 3 에 나타낸 바와 같이 등화 트랜지스터 (20C, 21C, …) 와 OR 게이트 (20G, 21G, …) 가 부가되어 있다. 등화 트랜지스터 (20L, 20R, 21L, 21R, …) 의 게이트 입력신호를 각각 EQ0, EQ0 바, EQ1, EQ1 바, …라고 하면, OR 게이트 (20G, 21G, …) 의 입력단자에 각각 EQ0, EQ0 바, EQ1, EQ1 바, … 가 접속되고, OR 게이트 (20G, 21G, …) 의 출력단자에 각각 등화 트랜지스터 (20C, 21C, …) 의 게이트 단자가 접속된다. 즉, 20L 이나 20R, 21L 이나 21R, … 중 어느 하나가 온일 때 각각 20C, 21C, …에 의해 의사 GND 선 (GGO 과 GG1, GG1 과 GG2, …) 이 접속된다. 본 발명의 제 1 실시형태와 마찬가지로, 의사 GND 선 (GG0 과 GG1, GG1 과 GG2, …) 은 각각 NMOS 스위치 (50, 51, 52, …) 를 통해 접속되어 있다.
다음으로, 본 발명의 제 2 실시형태로서의 SRAM 의 동작을 도 3 을 이용하여 설명한다. 본 발명의 제 2 실시형태로서의 SRAM 에 있어서, 도 1 의 SRAM 과 마찬가지로 기입 동작은 진행하지만, 예를 들면 메모리 셀 (100) 에 대한 기입 동작을 생각하면, 의사 GND 선 (GGO) 에 대응하는 전원 스위치 (50) 의 게이트 신호 (P0) 뿐 아니라 의사 GND 선 (GG1) 에 대응하는 전원 스위치 (51) 의 게이트 신호 (P1) 도 로우 레벨로 한다. 또, 여기에서는 "0" 을 기입하여 NMOS 등화 트랜지스터 (20L) 를 온으로 하면, 의사 GND 선 (GG1) 과 비트선 (D0) 이 전기적으로 접속될 뿐 아니라 등화 트랜지스터 (20C) 에 의해 의사 GND 선 (GGO) 까지 전기적으로 접속된다. 따라서, 의사 GND 선 (GGO 과 GG1) 의 전위가 상승하고 비트선 (D0) 의 전위가 하강한다. 이 때 3 자의 전위는 모두 Veq' = 전원전위 (Vdd) ×(비트선 (D0) 의 용량)/(의사 GND 선 (GGO) 의 용량 ＋ 의사 GND 선 (GG1) 의 용량 ＋ 비트선 (D0) 의 용량) 이 된다. 의사 GND 선 (GGO, GG1) 의 전위가 Veq' 로 상승함으로써 메모리 셀 (100, 101, 110, 111, …) 의 데이터 유지능력은 저하하고, 노이즈 마진이 열화한다. 특히, 메모리 셀 (101) 은 워드선 (WL0) 이 뒤에 하이 레벨이 되기 때문에, 노이즈 마진의 열화가 다른 비선택 메모리 셀 (110, 111, …) 보다 커진다. 따라서, 본 발명의 제 2 실시형태에 있어서는, 워드선이 선택되어 메모리 셀의 GND 단자가 Veq' 로 상승해도 충분한 노이즈 마진을 얻을 수 있도록 미리 레이아웃 설계 단계에서 주의해야 할 필요가 있다.
이 상태에서 워드선 (WL0) 을 상승시키면, 메모리 셀 (100) 이 비트선 (D0, D0 바) 과 접속된다. 워드선 (WL0) 이 하이 레벨이고 메모리 셀의 GND 단자가 접지전위 (Vss) 보다도 상승하고 있는 상태에서는 메모리 셀 (100) 의 데이터 유지능력은 저하하기 때문에, 비트선 (D0) 에서 Veq' 의 전위가 입력되어 비트선 (D0 바) 에서 Vdd 의 전위가 입력됨으로써 빨리 메모리 셀 (100) 에 논리값 "0" 이 입력된다.
본 발명의 제 2 실시형태로서의 SRAM 에서의 입력 시의 로우 레벨측 비트선의 전위 (Veq') 는 본 발명의 제 1 실시형태에서의 입력시의 로우 레벨측 비트선의 전위 (Veq) 보다도 낮으므로, 입력 속도는 본 발명의 제 2 실시형태가 빠르다.
그러나, 상술한 바와 같이, 선택되는 메모리 셀 (100) 에 접속하고 동일한 워드선 (WL0) 에 접속되는 메모리 셀 (101) 의 노이즈 마진은 본 발명의 제 1 실시형태의 경우보다도 악화된다. 또, 입력 동작 중에 비트선의 전위가 Veq' 로까지 저하하므로 본 발명의 제 1 실시형태만큼 소비전력이 삭감되지 않는다.
다음으로, 본 발명의 제 3 실시형태로서의 SRAM 을 도 4 에 기초하여 설명한다. 본 발명의 제 3 실시형태로서의 SRAM 은 일본 공개특허공보 소60-69891 호에 기재된 반도체 기억장치에 대해 본 발명을 적용한 것이다. 본 발명의 제 3 실시형태로서의 SRAM 은 본 발명의 제 2 실시형태로서의 SRAM 보다도 더 메모리 셀의 면적을 작게 할 수 있는 가능성이 있다. 도 4 를 참조하면, 메모리 셀 (100, 101, …, 110, 111, …) 은 본 발명의 제 2 실시형태와 동일한 접속규칙으로 의사 GND 선 (GG0, GG1, GG2, …) 을 각각 인접하는 메모리 셀과 공유하고 있다. 또, 의사 GND 선과 마찬가지로 비트선 (D00, D01, D12, …) 도 인접하는 메모리 셀 간에서 공유하고 있다. 워드선은 본 발명의 제 1, 제 2 실시형태의 2 배의 개수만큼 부설되고, 각각 짝수 칼럼의 메모리 셀, 홀수 칼럼의 메모리 셀이라는 식으로 교대로 접속되어 있다. 본 발명의 제 1, 제 2 실시형태와 마찬가지로, 초기 상태에서는 비트선 (D00, D01, D12, …) 은 프리차지 트랜지스터 (60, 61, 62, …) 를 통해 전원전위로 접속되고, 의사 GND 선 (GGO, GG1, GG2, …) 은 NMOS 전원 스위치 (50, 51, 52, …) 를 통해 접지되어 있다.
본 발명의 제 3 실시형태의 동작은 예를 들면 메모리 셀 (100) 에 "0" 을 입력하는 경우, 먼저 프리차지신호 (PC) 를 하이레벨로, NMOS 전원스위치 (51) 의 게이트신호 (P1) 를 로우 레벨로 하여, 의사 GND 선 (GG1) 과 비트선 (D00) 을 전기적으로 프로팅으로 한다. 이어서 EQ0 를 하이레벨로 하여, 의사 GND선 (GG1) 과 비트선 (D00) 을 전기적으로 접속한다. 이로써, 양자의 전위는, (전원전위 (Vdd) × (비트선 (D00) 의 용량)/(의사 GND 선 (GG1) 의 용량 ＋ 비트선 (D00) 의용량) 으로 되어, 기입이 신속하게 실시된다.
본 발명의 제 3 실시형태로서의 SRAM 은, 제 2 실시형태로서의 SRAM 과 달리 워드선방향으로 하나 간격으로 밖에 메모리셀이 선택되지 않기 때문에, 인접하는 메모리셀의 노이즈마진이 제 2 실시형태만큼 열화되지 않는 것이 특징이다. 본 발명의 제 3 실시형태는, 소비전력도 본 발명의 제 2 실시형태보다도 삭감할 수 있다.
이상의 설명으로 부터 명확한 바와 같이, 본 발명에 의하면, 기입시에서 로우레벨로 인하하는 측의 비트선의 전위를 접지전위 (Vss) 부근 까지 인하시키지 않고 메모리셀로의 기입을 실행할 수 있기 때문에, 직후의 프리차지전력을 삭감할 수 있어 소비전력이 저감된다.
일반적으로, SRAM 의 비트선용량은 수 pF 로 크므로, 입력동작시의 소비전력의 대부분을 비트선의 충전전력이 차지하고 있다. 따라서, 본 발명에 의하면, SRAM 의 소비전력을 효과적으로 삭감할 수 있다.
또, 본 발명의 SRAM 에서, 선택되는 메모리셀의 GND 단자의 전위를 접지전위 (Vss) 보다도 높은 전위로 구동할 때에, 비트선의 전하를 재이용할 수 있기 때문에, 이 때의 소비전력을 대체로 0 으로 할 수 있다.
또, 본 발명에 의하면, 워드선이 상승된 시점에서, 입력되는 측의 메모리셀의 데이터 유지능력이 이미 저하되어 있어 기입이 용이해지므로, 입력시간을 단축할 수 있다.
또, 본 발명에 의하면, 기입시에 비트선의 전위가 접지전위 (Vss) 부근까지 내려가지 않으므로 직후의 프리차지시간을 단축할 수 있다.
또, 본 발명에 의하면, 입력시의 의사 GND 선의 전위와 로우레벨측의 비트선의 전위는, 전원전위 (Vdd) × 비트선용량 / (의사 GND 선용량 ＋ 비트선용량) 으로 결정되므로, 배선패턴의 노광시간이 불균일하여 배선에 굵어짐 또는 가늘어짐이 발생하여다고 하여도, 의사 GND 선과 비트선이 동일배선층이면, 의사 GND 선과 비트선이 동일해지도록 굵어지거나 가늘어지므로 입력전위의 변동이 억제되어, 동일하게 확산층용량의 편차가 발생하여도, 의사 GND 선과 비트선의 쌍방에 대하여 영향을 미치므로 그 대부분이 상쇄되어 프로세스의 편차에 강하다.
또한, 본 발명에 의하면, 비트선의 재충전에 필요한 전력이 적어도 되므로, 기입동작시의 노이즈발생이 억제된다.

Claims (12)

  1. 매트릭스 형태로 배치되며, 복수의 비트선을 구비하는 복수의 메모리셀;
    상기 메모리셀에 접속되며, 상기 비트선과 평행하게 배치된 복수의 그라운드선;
    상기 복수의 그라운드선 중 선택된 그라운드선을 전기적으로 플로팅 상태로함으로써, 상기 선택된 그라운드선을 의사 그라운드선으로 만드는 플로팅화 수단; 및
    데이타가 선택된 메모리 셀로 기입될 때, 상기 의사 그라운드선을 상기 복수의 비트선 중 "0" 이 기입되는 선택된 비트선과 전기적으로 접속하는 접속수단을 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서, 상기 의사 그라운드선과 상기 비트선을 전기적으로 접속하는 접속수단은, 높은 문턱치를 갖는 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서, 좌우에 인접하는 상기 메모리 셀이 상기 의사 그라운드선을 공유하는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3 항에 있어서, 상기 의사 그라운드선과 상기 비트선을 전기적으로 접속하는 접속수단은, 높은 문턱치를 갖는 MOS 트랜지스터로 이루어지는 것을 특징으로하는 반도체 기억장치.
  5. 제 3 항에 있어서, 좌우에 인접하는 상기 메모리 셀이 추가로 상기 비트선을 공유하는 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서, 상기 의사 그라운드선과 상기 비트선을 전기적으로 접속하는 접속수단은, 높은 문턱치를 갖는 MOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 기억장치.
  7. 행렬로 배열된 복수의 메모리셀을 구비하는 메모리셀 어레이;
    상기 메모리셀에 접속된 복수의 비트선 쌍으로서, 상기 복수의 비트선의 각 쌍은 상기 메모리셀과 열 방향에서 공유되고, 상기 비트선은 서로 평행한 복수의 비트선 쌍;
    상기 메모리셀에 접속된 복수의 의사 그라운드선으로서, 상기 의사 그라운드선 각각은 상기 메모리셀과 열 방향에서 공유되고, 상기 의사 그라운드선은 서로 평행하며 또한 상기 비트선과 평행한 복수의 의사 그라운드선;
    상기 의사그라운드선 중 선택된 의사그라운드선을 물리적인 그라운드선으로부터 전기적으로 분리시키는 플로팅화 수단; 및
    상기 선택된 의사그라운드선을 상기 비트선 중 선택된 쌍의 "0" 이 기입되는 비트선과 전기적으로 등화시키는 접속수단을 포함하는 것을 특징으로 하는 반도체 스태틱 랜덤 액세스 메모리 (SRAM) 장치.
  8. 제 7 항에 있어서, 상기 의사그라운드선의 각각은 행 방향에서 서로 인접하는 열들 사이에서 공유되는 것을 특징으로 하는 반도체 스태틱 랜덤 액세스 메모리 (SRAM) 장치.
  9. 제 8 항에 있어서, 상기 비트선의 각각은 행 방향에서 서로 인접하는 열들 사이에서 공유되는 것을 특징으로 하는 반도체 스태틱 랜덤 액세스 메모리 (SRAM) 장치.
  10. 제 7 항에 있어서, 상기 비트선의 각각은 행 방향에서 서로 인접하는 열들 사이에서 공유되는 것을 특징으로 하는 반도체 스태틱 랜덤 액세스 메모리 (SRAM) 장치.
  11. 제 7 항에 있어서, 상기 접속수단은 높은 문턱치를 갖는 MOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 스태틱 랜덤 액세스 메모리 (SRAM) 장치.
  12. 행렬로 배열된 복수의 메모리셀을 구비하는 메모리셀 어레이,
    상기 메모리셀에 접속된 복수의 비트선 쌍으로서, 상기 복수의 비트선의 각 쌍은 상기 메모리셀과 열 방향에서 공유되고, 상기 비트선은 서로 평행한 복수의 비트선 쌍,
    상기 메모리셀에 접속된 복수의 의사 그라운드선으로서, 상기 의사 그라운드선 각각은 상기 메모리셀과 열 방향에서 공유되고, 상기 의사 그라운드선은 서로 평행하며 또한 상기 비트선과 평행한 복수의 의사 그라운드선,
    상기 의사그라운드선 중 선택된 의사그라운드선을 물리적인 그라운드선으로부터 전기적으로 분리시키는 플로팅화 수단, 및
    상기 선택된 의사그라운드선을 상기 비트선 중 선택된 쌍의 "0" 이 기입되는 비트선과 전기적으로 등화시키는 접속수단
    을 각각이 구비하는 복수의 유닛들을 포함하고,
    상기 복수의 비트선 쌍 및 복수의 의사그라운드선은 동시에 선택되는 것을 특징으로 하는 반도체 SRAM 장치.
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