TWI763395B - 記憶體元件及其操作方法 - Google Patents

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黃家恩
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陳炎輝
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Abstract

提供一種記憶體元件。記憶體元件包含配置於多數列及多數行的矩陣中的多個記憶胞。矩陣的多數行中的第一行包含多個記憶胞中的第一組記憶胞、連接至第一組位元單元中的每一者的第一位元線對以及經由多個開關可連接至第一位元線對的第二位元線對。

Description

記憶體元件及其操作方法
本揭露有關於一種記憶體元件及其操作方法。
積體電路記憶體的一種常見類型為靜態隨機存取記憶體(static random access memory；SRAM)元件。SRAM元件包含記憶胞陣列。每一記憶胞使用連接在上部參考電位與下部參考電位之間的預定數目的電晶體使得兩個儲存器節點中的一者由待儲存的資訊佔用，其中互補資訊儲存於另一儲存器節點處。在一個實例中，SRAM記憶胞的配置包含六個電晶體。SRAM單元中的每一位元經儲存於六個電晶體中的四個上，所述電晶體形成交叉耦接的反相器。剩餘兩個電晶體經連接至字元線，所述字元線在讀取及寫入操作期間藉由選擇性地連接記憶胞與位元線來控制對記憶胞的存取。
本揭露的一個態樣提供一種記憶體元件，包括：多個記憶胞，配置於多數列及多數行的矩陣中，其中所述矩陣的所述多數行中的第一行包括：所述多個記憶胞中的第一組記憶胞，第一位元線 對，連接至所述第一組記憶胞中的每一者，以及第二位元線對，經由多個開關選擇性地連接至所述第一位元線對。
本揭露的另一態樣提供一種記憶體元件，包括：多個記憶胞，配置於多數列及多數行的矩陣中，其中所述多數行中的每一者包括所述多個記憶胞中的第一組記憶胞；多個第一位元線對，其中所述多個第一位元線對中的每一第一位元線對連接至所述多數行中的一行的所述第一組記憶胞；以及多個第二位元線對，其中所述多個第二位元線對中的每一第二位元線對與所述多個第一位元線對中的一者相關聯，且其中所述每一第二位元線對經由多個開關選擇性地連接至所述相關聯的第一位元線對。
本揭露的又一態樣提供一種用於操作記憶體元件的方法，包括：接收用於將資料寫入在記憶體元件中的寫入啟用訊號；回應於接收到所述寫入啟用訊號而選擇所述記憶體元件的第一行；預充電與所述第一行相關聯的第一位元線對；以及將相關聯於所述第一位元線對的第二位元線對連接至所述第一位元線對，其中所述第二位元線對經由多個開關選擇性地連接至所述第一位元線對。
100、700:記憶體元件
102:字元線驅動器電路
104:單元陣列
106:多工器
108:寫入驅動器電路
202[0][n-1]至202[m-1][n-1]、202[m][n-1]至202[2m-1][n-1]、202[0][n]至202[m-1][n]、202[m][n]至202[2m-1][n]:單元
204:第[n-1]行
206:第[n]行
212a0[n-1]:第[n-1]第一開關
212a1[n-1]:第[n-1]第二開關
212b0[n-1]:第[n-1]第一互補開關
212b1[n-1]:第[n-1]第二互補開關
212a0[n]:第[n]第一開關
212a1[n]:第[n]第二開關
212b0[n]:第[n]第一互補開關
212b1[n]:第[n]第二互補開關
214:第一節點
218:寫入啟用驅動器電路
302:輸入/輸出電路
304a[n-1]:第[n-1]預充電電路第一電晶體
304b[n-1]:第[n-1]預充電電路第二電晶體
304a[n]:第[n]預充電電路第一電晶體
304b[n]:第[n]預充電電路第二電晶體
306[n-1]:第[n-1]預充電電路第三電晶體
306[n]:第[n]預充電電路第三電晶體
308a[n-1]:第[n-1]預充電電路第一額外電晶體
308b[n-1]:第[n-1]預充電電路第二額外電晶體
308a[n]:第[n]預充電電路第一額外電晶體
308b[n]:第[n]預充電電路第二額外電晶體
310[n-1]:第[n-1]預充電電路第三額外電晶體
310[n]:第[n]預充電電路第三額外電晶體
312a[n-1]:第[n-1]寫入選擇電路第一電晶體
312b[n-1]:第[n-1]寫入選擇電路第二電晶體
312a[n]:第[n]寫入選擇電路第一電晶體
312b[n]:第[n]寫入選擇電路第二電晶體
314a[n-1]:第[n-1]寫入選擇電路第一額外電晶體
314b[n-1]:第[n-1]寫入選擇電路第二額外電晶體
314a[n]:第[n]寫入選擇電路第一額外電晶體
314b[n]:第[n]寫入選擇電路第二額外電晶體
316a[n-1]:第[n-1]寫入選擇第一邏輯電路
316b[n-1]:第[n-1]寫入選擇第二邏輯電路
316a[n]:第[n]寫入選擇第一邏輯電路
316b[n]:第[n]寫入選擇第二邏輯電路
318a[n-1]:第[n-1]讀取選擇電路第一電晶體
318b[n-1]:第[n-1]讀取選擇電路第二電晶體
318a[n]:第[n]讀取選擇電路第一電晶體
318b[n]:第[n]讀取選擇電路第二電晶體
402:負電壓產生器電路
404:負電壓產生器輸入端子
406:負電壓產生器輸出端子
408:負電壓產生器第一邏輯閘
410:負電壓產生器第二邏輯閘
412:負電壓產生器電容器
414:負電壓產生器電晶體
502[n-1]:第[n-1]等化器開關
502[n]:第[n]等化器開關
504:等化器驅動器
604a[n-1]:第[n-1]第一連接開關
604b[n-1]:第[n-1]第二連接開關
604a[n]:第[n]第一連接開關
604b[n]:第[n]第二連接開關
702:雙埠單元
710a:第一電晶體
710b:第一額外電晶體
712a:第二電晶體
712b:第二額外電晶體
800:方法
810、820、830、840:區塊
A_LBL:第一位元線
A_LBLB:第一互補位元線
A_HBL:第一額外位元線
A_HBLB:第一互補額外位元線
A_WEL:第一寫入啟用線
B_WEL:第二寫入啟用線
B_LBL:第二位元線
B_LBLB:第二互補位元線
B_HBL:第二額外位元線
B_HBLB:第二互補額外位元線
DB:互補資料輸入端子
DL:資料線
DLB:互補資料線
DT:真資料輸入端子
EQB:互補等化器端子
HBL[n-1]:第[n-1]額外位元線
HBLB[n-1]:第[n-1]額外互補位元線
HBL[n]:第[n]額外位元線
HBLB[n]:第[n]額外互補位元線
LBL[n-1]:第[n-1]位元線
LBLB[n-1]:第[n-1]互補位元線
LBL[n]:第[n]位元線
LBLB[n]:第[n]互補位元線
NBL_ENB:寫入輔助訊號
NVSS:負電壓
PCB:互補預充電端子
RYB[n-1]:第[n-1]讀取選擇位元
RYB[n]:第[n]讀取選擇位元
WC[n-1]:第[n-1]互補寫入線
WT[n-1]:第[n-1]真寫入線
WC[n]:第[n]互補寫入線
WT[n]:第[n]真寫入線
WEL:寫入啟用線
WEL[0]:第一寫入啟用線
WEL[1]:第二寫入啟用線
WL[0]:第[0]字元線
WL[m-1]:第[m-1]字元線
WL[m]:第[m]字元線
WL[2m-1]:第[2m-1]字元線
WYB[n-1]:第[n-1]寫入選擇位元
WYB[n]:第[n]寫入選擇位元
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露內容的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，可出於論述清楚起見，任意地增大或減小各種特徵的尺寸。
圖1為根據一些實施例的實例記憶體元件的圖式。
圖2為根據一些實施例的說明實例單元陣列的實例記憶體元件的圖式。
圖3為根據一些實施例的說明實例輸入/輸出電路的實例記憶體元件的圖式。
圖4為根據一些實施例的說明實例負電壓產生器電路的實例記憶體元件的圖式。
圖5為根據一些實施例的說明具有實例等化器開關(equalizer switch)的實例記憶體元件的圖式。
圖6為根據一些實施例的另一實例記憶體元件的圖式。
圖7為根據一些實施例的說明具有雙埠單元的實例記憶體元件的圖式。
圖8為根據一些實施例的說明用於操作記憶體元件的實例方法的流程圖。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複圖式元件符號及/或字母。此重複是出於簡化及清楚的目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所說明的一個部件(element)或特徵相對於另一(一些)部件或特徵的關係。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞因此可同樣地進行解釋。
根據一些所揭露實例，提供具有額外位元線對的記憶體元件。更具體而言，提供具有用以在寫入操作期間改良SRAM元件的效能的額外位元線對的靜態隨機存取記憶體(SRAM)元件。額外位元線對可選擇性地連接至用於寫入操作的現有位元線對。如在本揭露內容的以下部分中所解釋，此增大用於寫入操作的記憶體元件的效能。在一些實施例中，額外位元線對形成於與現有位元線對不同的金屬層中。舉例而言，額外位元線對形成於比現有位元線對更高的金屬層中。亦即，若現有位元線對形成於金屬層1中，則額外位元線對形成於金屬層2或更高金屬層中。
圖1為根據一些實施例的說明實例記憶體元件100的圖式。如圖1中所展示，記憶體元件100包含字元線驅動器電路102、單元陣列104、多工器106以及寫入驅動器電路108。然而，於本領域中具有通常知識者在閱讀本揭露內容之後將顯而易見，記憶體元件100可包含圖1中未展示的額外組件。舉例而言，記憶體元件100可包含預充電電路、讀取選擇電路、寫入選擇電路等。
單元陣列104包含配置於具有多數列及多數行的矩陣中的多個單元(亦稱為位元單元或記憶胞)。多個記憶胞中的每一者 可經操作以儲存資訊的一個位元(亦即，位元值0或位元值1)。另外，單元陣列104包含多條字元線、多條位元線對以及多個額外位元線對(未展示)。單元陣列104的每一單元連接至用於讀取操作的字元線及位元線對以及用於寫入操作的字元線、位元線對以及額外位元線對。
字元線驅動器電路102可經操作以選擇單元陣列104的字元線且將所選字元線充電至高邏輯以用於讀取操作或寫入操作。在實例實施例中，字元線驅動器電路102為解碼器電路，所述解碼器電路包含多個邏輯運算子以解碼位址線上的電位從而選擇待充電的字元線。字元線經充電至高邏輯(亦即，大致等於第一預定義電位)或低邏輯(亦即，大致等於第二預定義電位)。第一預定義電位大致等於供應電壓(亦即，VDD)。第二預定電位大致等於接地電壓或零伏。然而，可採用其他適合的低邏輯及高邏輯電壓。高邏輯由位元值1表示且低邏輯由位元值0表示。
多工器106可經操作以選擇單元陣列104的行且將與所選行相關聯的位元線對預充電至預定電壓以用於讀取操作。另外，多工器106可經操作以選擇單元陣列104的行且將與所選行相關聯的位元線對及額外位元線對兩者預充電至預定電壓以用於寫入操作。寫入驅動器電路108可經操作以將資訊的一個位元寫入至一或多個位元單元，所述一或多個位元單元連接至多個字元線中的所選一者及多個位元線對中的所選位元線對。
圖2為根據一些實施例的更詳細地說明單元陣列104的實例記憶體元件100的圖式。如圖2中所展示，單元陣列104包含多個單元，例如，單元202[0][n-1]、...、單元202[m-1][n-1]、單 元202[m][n-1]、...、單元202[2m-1][n-1]、單元202[0][n]、...、單元202[m-1][n]、單元202[m][n]、...以及單元202[2m-1][n]。多個單元的實例單元包含用以儲存資訊的一個位元的一對交叉耦接反相器(亦稱為Q及互補Q，其中互補Q與Q互補)。交叉耦接的反相器經連接至存取電晶體對，所述存取電晶體對控制對儲存於交叉耦接反相器中的資訊的存取。在實例實施例中，使用四個電晶體、六個電晶體或八個電晶體形成單元陣列104的多個單元。另外，單元陣列104的多個單元為單埠單元或多埠(諸如，雙埠及三埠)單元。
多個單元配置於多個行及多個列的矩陣中。舉例而言，標記為單元202[0][n-1]、...、單元202[m-1][n-1]、單元202[m][n-1]、...、單元202[2m-1][n-1]的第一組單元經配置於第[n-1]行204中。另外，標記為單元202[0][n]、...、單元202[m-1][n]、單元202[m][n]、...、單元202[2m-1][n]的其他第一組單元經配置於第[n]行206中。雖然單元陣列104經展示為包含僅兩行，亦即，第[n-1]行204及第[n]行206，但於本領域中具有通常知識者在閱讀本揭露內容之後將顯而易見，單元陣列104可包含不同數目的行。舉例而言，單元陣列104可包含32、64、128、256、512或1024行。
繼續圖2，標記為單元202[0][n-1]及單元202[0][n]的第二組單元經配置於第[0]列中。另外，標記為202[m-1][n-1]及202[m-1][n]的其他第二組單元經配置於第[m-1]列中。類似地，標記為202[m][n-1]及202[m][n]的又其他第二組單元經配置於第[m]列中，以此類推至經配置於單元陣列104的第[2m-1]列中的標記為 202[2m-1][n-1]及202[2m-1][n]的又其他第二組單元。於本領域中具有通常知識者在閱讀本揭露內容之後將顯而易見，單元陣列104包含預定數目的列。舉例而言，單元陣列104可包含32、64、128、256、512或1024列。
多列中的一者的每一單元連接至字元線(word line，WL)。舉例而言，且如圖2中所展示，第[0]列的單元202[0][n-1]及單元202[0][n]連接至第[0]字元線WL[0]。另外，第[m-1]列的單元202[m-1][n-1]及單元202[m-1][n]連接至第[m-1]字元線WL[m-1]。類似地，第[m]列的單元202[m][n-1]及單元202[m][n]連接至第[m]字元線WL[m]，以此類推至連接至第[2m-1]字元線WL[2m-1]的第[2m-1]列的單元202[2m-1][n-1]及單元202[2m-1][n]。
另外，多行中的一者的每一單元連接至位元線對(亦即，位元線及互補位元線，亦分別稱為下部位元線(lower bit line，LBL)及互補下部位元線(lower bit line bar，LBLB))。舉例而言，第[n-1]行204的第一組單元相關聯於且可連接至第[n-1]位元線對。亦即，配置於第[n-1]行204中的標記為單位202[0][n-1]、...、單位202[m-1][n-1]、單位202[m][n-1]、...、單位202[2m-1][n-1]的第一組單元相關聯於且可連接至第[n-1]位元線LBL[n-1]及第[n-1]互補位元線LBLB[n-1]。類似地，第[n]行206的第一組單元相關聯於且可連接至第[n]位元線對。亦即，標記為單位202[0][n]、...、單位202[m-1][n]、單位202[m][n]、...、單位202[2m-1][n]且配置於第[n]行206中的其他第一組單元相關聯於且可連接至第[n]位元線LBL[n]及第[n]互補位元線LBLB[n]。
另外，且圖2中所展示，單元陣列104的每一位元線對 相關聯於且可連接至額外位元線對(亦即，額外位元線及額外互補位元線，亦分別稱為較高位元線(higher bit line，HBL)及互補較高位元線(higher bit line bar，HBLB))。舉例而言，第[n-1]位元線對相關聯於且可連接至第[n-1]額外位元線對。更具體而言，第[n-1]位元線對的第[n-1]位元線LBL[n-1]相關聯於且可連接至第[n-1]額外位元線對的第[n-1]額外位元線HBL[n-1]。類似地，第[n-1]位元線對的第[n-1]互補位元線LBLB[n-1]相關聯於且可連接至第[n-1]額外位元線對的第[n-1]額外互補位元線HBLB[n-1]。
另外，第[n]位元線對相關聯於且可連接至第[n]額外位元線對。更具體而言，第[n]位元線對的第[n]位元線LBL[n]相關聯於且可連接至第[n]額外位元線對的第[n]額外位元線HBL[n]。類似地，第[n]位元線對的第[n]互補位元線LBLB[n]相關聯於且可連接至第[n]額外位元線對的第[n]額外互補位元線HBLB[n]。
在實例實施例中，第[n-1]位元線對的第[n-1]位元線LBL[n-1]經由多個第[n-1]開關可連接至第[n-1]額外位元線對的第[n-1]額外位元線HBL[n-1]。在其他實施例中，第[n-1]位元線對的第[n-1]位元線LBL[n-1]在每m個列之後經由開關可連接至第[n-1]額外位元線對的第[n-1]額外位元線HBL[n-1]，其中m經預定。舉例而言，第[n-1]位元線對的第[n-1]位元線LBL[n-1]在第一m個列之後(亦即，在列數[0]至列數[m-1]之後)經由第[n-1]第一開關212a0[n-1]及在下一m個列之後(亦即，在列數[m]至列數[2m-1]之後)經由第[n-1]第二開關212a1[n-1]可連接至第[n-1]額外位元線對的第[n-1]額外位元線HBL[n-1]。在實例實施例中，m個列在16列與256列之間。
當多個第[n-1]開關中的一或多者經接通時，第[n-1]位元線對的第[n-1]位元線LBL[n-1]連接至第[n-1]額外位元線對的第[n-1]額外位元線HBL[n-1]。舉例而言，當第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]中的一者或兩者經接通時，第[n-1]位元線對的第[n-1]位元線LBL[n-1]連接至第[n-1]額外位元線對的第[n-1]額外位元線HBL[n-1]。相關地，當第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]兩者經切斷時，第[n-1]位元線對的第[n-1]位元線LBL[n-1]自第[n-1]額外位元線對的第[n-1]額外位元線HBL[n-1]斷開連接。
在實例實施例中，第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]中的每一者為n通道金屬氧化物半導體(n-channel metal oxide semiconductor；nMOS)電晶體。然而，例如金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)、p通道金屬氧化物半導體(p-channel metal oxide semiconductor；pMOS)電晶體、互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)電晶體等的其他類型電晶體在本揭露內容的範疇內。第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]中的每一者的源極連接至第[n-1]位元線LBL[n-1]，且第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]中的每一者的汲極連接至第[n-1]額外位元線HBL[n-1]。然而，第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]中的每一者為對稱的。因此，第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]中的每一者的源極可為汲極且汲極可為源極。
類似地，第[n-1]位元線對的第[n-1]互補位元線LBLB[n-1]經由多個第[n-1]互補開關可連接至第[n-1]額外位元線對的第[n-1]額外互補位元線HBLB[n-1]。在實例實施例中，第[n-1]位元線對的第[n-1]互補位元線LBLB[n-1]在每m個列之後經由開關可連接至第[n-1]額外位元線對的第[n-1]額外互補位元線HBLB[n-1]，其中m經預定。舉例而言，第[n-1]位元線對的第[n-1]互補位元線LBLB[n-1]在第一m個列之後(亦即，在列數[0]至列數[m-1]之後)經由第[n-1]第一互補開關212b0[n-1]及在下一m個列之後(亦即，在列數[m]至列[2m-1]目之後)經由第[n-1]第二互補開關212b1[n-1]可連接至第[n-1]額外位元線對的第[n-1]額外互補位元線HBLB[n-1]。在實例實施例中，m個列包含16個列與256個列之間。
當多個第[n-1]互補開關中的一或多者經接通時，第[n-1]位元線對的第[n-1]互補位元線LBLB[n-1]連接至第[n-1]額外位元線對的第[n-1]額外互補位元線HBLB[n-1]。舉例而言，當第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]中的一者或兩者經接通時，第[n-1]位元線對的第[n-1]互補位元線LBLB[n-1]連接至第[n-1]額外位元線對的第[n-1]額外互補位元線HBLB[n-1]。相關地，當第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]兩者經切斷時，第[n-1]位元線對的第[n-1]互補位元線LBLB[n-1]自第[n-1]額外位元線對的第[n-1]額外互補位元線HBLB[n-1]斷開連接。
在實例實施例中，第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]中的每一者為n通道金屬氧化物半 導體(nMOS)電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]中的每一者的源極連接至第[n-1]互補位元線LBLB[n-1]，且第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]中的每一者的汲極連接至第[n-1]額外互補位元線HBLB[n-1]。然而，第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]中的每一者為對稱的。因此，第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]中的每一者的源極可為汲極且汲極可為源極。
另外，第[n]位元線對的第[n]位元線經由多個第[n]開關可連接至第[n]額外位元線對的第[n]額外位元線。在實例實施例中，第[n]位元線對的第[n]位元線LBL[n]在每m個列之後經由開關可連接至第[n]額外位元線對的第[n]額外位元線HBL[n]，其中m經預定。舉例而言，第[n]位元線對的第[n]位元線LBL[n]在第一m個列之後(亦即，在列數[0]至列數[m-1]之後)經由第[n]第一開關212a0[n]及在第二m個列之後(亦即，在列數[m]至列數[2m-1]之後)經由第[n]第二開關212a1[n]可連接至第[n]額外位元線對的第[n]額外位元線HBL[n]。在實例實施例中，m個列在16列與256列之間。
當多個第[n]開關中的一或多者經接通時，第[n]位元線對的第[n]位元線LBL[n]連接至第[n]額外位元線對的第[n]額外位元線HBL[n]。舉例而言，當第[n]第一開關212a0[n]及第[n]第二開關212a1[n]中的一者或兩者經接通時，第[n]位元線對的第[n]位元線 LBL[n]連接至第[n]額外位元線對的第[n]額外位元線HBL[n]。相關地，當第[n]第一開關212a0[n]及第[n]第二開關212a1[n]兩者經切斷時，第[n]位元線對的第[n]位元線LBL[n]自第[n]額外位元線對的第[n]額外位元線HBL[n]斷開連接。
在實例實施例中，第[n]第一開關212a0[n]及第[n]第二開關212a1[n]中的每一者為n通道金屬氧化物半導體(nMOS)電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。第[n]第一開關212a0[n]及第[n]第二開關212a1[n]中的每一者的源極連接至第[n]位元線LBL[n]，且第[n]第一開關212a0[n]及第[n]第二開關212a1[n]中的每一者的汲極連接至第[n]額外位元線HBL[n]。然而，第[n]第一開關212a0[n]及第[n]第二開關212a1[n]中的每一者為對稱的。因此，第[n]第一開關212a0[n]及第[n]第二開關212a1[n]中的每一者的源極可為汲極且汲極可為源極。
另外，第[n]位元線對的第[n]互補位元線LBLB[n]經由多個互補開關可連接至第[n]額外位元線對的第[n]額外互補位元線HBLB[n]。在實例實施例中，第[n]位元線對的第[n]互補位元線LBLB[n]在每個第[m]列之後經由開關可連接至第[n]額外位元線對的第[n]額外互補位元線HBLB[n]，其中m經預定。舉例而言，第[n]位元線對的第[n]互補位元線LBLB[n]在第一m個列之後(亦即，在列數[0]至列數[m-1]之後)經由第[n]第一互補開關212b0[n]及在第二m個列之後(亦即，在列數[m]至列數[2m-1]之後)經由第[n]第二互補開關212b1[n]可連接至第[n]額外位元線對的第[n]額外互補位元線HBLB[n]。在實例實施例中，m個列在16列與256 列之間。
當多個第[n]互補開關中的一或多者經接通時，第[n]位元線對的第[n]互補位元線LBLB[n]連接至第[n]額外位元線對的第[n]額外互補位元線HBLB[n]。舉例而言，當第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]中的一者或兩者經接通時，第[n]位元線對的第[n]互補位元線LBLB[n]連接至第[n]額外位元線對的第[n]額外互補位元線HBLB[n]。相關地，當第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]兩者經切斷時，第[n]位元線對的第[n]互補位元線LBLB[n]自第[n]額外位元線對的第[n]額外互補位元線HBLB[n]斷開連接。
在實例實施例中，第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]中的每一者為n通道金屬氧化物半導體(nMOS)電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]中的每一者的源極連接至第[n]互補位元線LBLB[n]，且第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]中的每一者的汲極連接至第[n]額外互補位元線HBLB[n]。然而，第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]中的每一者為對稱的。因此，第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]中的每一者的源極可為汲極且汲極可為源極。
連接定位於列中的位元線對與額外位元線對的開關中的每一者的閘極連接至寫入啟用線(write enable line)WEL。因此，寫入啟用線WEL可被整個行共用，且不需要行選擇器電路來選擇 寫入啟用線WEL。另外，寫入啟用線WEL並不需要位址解碼器，此是由於寫入啟用線WEL直接與寫入啟用訊號相關聯。舉例而言，第[n-1]第一開關212a0[n-1]、第[n-1]第一互補開關212b0[n-1]、第[n]第一開關212a0[n]以及第[n]第一互補開關212b0[n]中的每一者的閘極連接至第一寫入啟用線WEL[0]。因此，當第一寫入啟用線WEL[0]處於高邏輯時，第[n-1]第一開關212a0[n-1]、第[n-1]第一互補開關212b0[n-1]、第[n]第一開關212a0[n]以及第[n]第一互補開關212b0[n]中的每一者經接通，且當第一寫入啟用線WEL[0]處於低邏輯時，第[n-1]第一開關212a0[n-1]、第[n-1]第一互補開關212b0[n-1]、第[n]第一開關212a0[n]以及第[n]第一互補開關212b0[n]中的每一者經切斷。
另外，第[n-1]第二開關212a1[n-1]、第[n-1]第二互補開關212b1[n-1]、第[n]第二開關212b1[n]以及第[n]第二互補開關212b1[n]中的每一者的閘極連接至第二寫入啟用線WEL[1]。因此，當第二寫入啟用線WEL[1]處於高邏輯時，第[n-1]第二開關212a1[n-1]、第[n-1]第二互補開關212b1[n-1]、第[n]第二開關212a1[n]以及第[n]第二互補開關212b1[n]中的每一者經接通，且當第二寫入啟用線WEL[1]處於低邏輯時，第[n-1]第二開關212a1[n-1]、第[n-1]第二互補開關212b1[n-1]、第[n]第二開關212a1[n]以及第[n]第二互補開關212b1[n]中的每一者經切斷。
在實例實施例中，第一寫入啟用線WEL[0]及第二寫入啟用線WEL[1]連接至寫入啟用驅動器電路218。寫入啟用驅動器電路218可操作以將第一寫入啟用線(WEL[0])214[0]及第二寫入啟用線WEL[1]充電至高邏輯以用於寫入操作，籍此連接位元線對 與相關聯額外位元線對。舉例而言，當第一寫入啟用線WEL[0]及第二寫入啟用線WEL[1]經充電至高邏輯時，第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]中的每一者經接通，從而連接第[n-1]位元線LBL[n-1]與第[n-1]第一額外位元線HBL[n-1]。另外，當第一寫入啟用線WEL[0]及第二寫入啟用線WEL[1]經充電至高邏輯時，第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]中的每一者經接通，從而連接第[n-1]互補位元線LBLB[n-1]與第[n-1]第一額外互補位元線HBLB[n-1]。
另外，當第一寫入啟用線WEL[0]及第二寫入啟用線WEL[1]經充電至高邏輯時，第[n]第一開關212a0[n]及第[n]第二開關212a1[n]中的每一者經接通，從而連接第[n]位元線LBL[n]與第[n]第一額外位元線HBL[n]。另外，當第一寫入啟用線WEL[0]及第二寫入啟用線WEL[1]經充電至高邏輯時，第[n]第一互補開關212b0[n]及第[n]第二互補開關212b1[n]中的每一者經接通，從而連接第[n]互補位元線LBLB[n]與第[n]第一額外互補位元線HBLB[n]。
連接額外位元線對與用於寫入操作的現有位元線對減小用於所選行的有效位元線電阻。寫入啟用驅動器電路218可經操作以將第一寫入啟用線WEL[0]及第二寫入啟用線WEL[1]充電至低邏輯以用於讀取操作。在讀取操作期間，額外位元線對不連接至對應位元線對。
圖3為根據一些實施例的描繪實例輸入/輸出(input/output；I/O)電路302的記憶體元件100的圖式。I/O電路302可經操作以自單元陣列104讀取資料或將資料寫入至單元陣 列104。如圖3中所展示，I/O電路302包含第[n-1]預充電電路第一電晶體304a[n-1]及第[n-1]預充電電路第二電晶體304b[n-1]。另外，I/O電路302包含第[n-1]預充電電路第三電晶體306[n-1]。第[n-1]預充電電路第一電晶體304a[n-1]及第[n-1]預充電電路第二電晶體304b[n-1]兩者為pMOS電晶體。然而，例如MOSFET、nMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n-1]預充電電路第三電晶體306[n-1]為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。
第[n-1]預充電電路第一電晶體304a[n-1]及第[n-1]預充電電路第二電晶體304b[n-1]中的每一者的源極連接至供應電壓(亦即，VDD)。第[n-1]預充電電路第一電晶體304a[n-1]的汲極連接至又連接至第[n-1]位元線LBL[n-1]的第[n-1]預充電電路第三電晶體306[n-1]的源極。第[n-1]預充電電路第二電晶體304b[n-1]的汲極連接至又連接至第[n-1]互補位元線LBLB[n-1]的第[n-1]預充電電路第三電晶體306[n-1]的汲極。
在實例實施例中，第[n-1]預充電電路第一電晶體304a[n-1]、第[n-1]預充電電路第二電晶體304b[n-1]以及第[n-1]預充電電路第三電晶體306[n-1]中的每一者為對稱的。因此，第[n-1]預充電電路第一電晶體304a[n-1]、第[n-1]預充電電路第二電晶體304b[n-1]以及第[n-1]預充電電路第三電晶體306[n-1]中的每一者的源極可為汲極且汲極可為源極。在實例中，第[n-1]預充電電路第一電晶體304a[n-1]、第[n-1]預充電電路第二電晶體304b[n-1]以及第[n-1]預充電電路第三電晶體306[n-1]亦稱為現有電晶體。
第[n-1]預充電電路第一電晶體304a[n-1]的閘極連接至又連接至第[n-1]預充電電路第三電晶體306[n-1]的閘極的第[n-1]預充電電路第二電晶體304b[n-1]的閘極。第[n-1]預充電電路第三電晶體306[n-1]的閘極亦連接至互補預充電端子PCB。在實例實施例中，當互補預充電端子PCB處於低邏輯時，第[n-1]位元線LBL[n-1]及第[n-1]互補位元線LBLB[n-1]經預充電。然而，當互補預充電端子PCB處於高邏輯時，第[n-1]位元線LBL[n-1]及第[n-1]互補位元線LBLB[n-1]為電性浮置而用於讀取及寫入操作。第[n-1]位元線LBL[n-1]及第[n-1]互補位元線LBLB[n-1]經預充電以用於讀取操作或寫入操作。
另外，I/O電路302包含第[n-1]預充電電路第一額外電晶體308a[n-1]及第[n-1]預充電電路第二額外電晶體308b[n-1]。I/O電路302更包含第[n-1]預充電電路第三額外電晶體310[n-1]。第[n-1]預充電電路第一額外電晶體308a[n-1]及第[n-1]預充電電路第二額外電晶體308b[n-1]兩者為pMOS電晶體。然而，例如MOSFET、nMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n-1]預充電電路第三額外電晶體310[n-1]為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。
第[n-1]預充電電路第一額外電晶體308a[n-1]及第[n-1]預充電電路第二額外電晶體308b[n-1]中的每一者的源極連接至供應電壓(亦即，VDD)。第[n-1]預充電電路第一額外電晶體308a[n-1]的汲極連接至又連接至第[n-1]額外位元線HBL[n-1]的第[n-1]預充電電路第三額外電晶體310[n-1]的源極。第[n-1]預充電電路第二 額外電晶體308b[n-1]的汲極連接至又連接至第[n-1]互補額外位元線HBLB[n-1]的第[n-1]預充電電路第三額外電晶體310[n-1]的汲極。
在實例實施例中，第[n-1]預充電電路第一額外電晶體308a[n-1]、第[n-1]預充電電路第二額外電晶體308b[n-1]以及第[n-1]預充電電路第三額外電晶體310[n-1]中的每一者為對稱的。因此，第[n-1]預充電電路第一額外電晶體308a[n-1]、第[n-1]預充電電路第二額外電晶體308b[n-1]以及第[n-1]預充電電路第三額外電晶體310[n-1]中的每一者的源極可為汲極且汲極可為源極。在實例中，第[n-1]預充電電路第一額外電晶體308a[n-1]、第[n-1]預充電電路第二額外電晶體308b[n-1]以及第[n-1]預充電電路第三額外電晶體310[n-1]相較於第[n-1]預充電電路第一電晶體304a[n-1]、第[n-1]預充電電路第二電晶體304b[n-1]以及第[n-1]預充電電路第三電晶體306[n-1](亦即，現有電晶體)在尺寸上更小。
第[n-1]預充電電路第一額外電晶體308a[n-1]的閘極連接至又連接至第[n-1]預充電電路第三額外電晶體310[n-1]的閘極的第[n-1]預充電電路第二額外電晶體308b[n-1]的閘極。第[n-1]預充電電路第三額外電晶體310[n-1]的閘極亦連接至互補預充電端子PCB。在實例實施例中，當互補預充電端子PCB處於低邏輯時，第[n-1]額外位元線HBL[n-1]及第[n-1]額外互補位元線HBLB[n-1]經預充電。然而，當預充電條PCB端子處於高邏輯時，第[n-1]額外位元線HBL[n-1]及第[n-1]額外互補位元線HBLB[n-1]電性浮置以用於寫入操作。在實例中，因此，第[n-1]額外位元線HBL[n-1]及第[n-1]額外互補位元線HBLB[n-1]使用現有互補預充電端子 PCB進行預充電。
仍繼續參照圖3，I/O電路302更包含第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第二電晶體312b[n-1]。第[n-1]寫入選擇電路第一電晶體312a[n-1]的源極連接至第[n-1]位元線LBL[n-1]，且第[n-1]寫入選擇電路第二電晶體312b[n-1]的源極連接至第[n-1]互補位元線LBLB[n-1]。第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第二電晶體312b[n-1]中的每一者的汲極連接至接地。
在實例實施例中，第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第二電晶體312b[n-1]中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第二電晶體312b[n-1]中的每一者為對稱的。因此，第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第二電晶體312b[n-1]中的每一者的源極可為汲極且汲極可為源極。在實例中，第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第二電晶體312b[n-1]亦稱為現有電晶體。
I/O電路302更包含第[n-1]寫入選擇電路第一額外電晶體314a[n-1]及第[n-1]寫入選擇電路第二額外電晶體314b[n-1]。第[n-1]寫入選擇電路第一電晶體312a[n-1]的源極連接至第[n-1]額外位元線HBL[n-1]，且第[n-1]寫入選擇電路第二額外電晶體314b[n-1]的源極連接至第[n-1]互補額外位元線HBLB[n-1]。第[n-1]寫入選擇電路第一額外電晶體314a[n-1]及第[n-1]寫入選擇電路第二額 外電晶體314b[n-1]中的每一者的汲極連接至接地。另外，第[n-1]寫入選擇電路第一電晶體312a[n-1]的閘極連接至第[n-1]寫入選擇電路第一額外電晶體314a[n-1]的閘極。另外，第[n-1]寫入選擇電路第二電晶體312b[n-1]的閘極連接至第[n-1]寫入選擇電路第二額外電晶體314b[n-1]的閘極。
在實例實施例中，第[n-1]寫入選擇電路第一額外電晶體314a[n-1]及第[n-1]寫入選擇電路第二額外電晶體314b[n-1]中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n-1]寫入選擇電路第一額外電晶體314a[n-1]及第[n-1]寫入選擇電路第二額外電晶體314b[n-1]中的每一者為對稱的。因此，第[n-1]寫入選擇電路第一額外電晶體314a[n-1]及第[n-1]寫入選擇電路第二額外電晶體314b[n-1]中的每一者的源極可為汲極且汲極可為源極。在實例中，第[n-1]寫入選擇電路第一額外電晶體314a[n-1]及第[n-1]寫入選擇電路第二額外電晶體314b[n-1]相較於第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第二電晶體312b[n-1](亦即，現有電晶體)在尺寸上更小。
I/O電路302更包含第[n-1]寫入選擇第一邏輯電路316a[n-1]及第[n-1]寫入選擇第二邏輯電路316b[n-1]。第[n-1]寫入選擇第一邏輯電路316a[n-1]及第[n-1]寫入選擇第二邏輯電路316b[n-1]中的每一者包含NOR邏輯閘。然而，其他類型的邏輯電路在本揭露內容的範疇內。
第[n-1]寫入選擇第一邏輯電路316a[n-1]的第一輸入端子連接至真資料輸入端子(data input true)DT，且第[n-1]寫入選擇 第一邏輯電路316a[n-1]的第二輸入端子連接至第[n-1]寫入選擇位元WYB[n-1]端子。第[n-1]寫入選擇第一邏輯電路316a[n-1]的輸出端子連接至第[n-1]寫入選擇電路第一電晶體312a[n-1]及第[n-1]寫入選擇電路第一額外電晶體314a[n-1]中的每一者的閘極。
第[n-1]寫入選擇第二邏輯電路316b[n-1]的第一輸入端子連接至互補資料輸入端子(data input bar)DB，且第[n-1]寫入選擇第二邏輯電路316b[n-1]的第二輸入端子連接至第[n-1]寫入選擇位元WYB[n-1]端子。第[n-1]寫入選擇第二邏輯電路316b[n-1]的輸出端子連接至第[n-1]寫入選擇電路第二電晶體312b[n-1]及第[n-1]寫入選擇電路第二額外電晶體314b[n-1]中的每一者的閘極。在實例實施例中，當第[n-1]寫入選擇位元WYB[n-1]處於低邏輯時，寫入操作藉由第[n-1]寫入選擇第一邏輯電路316a[n-1]及第[n-1]寫入選擇第二邏輯電路316b[n-1]兩者進行選擇。然而，當第[n-1]寫入選擇位元WYB[n-1]處於高邏輯時，寫入操作不藉由第[n-1]寫入選擇第一邏輯電路316a[n-1]及第[n-1]寫入選擇第二邏輯電路316b[n-1]中的任一者進行選擇。另外，當選擇寫入操作時，及當真資料輸入端子DT處於高邏輯時，在單元陣列104中寫入位元值1。另外，當選擇寫入操作時，及當真資料輸入端子DT處於低邏輯時，在單元陣列104中寫入位元值0。
I/O電路302更包含第[n-1]讀取選擇電路第一電晶體318a[n-1]及第[n-1]讀取選擇電路第二電晶體318b[n-1]。第[n-1]讀取選擇電路第一電晶體318a[n-1]的源極連接至連接至第[n-1]位元線LBL[n-1]的第[n-1]預充電電路第一電晶體304a[n-1]的汲極。類似地，第[n-1]讀取選擇電路第二電晶體318b[n-1]的源極連接至連 接至第[n-1]互補位元線LBLB[n-1]的第[n-1]預充電電路第二電晶體304b[n-1]的汲極。第[n-1]讀取選擇電路第一電晶體318a[n-1]的汲極連接至資料線DL，且第[n-1]讀取選擇電路第二電晶體318b[n-1]的汲極連接至互補資料線DLB端子。資料線DL及互補資料線DLB端子用於自單元陣列104讀取資料。
另外，第[n-1]讀取選擇電路第一電晶體318a[n-1]的閘極連接至又連接至第[n-1]讀取選擇位元RYB[n-1]端子的第[n-1]讀取選擇電路第二電晶體318b[n-1]的閘極。在實例實施例中，當第[n-1]讀取選擇位元RYB[n-1]處於低邏輯時，選擇讀取操作。然而，當第[n-1]讀取選擇位元RYB[n-1]處於高邏輯時，不選擇讀取操作。
在實例實施例中，第[n-1]讀取選擇電路第一電晶體318a[n-1]及第[n-1]讀取選擇電路第二電晶體318b[n-1]中的每一者為pMOS電晶體。然而，例如MOSFET、nMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n-1]讀取選擇電路第一電晶體318a[n-1]及第[n-1]讀取選擇電路第二電晶體318b[n-1]中的每一者為對稱的。因此，第[n-1]讀取選擇電路第一電晶體318a[n-1]及第[n-1]讀取選擇電路第二電晶體318b[n-1]中的每一者的源極可為汲極且汲極可為源極。
繼續參照圖3，I/O電路302更包含第[n]預充電電路第一電晶體304a[n]及第[n]預充電電路第二電晶體304b[n]。另外，I/O電路302包含第[n]預充電電路第三電晶體306[n]。第[n]預充電電路第一電晶體304a[n]及第[n]預充電電路第二電晶體304b[n]兩者為pMOS電晶體。然而，例如MOSFET、nMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n] 預充電電路第三電晶體306[n]為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。
第[n]預充電電路第一電晶體304a[n]及第[n]預充電電路第二電晶體304b[n]中的每一者的源極連接至供應電壓(亦即，VDD)。第[n]預充電電路第一電晶體304a[n]的汲極連接至又連接至第[n]位元線LBL[n]的第[n]預充電電路第三電晶體306[n]的源極。第[n]預充電電路第二電晶體304b[n]的汲極連接至又連接至第[n]互補位元線LBLB[n]的第[n]預充電電路第三電晶體306[n]的汲極。
在實例實施例中，第[n]預充電電路第一電晶體304a[n]、第[n]預充電電路第二電晶體304b[n]以及第[n]預充電電路第三電晶體306[n]中的每一者為對稱的。因此，第[n]預充電電路第一電晶體304a[n]、第[n]預充電電路第二電晶體304b[n]以及第[n]預充電電路第三電晶體306[n]中的每一者的源極可為汲極且汲極可為源極。在實例中，第[n]預充電電路第一電晶體304a[n]、第[n]預充電電路第二電晶體304b[n]以及第[n]預充電電路第三電晶體306[n]亦稱為現有電晶體。
第[n]預充電電路第一電晶體304a[n]的閘極連接至又連接至第[n]預充電電路第三電晶體306[n]的閘極的第[n]預充電電路第二電晶體304b[n]的閘極。第[n]預充電電路第三電晶體310[n]的閘極亦連接至互補預充電端子PCB。在實例實施例中，當互補預充電端子PCB處於低邏輯時，第[n]位元線LBL[n]及第[n]互補位元線LBLB[n]經預充電。然而，當互補預充電端子PCB處於高邏 輯時，第[n]位元線LBL[n]及第[n]互補位元線LBLB[n]電性浮置以用於讀取及寫入操作。第[n]位元線LBL[n]及第[n]互補位元線LBLB[n]經預充電以用於讀取操作或寫入操作。
另外，I/O區塊302包含第[n]預充電電路第一額外電晶體308a[n]及第[n]預充電電路第二額外電晶體308b[n]。另外，I/O區塊302包含第[n]預充電電路第三額外電晶體310[n]。第[n]預充電電路第一額外電晶體308a[n]及第[n]預充電電路第二額外電晶體308b兩者為pMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n]預充電電路第三額外電晶體310[n]為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。
第[n]預充電電路第一額外電晶體308a[n]及第[n]預充電電路第二額外電晶體308b[n]中的每一者的源極連接至供應電壓(亦即，VDD)。第[n]預充電電路第一額外電晶體308a[n]的汲極連接至又連接至第[n]額外位元線HBL[n]的第[n]預充電電路第三額外電晶體310[n]的源極。第[n]預充電電路第二額外電晶體308b[n]的汲極連接至又連接至第[n]互補額外位元線HBLB[n]的第[n]預充電電路第三額外電晶體310[n]的汲極。
在實例實施例中，第[n]預充電電路第一額外電晶體308a[n]、第[n]預充電電路第二額外電晶體308b[n]以及第[n]預充電電路第三額外電晶體310[n]中的每一者為對稱的。因此，第[n]預充電電路第一額外電晶體308a[n]、第[n]預充電電路第二額外電晶體308b[n]以及第[n]預充電電路第三額外電晶體310[n]中的每 一者的源極可為汲極且汲極可為源極。在實例中，第[n]預充電電路第一額外電晶體308a[n]、第[n]預充電電路第二額外電晶體308b[n]以及第[n]預充電電路第三額外電晶體310[n]相較於第[n]預充電電路第一電晶體304a[n]、第[n]預充電電路第二電晶體304b[n]以及第[n]預充電電路第三電晶體306[n](亦即，現有電晶體)在尺寸上更小。
第[n]預充電電路第一額外電晶體308a[n]的閘極連接至又連接至第[n]預充電電路第三額外電晶體310[n]的閘極的第[n]預充電電路第二額外電晶體308b[n]的閘極。第[n]預充電電路第三額外電晶體310[n]的閘極亦連接至互補預充電端子PCB。在實例實施例中，當互補預充電端子PCB處於低邏輯時，第[n]額外位元線HBL[n]及第[n]額外互補位元線HBLB[n]經預充電。然而，當互補預充電端子PCB處於高邏輯時，第[n]額外位元線HBL[n]及第[n]額外互補位元線HBLB[n]電性浮置以用於寫入操作。在實例中，因此，第[n]額外位元線HBL[n]及第[n]額外互補位元線HBLB[n]使用現有互補預充電端子PCB進行預充電。
仍繼續參照圖3，I/O電路302更包含第[n]寫入選擇電路第一電晶體312a[n]及第[n]寫入選擇電路第二電晶體312b[n]。第[n]寫入選擇電路第一電晶體312a[n]的源極連接至第[n]位元線LBL[n]，且第[n]寫入選擇電路第二電晶體312b[n]的源極連接至第[n]互補位元線LBLB[n]。第[n]寫入選擇電路第一電晶體312a[n]及第[n]寫入選擇電路第二電晶體312b[n]中的每一者的汲極連接至接地。
在實例實施例中，第[n]寫入選擇電路第一電晶體312a[n] 及第[n]寫入選擇電路第二電晶體312b[n]中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n]寫入選擇電路第一電晶體312a[n]及第[n]寫入選擇電路第二電晶體312b[n]中的每一者為對稱的。因此，第[n]寫入選擇電路第一電晶體312a[n]及第[n]寫入選擇電路第二電晶體312b[n]中的每一者的源極可為汲極且汲極可為源極。在實例中，第[n]寫入選擇電路第一電晶體312a[n]及第[n]寫入選擇電路第二電晶體312b[n]亦稱為現有電晶體。
I/O區塊302更包含第[n]寫入選擇電路第一額外電晶體314a[n]及第[n]寫入選擇電路第二額外電晶體314b[n]。第[n]寫入選擇電路第一電晶體312a[n]的源極連接至第[n]額外位元線HBL[n]，且第[n]寫入選擇電路第二額外電晶體314b[n]的源極連接至第[n]互補額外位元線HBLB[n]。第[n]寫入選擇電路第一額外電晶體314a[n]及第[n]寫入選擇電路第二額外電晶體314b[n]中的每一者的汲極連接至接地。另外，第[n]寫入選擇電路第一電晶體312a[n]的閘極連接至第[n]寫入選擇電路第一額外電晶體314a[n]的閘極。另外，第[n]寫入選擇電路第二電晶體312b[n]的閘極連接至第[n]寫入選擇電路第二額外電晶體314b[n]的閘極。
在實例實施例中，第[n]寫入選擇電路第一額外電晶體314a[n]及第[n]寫入選擇電路第二額外電晶體314b[n]中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n]寫入選擇電路第一額外電晶體314a[n]及第[n]寫入選擇電路第二 額外電晶體314b[n]中的每一者為對稱的。因此，第[n]寫入選擇電路第一額外電晶體314a[n]及第[n]寫入選擇電路第二額外電晶體314b[n]中的每一者的源極可為汲極且汲極可為源極。在實例中，第[n]寫入選擇電路第一額外電晶體314a[n]及第[n]寫入選擇電路第二額外電晶體314b[n]相較於第[n]寫入選擇電路第一電晶體312a[n]及第[n]寫入選擇電路第二電晶體312b[n](亦即，現有電晶體)在尺寸上更小。
I/O區塊302更包含第[n]寫入選擇第一邏輯電路316a[n]及第[n]寫入選擇第二邏輯電路316b[n]。第[n]寫入選擇第一邏輯電路316a[n]及第[n]寫入選擇第二邏輯電路316b[n]中的每一者包含NOR邏輯閘。然而，其他類型的邏輯電路在本揭露內容的範疇內。
第[n]寫入選擇第一邏輯電路316a[n]的第一輸入端子連接至真資料輸入端子DT，且第[n]寫入選擇第一邏輯電路316a[n]的第二輸入端子連接至第[n]寫入選擇位元WYB[n]端子。第[n]寫入選擇第一邏輯電路316a[n]的輸出端子連接至第[n]寫入選擇電路第一電晶體312a[n]及第[n]寫入選擇電路第一額外電晶體314a[n]中的每一者的閘極。
第[n]寫入選擇第二邏輯電路316b[n]的第一輸入端子連接至資料互補輸入端子DB，且第[n]寫入選擇第二邏輯電路316b[n]的第二輸入端子連接至第[n]寫入選擇位元WYB[n]端子。第[n]寫入選擇第二邏輯電路316b[n]的輸出端子連接至第[n]寫入選擇電路第二電晶體312b[n]及第[n]寫入選擇電路第二額外電晶體314b[n]中的每一者的閘極。在實例實施例中，當第[n]寫入選擇 位元WYB[n]處於低邏輯時，寫入操作藉由第[n]寫入選擇第一邏輯電路316a[n]及第[n]寫入選擇第二邏輯電路316b[n]兩者進行選擇。然而，當第[n]寫入選擇位元WYB[n]處於高邏輯時，寫入操作不藉由第[n]寫入選擇第一邏輯電路316a[n]及第[n]寫入選擇第二邏輯電路316b[n]中的任一者進行選擇。另外，當選擇寫入操作時，及當真資料輸入端子DT處於高邏輯時，在單元陣列104中寫入位元值1。另外，當選擇寫入操作時，及當真資料輸入端子DT處於低邏輯時，在單元陣列104中寫入位元值0。
I/O電路302更包含第[n]讀取選擇電路第一電晶體318a[n]及第[n]讀取選擇電路第二電晶體318b[n]。第[n]讀取選擇電路第一電晶體318a[n]的源極連接至連接至第[n]位元線LBL[n]的第[n]預充電電路第一電晶體304a[n]的汲極。另外，第[n]讀取選擇電路第二電晶體318b[n]的源極連接至連接至第[n]互補位元線LBLB[n]的第[n]預充電電路第二電晶體304b[n]的汲極。第[n]讀取選擇電路第一額外電晶體318a[n]的汲極連接至資料線DL端子，且第[n]讀取選擇電路第二電晶體318b[n]的汲極連接至互補資料線DLB端子。資料線DL及互補資料線DLB端子用於自單元陣列104讀取資料。
另外，第[n]讀取選擇電路第一電晶體318a[n]的閘極連接至又連接至第[n]讀取選擇位元RYB[n]端子的第[n]讀取選擇電路第二電晶體318b[n]的閘極。在實例實施例中，當第[n]讀取選擇位元RYB[n]處於低邏輯時，選擇讀取操作。然而，當第[n]讀取選擇位元RYB[n]處於高邏輯時，不選擇讀取操作。
在實例實施例中，第[n]讀取選擇電路第一電晶體318a[n] 及第[n]讀取選擇電路第二電晶體318b[n]中的每一者為pMOS電晶體。然而，例如MOSFET、nMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n]讀取選擇電路第一電晶體318a[n]及第[n]讀取選擇電路第二電晶體318b[n]中的每一者為對稱的。因此，第[n]讀取選擇電路第一電晶體318a[n]及第[n]讀取選擇電路第二電晶體318b[n]中的每一者的源極可為汲極且汲極可為源極。
圖4說明根據一些實施例的具有負電壓產生器電路402的記憶體元件100。記憶體元件100的負電壓產生器電路402包含負電壓產生器輸入端子404及負電壓產生器輸出端子406。負電壓產生器輸入端子404可操作以接收寫入輔助訊號NBL_ENB。負電壓產生器輸出端子406可操作以提供負電壓NVSS，所述負電壓經施加至第一節點214以降低用於寫入操作的電壓(Vccmin)。舉例而言，在連接至多個位元線對及多個額外位元線對的負電壓產生器輸出端子406處提供負電壓。
如圖4中所展示，負電壓產生器電路402包含負電壓產生器第一邏輯閘408、負電壓產生器第二邏輯閘410、負電壓產生器電容器412以及負電壓產生器電晶體414。負電壓產生器第一邏輯閘408的輸入端連接至負電壓產生器輸入端子404。負電壓產生器第一邏輯閘408的輸出端連接至負電壓產生器第二邏輯閘410的輸入端。因此，負電壓產生器第一邏輯閘408將寫入輔助訊號的反相提供至負電壓產生器第二邏輯閘410的輸入端。負電壓產生器第二邏輯閘極410可操作以提供經反相寫入輔助訊號的反相作為輸出。因此，負電壓產生器第一邏輯閘極408及負電壓產生 器第二邏輯閘極410組合地形成延遲電路。負電壓產生器第二邏輯閘極410的輸出端連接至負電壓產生器電容器412的第一端子。負電壓產生器電容器412的第二端子連接至負電壓產生器輸出端子406。
負電壓產生器電晶體414的源極連接至負電壓產生器輸出端子406。負電壓產生器電晶體414的汲極連接至接地。負電壓產生器電晶體414的閘極連接至負電壓產生器輸入端子404。在實例實施例中，負電壓產生器電晶體414為對稱的，因此，源極可選擇作為汲極，而汲極可選擇作為源極。另外，雖然負電壓產生器電晶體414經展示為nMOS電晶體，但其他類型的電晶體在本揭露內容的範疇內。舉例而言，負電壓產生器電晶體414可為MOSFET、pMOS電晶體以及CMOS電晶體。
通常，記憶體元件100中的寫入操作由寫入啟用訊號觸發。亦即，當寫入啟用自第一邏輯值變為第二邏輯值(例如自低邏輯值至高邏輯值，或反之亦然)時，寫入操作經觸發。寫入輔助訊號可由寫入啟用訊號產生。舉例而言，在一些實例中，寫入輔助訊號可與寫入啟用訊號有聯繫且回應於寫入啟用訊號。寫入輔助訊號產生器電路(未展示)可經提供以產生寫入輔助訊號。舉例而言，當寫入啟用訊號變為高邏輯從而指示寫入操作的初始化時，寫入輔助訊號亦可變為低邏輯從而啟用負電壓產生器電路402。另外，當寫入啟用訊號變為低邏輯從而指示寫入操作結束時，寫入輔助訊號可變為高邏輯從而停用負電壓產生器電路402。
在寫入操作期間，當寫入輔助訊號處於高邏輯時，負電壓產生器電晶體414的閘極亦處於高邏輯，從而接通負電壓產生器 電晶體414，此引起負電壓產生器電容器412充電。在此組態中，負電壓產生器電路402經標記為不啟用或停用。然而，當寫入輔助訊號變為低邏輯時，負電壓產生器電晶體414的閘極亦處於低邏輯，從而切斷負電壓產生器電晶體414。此使得自負電壓產生器電容器412放電，從而將負電壓產生器輸出端子406處的電壓驅動至負值。此負電壓經提供至位元線，以提供用於對耦接至位元線的位元單元執行的寫入操作的輔助(boost)。在此組態中，負電壓產生器電路402經標記為啟用。
圖5說明根據一些實施例的具有多個等化器開關的記憶體元件100。在實例中，一個等化器開關經提供用於單元陣列104的每一行。舉例而言，如圖5中所展示，記憶體元件100的單元陣列102包含第[n-1]等化器開關502[n-1]及第[n]等化器開關502[n]。第[n-1]等化器開關502[n-1]及第[n]等化器開關502[n]中的每一者為電晶體，例如，pMOS電晶體。然而，電晶體的其他類型在本揭露內容的範疇內。舉例而言，第[n-1]等化器開關502[n-1]及第[n]等化器開關502[n]中的每一者可為MOSFET、nMOS電晶體以及CMOS電晶體。
第[n-1]等化器開關502[n-1]的源極連接至第[n-1]位元線LBL[n-1]。第[n-1]等化器開關502[n-1]的汲極連接至第[n-1]互補位元線LBLB[n-1]。在實例實施例中，第[n-1]等化器開關502[n-1]為對稱的，因此，源極可選擇作為汲極且汲極可選擇作為源極。
另外，第[n]等化器開關502[n]的源極連接至第[n]位元線LBL[n]。第[n]等化器開關502[n]的汲極連接至第[n]互補位元線LBLB[n]。在實例實施例中，第[n]等化器開關502[n]亦為對稱的， 因此，源極可選擇作為汲極且汲極可選擇作為源極。
第[n-1]等化器開關502[n-1]及第[n]等化器開關502[n]中的每一者的閘極經由互補等化器端子EQB連接至等化器驅動器504。等化器驅動器504可操作以控制第[n-1]等化器開關502[n-1]及第[n]等化器開關502[n]中的每一者的切換。舉例而言，等化器驅動器504將互補等化器端子EQB充電至高邏輯或低邏輯。當互補等化器端子EQB充電至高邏輯時，互補等化器端子EQB切斷第[n-1]等化器開關502[n-1]及第[n]等化器開關502[n]中的每一者。相關地，當互補等化器端子EQB充電至低邏輯時，互補等化器端子EQB接通第[n-1]等化器開關502[n-1]及第[n]等化器開關502[n]中的每一者。在例示實例中，互補等化器端子EQB與連接至互補預充電端子PCB的相同。
當接通時，多個等化器開關中的一等化器開關連接位元線對的位元線與互補位元線，籍此加速位元線對的位元線及互補位元線中的每一者的預充電。舉例而言，當接通時，第[n-1]等化器開關502[n-1]將第[n-1]位元線LBL[n-1]連接至第[n-1]互補位元線LBLB[n-1]。藉由將第[n-1]位元線LBL[n-1]連接至第[n-1]互補位元線LBLB[n-1]，第[n-1]等化器開關502[n-1]等化第[n-1]位元線LBL[n-1]的電位與第[n-1]互補位元線LBLB[n-1]的電位。類似地，當接通時，第[n]等化器開關502[n]將第[n]位元線LBL[n]連接至第[n]互補位元線LBLB[n]。藉由將第[n]位元線LBL[n]連接至第[n]互補位元線LBLB[n]，第[n]等化器開關502[n]等化第[n]位元線LBL[n]的電位與第[n]互補位元線LBLB[n]的電位。
圖6為說明其中額外位元線對直接由寫入選擇邏輯電路 驅動的記憶體100的圖式。如圖6中所展示，第[n-1]位元線LBL[n-1]與第[n-1]互補寫入線WC[n-1]相關聯，且第[n-1]互補位元線LBLB[n-1]與第[n-1]真寫入線WT[n-1]相關聯。在實例實施例中，第[n-1]互補寫入線WC[n-1]由第[n-1]寫入選擇第一邏輯電路316a[n-1]驅動。亦即，第[n-1]寫入選擇第一邏輯電路316a[n-1]的輸出端連接至第[n-1]互補寫入線WC[n-1]。另外，第[n-1]互補寫入線WC[n-1]亦連接至第[n-1]第一連接開關604a[n-1]的閘極。第[n-1]第一連接開關604a[n-1]的源極連接至第[n-1]位元線LBL[n-1]，且第[n-1]第一連接開關604[n-1]的汲極連接至接地。
類似地，第[n-1]真寫入線WT[n-1]由第[n-1]寫入選擇第二邏輯電路316b[n-1]驅動。亦即，第[n-1]寫入選擇第二邏輯電路316b[n-1]的輸出端連接至第[n-1]真寫入線WT[n-1]。另外，第[n-1]真寫入線WT[n-1]亦連接至第[n-1]第二連接開關604b[n-1]的閘極。第[n-1]第二連接開關604b[n-1]的源極連接至第[n-1]互補位元線LBLB[n-1]，且第[n-1]第二連接開關604b[n-1]的汲極連接至接地。
在實例實施例中，第[n-1]第一連接開關604a[n-1]及第[n-1]第二連接開關604b[n-1]中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n-1]第一連接開關604a[n-1]及第[n-1]第二連接開關604b[n-1]中的每一者為對稱的。亦即，第[n-1]第一連接開關604a[n-1]及第[n-1]第二連接開關604b[n-1]中的每一者的源極可為汲極，且汲極可為源極。
在寫入操作中，當第[n-1]寫入選擇位元WYB[n-1]處於低 邏輯時，選擇第[n-1]互補寫入線WC[n-1]及第[n-1]真寫入線WT[n-1]兩者。另外，當第[n-1]互補寫入線WC[n-1]及第[n-1]真寫入線WT[n-1]兩者處於高邏輯時，第[n-1]第一連接開關604a[n-1]及第[n-1]第二連接開關604b[n-1]兩者經接通。在寫入操作期間，當第[n-1]互補寫入線WC[n-1]及第[n-1]真寫入線WT[n-1]兩者處於低邏輯時，不寫入資料。然而，當第[n-1]互補寫入線WC[n-1]處於高邏輯且第[n-1]真寫入線WT[n-1]處於低邏輯時，寫入位元值0下。另外，當第[n-1]互補寫入線WC[n-1]處於高邏輯且第[n-1]真寫入線WT[n-1]處於高邏輯時，寫入位元值1下。
繼續圖6，第[n]位元線LBL[n]與第[n]互補寫入線WC[n]相關聯，且第[n]互補位元線LBLB[n]與第[n]真寫入線WT[n]相關聯。在實例實施例中，第[n]互補寫入線WC[n]由第[n]寫入選擇第一邏輯電路316a[n]驅動。亦即，第[n]寫入選擇第一邏輯電路316a[n]的輸出端連接至第[n]互補寫入線WC[n]。另外，第[n]互補寫入線WC[n]亦連接至第[n]第一連接開關604a[n]的閘極。第[n]第一連接開關604a[n]的源極連接至第[n]位元線LBL[n]，且第[n]第一連接開關604[n]的汲極連接至接地。
類似地，第[n]真寫入線WT[n]由第[n]寫入選擇第二邏輯電路316b[n]驅動。亦即，第[n]寫入選擇第二邏輯電路316b[n]的輸出端連接至第[n]真寫入線WT[n]。另外，第[n]真寫入線WT[n]亦連接至第[n]第二連接開關604b[n]的閘極。第[n]第二連接開關604b[n]的源極連接至第[n]互補位元線LBLB[n]，且第[n]第二連接開關604b[n]的汲極連接至接地。
在實例實施例中，第[n]第一連接開關604a[n]及第[n]第二 連接開關604b[n]中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第[n]第一連接開關604a[n]及第[n]第二連接開關604b[n]中的每一者為對稱的。亦即，第[n]第一連接開關604a[n]及第[n]第二連接開關604b[n]中的每一者的源極可為汲極且汲極可為源極。
在寫入操作中，當第[n]寫入選擇位元WYB[n]處於低邏輯時，選擇第[n]互補寫入線WC[n]及第[n]真寫入線WT[n]兩者。另外，當第[n]互補寫入WC[n]及第[n]真寫入線WT[n]兩者處於高邏輯時，第[n]第一連接開關604a[n]及第[n]第二連接開關604b[n]兩者經接通。在寫入操作期間，當第[n]互補寫入線WC[n]及第[n]真寫入線WT[n]兩者處於低邏輯時，不寫入資料。然而，當第[n]互補寫入線WC[n]處於高邏輯且第[n]真寫入線WT[n]處於低邏輯時，寫入位元值0。另外，當第[n]互補寫入線WC[n]處於高邏輯且第[n]真寫入線WT[n]處於高邏輯時，寫入位元值1。
在實例實施例中，額外位元線對可經提供以用於具有多埠單元的記憶體元件。圖7為根據一些實施例的說明包含雙埠單元702的記憶體元件700的圖式。如圖7中所展示，記憶體元件700的雙埠單元702包含第一埠(或稱埠A)及第二埠(或稱埠B)。記憶體元件700更包含第一位元線對(亦即，第一位元線A_LBL及第一互補位元線A_LBLB)及第二位元線對(亦即，第二位元線B_LBL及第二互補位元線B_LBLB)。第一位元線A_LBL及第一互補位元線A_LBLB與埠A相關聯。另外，第二位元線B_LBL及第二互補位元線B_LBLB與埠B相關聯。
另外，記憶體元件700包含第一額外位元線對(亦即，第一額外位元線A_HBL及第一互補額外位元線A_HBLB 706b1)及第二額外位元線對(亦即，第二額外位元線B_HBL及第二互補額外位元線B_HBLB)。額外位元線對中的每一者可連接至對應位元線對。舉例而言，第一額外位元線對可連接至第一位元線對，且第二額外位元線對可連接至第二位元線對。額外位元線對經由多個開關可連接至對應位元線對。舉例而言，記憶體元件700包含多個開關，亦即，第一電晶體710a、第一額外電晶體710b、第二電晶體712a以及第二額外電晶體712b。
如圖7中所展示，第一電晶體710a的源極連接至第一位元線A_LBL，且第一電晶體710a的汲極連接至第一額外位元線A_HBL。類似地，第一額外電晶體710b的源極連接至第一互補位元線A_LBLB，且第一額外電晶體710b的汲極連接至第一額外互補位元線A_HBLB。第一電晶體710a及第一額外電晶體710b中的每一者的閘極連接至第一寫入啟用線A_WEL。
在實例實施例中，第一電晶體710a及第一額外電晶體710b中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第一電晶體710a及第一額外電晶體710b中的每一者為對稱的。亦即，第一電晶體710a及第一額外電晶體710b中的每一者的源極可為汲極且汲極可為源極。
在實例實施例中，當第一寫入啟用線A_WEL分別處於高邏輯及低邏輯時，第一電晶體710a及第一額外電晶體710b中的每一者經接通及切斷。因此，當第一字元啟用線A_WEL處於高邏 輯時，第一電晶體710a經接通且第一位元線A_LBL連接至第一額外位元線A_HBL。另外，當第一字元啟用線A_WEL處於高邏輯時，第一額外電晶體710b經接通且第一額外位元線A_LBLB連接至第一額外互補位元線A_HBLB。
當第一字元啟用線A_WEL處於低邏輯時，第一電晶體710a經切斷且第一位元線A_LBL不連接至第一額外位元線A_HBL(或自第一額外位元線A_HBL斷開連接)。另外，當第一字元啟用線A_WEL處於低邏輯時，第一額外電晶體710b經切斷且第一額外位元線A_LBLB不連接至第一額外互補位元線A_HBLB(或自第一額外互補位元線A_HBLB斷開連接)。在實例實施例中，第一字元啟用線A_WEL在寫入操作期間處於高邏輯且第一字元啟用線A_WEL在讀取操作期間處於低邏輯。
繼續圖7，第二電晶體712a的源極連接至第二位元線B_LBL且第二電晶體712a的汲極連接至第二額外位元線B_HBL。類似地，第二額外電晶體712b的源極連接至第二互補位元線B_LBLB且第二額外電晶體712b的汲極連接至第二額外互補位元線B_HBLB。第二電晶體712a及第一額外電晶體712b中的每一者的閘極連接至第二寫入啟用線B_WEL。
在實例實施例中，第二電晶體712a及第二額外電晶體712b中的每一者為nMOS電晶體。然而，例如MOSFET、pMOS電晶體、CMOS電晶體等的其他類型的電晶體在本揭露內容的範疇內。另外，第二電晶體712a及第二額外電晶體712b中的每一者為對稱的。亦即，第二電晶體712a及第二額外電晶體712b中的每一者的源極可為汲極且汲極可為源極。
在實例實施例中，當第二寫入啟用線B_WEL分別處於高邏輯及低邏輯時，第二電晶體712a及第二額外電晶體712b中的每一者經接通及切斷。舉例而言，當第二字元啟用線B_WEL處於高邏輯時，第二電晶體712a經接通且第二位元線B_LBL連接至第二額外位元線B_HBL。另外，當第二寫入啟用線B_WEL處於高邏輯時，第二額外電晶體712b經接通且第二額外位元線B_LBLB連接至第二額外互補位元線B_HBLB。
然而，當第二字元啟用線B_WEL處於低邏輯時，第二電晶體712a經切斷且第二位元線B_LBL不連接至第二額外位元線B_HBL(或自第二額外位元線B_HBL斷開連接)。另外，當第二字元啟用線B_WEL處於低邏輯時，第二額外電晶體712b經切斷且第二額外位元線B_LBLB不連接至第二額外互補位元線B_HBLB(或自第二額外互補位元線B_HBLB斷開連接)。在實例實施例中，第二字元啟用線B_WEL在寫入操作期間處於高邏輯且第二字元啟用線B_WEL在讀取操作期間處於低邏輯。因此，額外位元線對在寫入操作期間連接至對應的現有位元線對。
圖8說明用於操作記憶體元件的方法800的步驟。方法800的步驟可經執行以操作參看本揭露內容的圖1至圖7論述的記憶體元件。在實例實施例中，方法800的步驟可使用邏輯元件及所形成的部件來執行。另外，方法800的步驟亦可使用處理器及記憶體來執行。舉例而言，方法800的步驟經儲存為電腦可讀媒體上的指令，所述指令在由處理器執行時對處理器進行組態以執行方法800的步驟。電腦可讀媒體可為非暫時性電腦可讀媒體。
在方法800的區塊810處，接收寫入啟用訊號。寫入啟 用訊號經接收以用於將資料寫入在記憶體元件100中。記憶體元件100包含配置於多數列及多數行的矩陣中的多個記憶胞。多數行中的每一者包含多個記憶胞中的第一組記憶胞，且多數列中的每一者包含多個記憶胞中的第二組記憶胞。
在方法800的區塊820處，回應於接收寫入啟用訊號來選擇記憶體元件100的第一行。舉例而言，回應於寫入啟用訊號來選擇記憶體元件100的第[n-1]行204。在其他實例中，回應於寫入啟用訊號來選擇記憶體元件100的第[n]行206。
在方法800的區塊830處，與第一行相關聯的第一位元線對經預充電。舉例而言，若選擇第[n-1]行204，則第[n-1]位元線LBL[n-1]及第[n-1]互補位元線LBLB[n-1]經預充電至預定電位。若選擇第[n]行206，則第[n]位元線LBL[n]及第[n]互補位元線LBLB[n]經預充電至預定電位。
在方法800的區塊840處，與第一位元線對相關聯的第二位元線對連接至第一位元線對。第二位元線對經由多個開關可連接至第一位元線對。舉例而言，第[n-1]額外位元線HBL[n-1]及第[n-1]額外互補位元線HBLB[n-1]分別連接至第[n-1]位元線LBL[n-1]及第[n-1]互補位元線LBLB[n-1]。舉例而言，第[n-1]額外位元線HBL[n-1]經由第[n-1]第一開關212a0[n-1]及第[n-1]第二開關212a1[n-1]連接至第[n-1]位元線LBL[n-1]。另外，第[n-1]額外互補位元線HBLB[n-1]經由第[n-1]第一互補開關212b0[n-1]及第[n-1]第二互補開關212b1[n-1]連接至第[n-1]互補位元線LBLB[n-1]。
根據實例實施例，記憶體元件包括：多個記憶胞，配置於 多數列及多數行的矩陣中，其中矩陣的多個行中的第一行包括：多個記憶胞中的第一組記憶胞、連接至第一組記憶胞中的每一者的第一位元線對以及經由多個開關選擇性地連接至第一位元線對的第二位元線對。
在一些實施例中，所述第一位元線對包括第一位元線及第一互補位元線，其中所述第二位元線對包括第二位元線及第二互補位元線，其中所述第一位元線選擇性地連接至所述第二位元線，且其中所述第一互補位元線選擇性地連接至所述第二互補位元線。
在一些實施例中，所述第一位元線經由所述多個開關中的至少一個第一開關選擇性地連接至所述第二位元線，且其中所述第一互補位元線經由所述多個開關中的至少一個第二開關選擇性地連接至所述第二互補位元線。
在一些實施例中，所述至少一個第一開關及所述至少一個第二開關中的每一者在使用寫入啟用訊號的寫入操作期間被接通。
在一些實施例中，所述第一位元線在預定數目的列之間經由在所述多個開關中的第一開關處選擇性地連接至所述第二位元線，且其中所述第一互補位元線在所述預定數目的列之間經由所述多個開關中的第二開關選擇性地連接至所述第二互補位元線。
在一些實施例中，所述第一開關及所述第二開關共用用以將所述第一開關與所述第二開關接通的寫入啟用訊號。
在一些實施例中，所述第一位元線對形成於第一金屬層 中且所述第二位元線對形成於第二金屬層中，其中所述第二金屬層不同於所述第一金屬層。
在一些實施例中，所述第一位元線對形成於第一金屬層中且所述第二位元線對形成於第二金屬層中，其中所述第二金屬層為相較於所述第一金屬層的較高金屬層。
在一些實施例中，所述第二金屬層比所述第一金屬層高至少兩個層。
在一些實施例中，記憶體元件更包括等化器開關，其中所述第一位元線對包括第一位元線及第一互補位元線，且其中所述第一位元線與所述第一互補位元線經由所述等化器開關而選擇性地彼此連接。
在一些實施例中，所述第一位元線對包括第一位元線及第一互補位元線，且其中所述第一位元線經由等化器開關而與所述第一互補位元線彼此選擇性地連接，且其中所述等化器開關經提供用於預定數目的列之間。
在一些實施例中，記憶體元件更包括負電壓產生器，其中所述負電壓產生器經配置以將負電壓提供至所述第一位元線對及所述第二位元線對。
根據實例實施例，記憶體元件包括：多個記憶胞，配置於多數列及多數行的矩陣中，其中多數行中的每一者包括多個記憶胞中的第一組記憶胞，且其中多個列中的每一者包括多個記憶胞中的第二組記憶胞；多個第一位元線對，其中多個第一位元線對中的每一第一位元線對連接至多個行中的一行的第一組記憶胞；以及多個第二位元線對，其中多個第二位元線對中的每一第二位元 線對與第一多個位元線對中的醫者相關聯，且其中每一第二位元線對經由多個開關可連接至相關聯的第一位元線對。
在一些實施例中，所述每一第一位元線對包括第一位元線及第一互補位元線，其中所述每一第二位元線對包括第二位元線及第二互補位元線，其中所述第一位元線選擇性地連接至所述第二位元線，且其中所述第一互補位元線選擇性地連接至所述第二互補位元線。
在一些實施例中，所述第一位元線經由至少一個第一開關選擇性地連接至所述第二位元線，且其中所述第一互補位元線經由至少一個第二開關選擇性地連接至所述第二互補位元線。
在一些實施例中，所述至少一個第一開關及所述至少一個第二開關為n通道金屬氧化物半導體電晶體。
在一些實施例中，所述第一位元線經由至少一個等化器開關選擇性地連接至所述第一互補位元線。
在一些實施例中，所述至少一個等化器開關為p通道金屬氧化物半導體(pMOS)電晶體。
根據實例實施例，用於操作記憶體元件的方法包括：接收寫入啟用訊號以用於將資料寫入在記憶體元件中；回應於接收寫入啟用訊號而選擇記憶體元件的第一行；預充電與第一行相關聯的第一位元線對；以及將相關聯於第一位元線對的第二位元線對連接至第一位元線對，其中第二位元線對經由多個開關選擇性地連接至第一位元線對。
在一些實施例中，所述第一位元線對包括第一位元線及第一互補位元線，其中所述第二位元線對包括第二位元線及第二 互補位元線，且其中將相關聯於所述第一位元線對的所述第二位元線對連接至所述第一位元線對包括：將所述第一位元線連接至所述第二位元線，以及將所述第一互補位元線連接至所述第二互補位元線。
前文概述若干實施例的特徵以使得本領域的技術人員可更佳地理解本揭露內容的態樣。本領域的技術人員應理解，其可易於使用本揭露內容作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，這些等效構造並不脫離本揭露內容的精神及範疇，且本領域的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代及更改。
100:記憶體元件
102:字元線驅動器電路
104:單元陣列
202[0][n-1]至202[m-1][n-1]、202[m][n-1]至202[2m-1][n-1]、 202[0][n]至202[m-1][n]、202[m][n]至202[2m-1][n]:單元
204:第[n-1]行
206:第[n]行
212a0[n-1]:第[n-1]第一開關
212a1[n-1]:第[n-1]第二開關
212b0[n-1]:第[n-1]第一互補開關
212b1[n-1]:第[n-1]第二互補開關
212a0[n]:第[n]第一開關
212a1[n]:第[n]第二開關
212b0[n]:第[n]第一互補開關
212b1[n]:第[n]第二互補開關
218:寫入啟用驅動器電路
HBL[n-1]:第[n-1]額外位元線
HBLB[n-1]:第[n-1]額外互補位元線
HBL[n]:第[n]額外位元線
HBLB[n]:第[n]額外互補位元線
LBL[n-1]:第[n-1]位元線
LBLB[n-1]:第[n-1]互補位元線
LBL[n]:第[n]位元線
LBLB[n]:第[n]互補位元線
WEL:寫入啟用線
WEL[0]:第一寫入啟用線
WEL[1]:第二寫入啟用線
WL[0]:第[0]字元線
WL[m-1]:第[m-1]字元線
WL[m]:第[m]字元線
WL[2m-1]:第[2m-1]字元線

Claims (12)

  1. 一種記憶體元件，包括：多個記憶胞，配置於多數列及多數行的矩陣中，其中所述矩陣的所述多數行中的第一行包括：所述多個記憶胞中的第一組記憶胞，第一位元線對，連接至所述第一組記憶胞中的每一者，第二位元線對，經由多個開關選擇性地連接至所述第一位元線對；以及寫入啟用驅動器電路，連接至所述多個開關，且經配置以在所述多個記憶胞中的至少一者的寫入期間連接所述第一位元線對與所述第二位元線對，並在所述多個記憶胞中的至少一者的讀取期間斷開所述第一位元線對與所述第二位元線對之間的連接。
  2. 如請求項1之記憶體元件，其中所述第一位元線對包括第一位元線及第一互補位元線，其中所述第二位元線對包括第二位元線及第二互補位元線，其中所述第一位元線選擇性地連接至所述第二位元線，且其中所述第一互補位元線選擇性地連接至所述第二互補位元線。
  3. 如請求項2之記憶體元件，其中所述第一位元線經由所述多個開關中的至少一個第一開關選擇性地連接至所述第二位元線，且其中所述第一互補位元線經由所述多個開關中的至少一個第二開關選擇性地連接至所述第二互補位元線。
  4. 如請求項3之記憶體元件，其中所述至少一個第一開關及所述至少一個第二開關中的每一者在使用寫入啟用訊號的寫入操作期間被接通。
  5. 如請求項2之記憶體元件，其中所述第一位元線在預定數目的列之間經由在所述多個開關中的第一開關處選擇性地連接至所述第二位元線，且其中所述第一互補位元線在所述預定數目的列之間經由所述多個開關中的第二開關選擇性地連接至所述第二互補位元線。
  6. 如請求項5之記憶體元件，其中所述第一開關及所述第二開關共用用以將所述第一開關與所述第二開關接通的寫入啟用訊號。
  7. 如請求項1之記憶體元件，其中所述第一位元線對形成於第一金屬層中且所述第二位元線對形成於第二金屬層中，其中所述第二金屬層不同於所述第一金屬層。
  8. 如請求項1之記憶體元件，更包括等化器開關，其中所述第一位元線對包括第一位元線及第一互補位元線，且其中所述第一位元線與所述第一互補位元線經由所述等化器開關而選擇性地彼此連接。
  9. 如請求項1之記憶體元件，其中所述第一位元線對包括第一位元線及第一互補位元線，且其中所述第一位元線經由等化器開關而與所述第一互補位元線彼此選擇性地連接，且其中所述等化器開關經提供用於預定數目的列之間。
  10. 如請求項1之記憶體元件，更包括負電壓產生器，其中所述負電壓產生器經配置以將負電壓提供至所述第一位元線對及所述第二位元線對。
  11. 一種記憶體元件，包括：多個記憶胞，配置於多數列及多數行的矩陣中，其中所述多 數行中的每一者包括所述多個記憶胞中的第一組記憶胞；多個第一位元線對，其中所述多個第一位元線對中的每一第一位元線對連接至所述多數行中的一行的所述第一組記憶胞；以及多個第二位元線對，其中所述多個第二位元線對中的每一第二位元線對與所述多個第一位元線對中的一者相關聯，且其中所述每一第二位元線對經由多個開關選擇性地連接至所述相關聯的第一位元線對；以及寫入啟用驅動器電路，連接至所述多個開關，且經配置以在所述多個記憶胞中的至少一者的寫入期間連接所述多個第一位元線對與所述多個第二位元線對，並在所述多個記憶胞中的至少一者的讀取期間斷開所述多個第一位元線對與所述多個第二位元線對之間的連接。
  12. 一種用於操作記憶體元件的方法，包括：接收用於將資料寫入在記憶體元件中的寫入啟用訊號；回應於接收到所述寫入啟用訊號而選擇所述記憶體元件的第一行；預充電與所述第一行相關聯的第一位元線對；將寫入資料提供至所述第一位元線對與相關聯於所述第一位元線對的第二位元線對，其中所述第一位元線對包括第一位元線與第一互補位元線，所述第二位元線對包括第二位元線與第二互補位元線，所述第一位元線與所述第二位元線接收第一寫入資料，且所述第一互補位元線與所述第二互補位元線接收第二寫入資料；以及 經由至少一開關而將所述第二位元線連接至所述第一位元線且經由至少一開關而將第二互補位元線連接至所述第一互補位元線。
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