KR20020054209A - 컬럼 어드레스 디코더 - Google Patents

컬럼 어드레스 디코더 Download PDF

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KR20020054209A
KR20020054209A KR1020000083214A KR20000083214A KR20020054209A KR 20020054209 A KR20020054209 A KR 20020054209A KR 1020000083214 A KR1020000083214 A KR 1020000083214A KR 20000083214 A KR20000083214 A KR 20000083214A KR 20020054209 A KR20020054209 A KR 20020054209A
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mos transistor
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transistor
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KR1020000083214A
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Inventor
라준호
Original Assignee
박종섭
주식회사 하이닉스반도체
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    • G11C8/10—Decoders

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Abstract

본 발명은 컬럼 어드레스 디코더에 관한 것으로, 제 1 신호 입력단자 및 접지간에 직렬 접속되며, 게이트를 통해 제 2 신호를 각각 입력받는 제 1 및 제 2 트랜지스터와, 제 1 및 제 2 트랜지스터의 접속점인 제 1 출력단자와 접지간에 접속되며, 게이트를 통해 제 3 신호를 입력받는 제 3 트랜지스터와, 전원전압 및 제 4 신호 입력단자간에 직렬 접속되며, 게이트가 제 1 출력단자에 접속된 제 4 및 제 5 트랜지스터와, 제 4 신호를 반전시키기 위한 인버터와, 전원전압과 제 4 및 제 5 트랜지스터의 접속점인 제 2 출력단자간에 접속되며, 게이트가 인버터의 출력단자에 접속된 제 6 트랜지스터로 이루어진다.

Description

컬럼 어드레스 디코더 {Column address decoder}
본 발명은 컬럼 어드레스 디코더에 관한 것으로, 특히, 독출 및 서입 경로가 분리된 구조를 갖는 메모리 소자의 컬럼 어드레스 디코더에 관한 것이다.
일반적으로 SRAM과 같은 메모리 소자는 워드라인과 비트라인간에 다수의 메모리 셀이 매트릭스 방식으로 접속된 메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀에 정보를 저장하거나 저장된 정보를 독출하기 위한 여러 가지의 주변 회로로 이루어진다.
그러므로 메모리 셀에 정보를 저장하거나 저장된 정보를 독출하기 위해서는 해당 메모리 셀을 선택하는 것이 필요한데, 해당 메모리 셀의 워드라인은 로우 어드레스 디코더로부터 출력되는 신호에 의해 선택되며, 비트라인은 컬럼 어드레스 디코더로부터 출력되는 신호에 의해 선택된다.
종래의 컬럼 어드레스 디코더(1)는 도 1에 도시된 바와 같이 컬럼 어드레스 멀티플랙서(MUX)로부터 공급되는 신호(EN, FBN, EBN 및 YWEB)에 따라 컬럼 셀렉터(2)로 신호(Y1_ORI 및 Y1B_ORI)를 출력하도록 구성되며, 상기 컬럼 셀렉터(2)는 상기 컬럼 어드레스 디코더(1)로부터 출력되는 신호(Y1_ORI 및 Y1B_ORI)에 따라 메모리 셀 어레이(3)의 비트라인과 독출 및 서입 회로(4)의 서입 및 독출 비트라인을 선택적으로 연결하도록 구성된다.
도 2에 도시된 바와 같이 하이(High) 상태의 인에이블 신호(EN) 및 로우(Low) 상태의 신호(FBN)가 입력되면 트랜지스터(P1)의 턴온(Turn on)에 의해 노드(K1)는 하이 상태로 유지되며, 이에 따라 컬럼 어드레스 디코더(1)의 출력단자(Y1_ORI) 및 컬럼 셀렉터(2)의 노드(K2)는 하이 전위가 되어 상기 독출 및 서입 회로(4)의 서입 비트라인(WSDL 및 WSDLB)이 메모리 셀 어레이(3)의 비트라인(BL 및 BLB)과 연결되며, 트랜지스터(N2)가 턴온된 상태에서 소정 시간 후하이 상태의 쇼트 펄스(Short pulse) 신호(YWEB)가 입력됨에 따라 상기 컬럼 어드레스 디코더(1)의 출력단자(Y1B_ORI)가 하이 전위로 프리챠지(Precharge)된 상태에서 시간(t1)동안 서입동작이 이루어진다.
그런데 서입 동작시 독출 경로로 형성하는 즉, 독출 및 서입 회로(4)의 독출 비트라인(RSDL 및 RSDLB)과 메모리 셀 어레이(3)의 비트라인(BL 및 BLB)을 연결하기 위한 트랜지스터(P3 및 P4)를 완전히 턴오프(Turn off)시키기 위한 상기 출력단자(Y1B_ORI)의 전위는 상기 트랜지스터(N2)의 동작에 의해 생성되기 때문에 상기 트랜지스터(N2)의 문턱전압(Vth)만큼 낮아 질 수 있고, 이럴 경우 상기 트랜지스터(P3 및 P4)가 완전한 턴오프 상태를 유지하지 못하게 되므로 서입이 늦게 이루어지거나 서입되지 않는 경우가 발생된다.
이러한 현상은 상기 신호(YWEB)가 쇼트 펄스 형태로 공급되기 때문에 발생되는데, 고속의 메모리 소자의 경우 심하게 발생된다.
따라서 본 발명은 서입 시간동안 독출 경로를 형성하는 트랜지스터가 완전한 턴오프 상태를 유지하도록 하므로써 상기한 단점을 해소할 수 있는 컬럼 어드레스 디코더를 제공하는 데 그 목적이 있다.
도 1은 종래 메모리 소자의 컬럼 어드레스 디코더를 설명하기 위한 회로도.
도 2는 도 1을 설명하기 위한 파형도.
도 3은 본 발명에 따른 메모리 소자의 컬럼 어드레스 디코더를 설명하기 위한 회로도.
도 4는 도 3을 설명하기 위한 파형도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 컬럼 어드레스 디코더
2: 컬럼 셀렉터3: 메모리 셀 어레이
4: 독출 및 서입 회로
본 발명의 컬럼 어드레스 디코더는 제 1 신호 입력단자 및 접지간에 직렬 접속되며, 게이트를 통해 제 2 신호를 각각 입력받는 제 1 및 제 2 트랜지스터와, 제 1 및 제 2 트랜지스터의 접속점인 제 1 출력단자와 접지간에 접속되며, 게이트를 통해 제 3 신호를 입력받는 제 3 트랜지스터와, 전원전압 및 제 4 신호 입력단자간에 직렬 접속되며, 게이트가 제 1 출력단자에 접속된 제 4 및 제 5 트랜지스터와, 제 4 신호를 반전시키기 위한 인버터와, 전원전압과 제 4 및 제 5 트랜지스터의 접속점인 제 2 출력단자간에 접속되며, 게이트가 인버터의 출력단자에 접속된 제 6 트랜지스터로 이루어진다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 메모리 소자의 컬럼 어드레스 디코더를 설명하기 위한 회로도로서, 도 4를 참조하여 설명하면 다음과 같다.
본 발명의 컬럼 어드레스 디코더(11)는 컬럼 어드레스 멀티플랙서(MUX)로부터 공급되는 신호(EN, FBN, EBN 및 YWEB)에 따라 컬럼 셀렉터(2)로 신호(Y1_NEW 및 Y1B_NEW)를 출력하도록 구성되며, 상기 컬럼 셀렉터(2)는 상기 컬럼 어드레스 디코더(11)로부터 출력되는 신호(Y1_NEW 및 Y1B_NEW)에 따라 메모리 셀 어레이(3)의 비트라인과 독출 및 서입 회로(4)의 서입 및 독출 비트라인을 선택적으로 연결하도록 구성된다.
상기 컬럼 어드레스 디코더(11)는 인에이블 신호(EN) 입력단자 및 접지간에 P형 MOS 트랜지스터(P11) 및 N형 MOS 트랜지스터(N11)가 직렬 접속되고, 상기 트랜지스터(P11 및 N11)의 게이트를 통해 신호(FBN)가 입력된다. 상기 트랜지스터(P11및 N11)의 접속점인 동시에 제 1 출력단자(Y1_NEW)인 노드(K11) 및 접지간에는 게이트를 통해 신호(EBN)를 입력받는 트랜지스터(N12)가 접속된다. 전원전압(Vcc) 및 신호(YWEB) 입력단자간에는 P형 MOS 트랜지스터(P12) 및 N형 MOS 트랜지스터(N13)가 직렬 접속되고, 상기 트랜지스터(P12 및 N13)의 게이트는 상기 노드(K11)에 접속된다. 전원전압(Vcc) 및 상기 트랜지스터(P12 및 N13)의 접속점인 제 2 출력단자(Y1B_NEW)간에는 P형 MOS 트랜지스터(P13)가 접속되는데, 상기 트랜지스터(P13)의 게이트에는 인버터(I)를 통해 상기 신호(YWEB)가 입력된다.
도 4에 도시된 바와 같이 하이 상태의 인에이블 신호(EN) 및 로우 상태의 신호(FBN)가 입력되면 트랜지스터(P11)의 턴온에 의해 노드(K11)는 하이 상태로 유지되며, 이에 따라 컬럼 어드레스 디코더(11)의 출력단자(Y1_NEW) 및 컬럼 셀렉터(2)의 노드(K2)는 하이 전위가 되어 상기 독출 및 서입 회로(4)의 서입 비트라인(WSDL 및 WSDLB)이 메모리 셀 어레이(3)의 비트라인(BL 및 BLB)과 연결되며, 트랜지스터(N13)가 턴온된 상태에서 소정 시간 후 하이 상태의 쇼트 펄스 신호(YWEB)가 입력됨에 따라 상기 컬럼 어드레스 디코더(11)의 출력단자(Y1B_NEW)가 하이 전위로 프리챠지된 상태에서 시간(t2)동안 서입동작이 이루어진다.
이때, 상기 하이 상태의 쇼트 펄스 신호(YWEB)는 상기 인버터(I)를 통해 로우 상태로 반전되어 상기 트랜지스터(13)을 턴온시키게 되므로 상기 출력단자(Y1B_NEW)에는 전원전압(Vcc)이 인가되어 완전한 하이 상태를 유지할 수 있게 된다.
따라서 상기 출력단자(Y1B_NEW)의 전위에 의해 상기 독출 및 서입 회로(4)의독출 비트라인(RSDL 및 RSDLB)과 메모리 셀 어레이(3)의 비트라인(BL 및 BLB)을 연결하기 위한 트랜지스터(P3 및 P4)가 완전히 턴오프되어 상기 트랜지스터(N3 및 N4)를 통한 서입이 빠른 시간내에 이루어진다.
참고적으로, 도 4에 도시된 바와 같이 서입 시간(t2)동안 상기 출력단자(Y1B_NEW)의 전위가 종래보다 높아졌음을 알 수 있는데, 이는 트랜지스터(N13)에 의한 상기 출력단자(Y1B_NEW)의 전위 강하가 발생되지 않았음을 나타낸다.
상술한 바와 같이 본 발명은 서입 시간동안 독출 경로를 형성하는 트랜지스터가 완전한 턴오프 상태를 유지하도록 하므로써 쇼트 펄스 형태의 서입 신호를 이용하더라도 시간 지연이 발생되지 않고 안전한 서입이 이루어진다. 따라서 메모리 소자의 신뢰성이 향상되며, 오동작으로 인한 불량이 방지된다.

Claims (4)

  1. 제 1 신호 입력단자 및 접지간에 직렬 접속되며, 게이트를 통해 제 2 신호를 각각 입력받는 제 1 및 제 2 트랜지스터와,
    상기 제 1 및 제 2 트랜지스터의 접속점인 제 1 출력단자와 접지간에 접속되며, 게이트를 통해 제 3 신호를 입력받는 제 3 트랜지스터와,
    전원전압 및 제 4 신호 입력단자간에 직렬 접속되며, 게이트가 상기 제 1 출력단자에 접속된 제 4 및 제 5 트랜지스터와,
    상기 제 4 신호를 반전시키기 위한 인버터와,
    전원전압과 상기 제 4 및 제 5 트랜지스터의 접속점인 제 2 출력단자간에 접속되며, 게이트가 상기 인버터의 출력단자에 접속된 제 6 트랜지스터로 이루어진 것을 특징으로 하는 컬럼 어드레스 디코더.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 신호는 컬럼 어드레스 멀티플랙서로부터 공급되는 것을 특징으로 하는 컬럼 어드레스 디코더.
  3. 제 1 항에 있어서,
    상기 제 1, 제 4 및 제 6 트랜지스터는 P형 MOS 트랜지스터이며, 상기 제 2, 제 3 및 5 트랜지스터는 N형 MOS 트랜지스터인 것을 특징으로 하는 컬럼 어드레스 디코더.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 3 신호는 서로 반대의 위상을 가지며, 상기 제 4 신호는 쇼트 펄스 형태로 공급되는 것을 특징으로 하는 컬럼 어드레스 디코더.
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