KR20210137365A - 메모리 디바이스 - Google Patents

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KR20210137365A
KR20210137365A KR1020200104141A KR20200104141A KR20210137365A KR 20210137365 A KR20210137365 A KR 20210137365A KR 1020200104141 A KR1020200104141 A KR 1020200104141A KR 20200104141 A KR20200104141 A KR 20200104141A KR 20210137365 A KR20210137365 A KR 20210137365A
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히데히로 후지와라
치아-엔 후앙
옌-후에이 첸
주이-체 차이
이 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

메모리 디바이스가 제공된다. 메모리 디바이스는, 복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀을 포함한다. 매트릭스의 복수의 열 중 제1 열은, 복수의 메모리 셀 중 제1 복수의 메모리 셀, 제1 복수의 메모리 셀 각각에 연결된 제1 비트 라인 쌍, 및 복수의 스위치를 통해 제1 비트 라인 쌍에 연결 가능한 제2 비트 라인 쌍을 포함한다.

Description

메모리 디바이스{MEMORY DEVICE}
일반적인 유형의 집적 회로 메모리는 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 디바이스이다. SRAM 디바이스는 메모리 셀들의 어레이를 포함한다. 각각의 메모리 셀은 상위 기준 전위와 하위 기준 전위 사이에 연결된 미리 결정된 수의 트랜지스터를 사용하여, 두 개의 저장 노드 중 하나가 저장될 정보에 의해 점유되고, 상보적(complementary) 정보가 다른 저장 노드에 저장되도록 한다. 일례에서, SRAM 메모리 셀 배열은 여섯 개의 트랜지스터를 포함한다. SRAM 셀의 각 비트는, 교차-커플링된 인버터들을 형성하는 여섯 개의 트랜지스터 중 네 개 상에 저장된다. 나머지 두 개의 트랜지스터는, 메모리 셀을 비트 라인들에 선택적으로 연결함으로써 판독 및 기록 동작 동안 메모리 셀에 대한 액세스를 제어하는 워드 라인에 연결된다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 예시적인 메모리 디바이스의 도면이다.
도 2는 일부 실시예에 따른, 예시적인 셀 어레이를 도시하는 예시적인 메모리 디바이스의 도면이다.
도 3은 일부 실시예에 따른, 예시적인 입력/출력 회로를 도시하는 예시적인 메모리 디바이스의 도면이다.
도 4는 일부 실시예에 따른, 예시적인 네거티브 전압원 회로를 도시하는 예시적인 메모리 디바이스의 도면이다.
도 5는 일부 실시예에 따른, 예시적인 이퀄라이저 스위치들을 갖는 예시적인 메모리 디바이스를 도시하는 도면이다.
도 6은 일부 실시예에 따른 다른 예시적인 메모리 디바이스의 도면이다.
도 7은 일부 실시예에 따른, 듀얼 포트 셀을 갖는 예시적인 메모리 디바이스를 도시하는 도면이다.
도 8은 일부 실시예에 따른, 메모리 디바이스를 동작시키기 위한 예시적인 방법을 나타내는 순서도이다.
아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예를 들어 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 사용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 사용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
일부 개시된 예에 따르면, 추가의 비트 라인 쌍을 갖는 메모리 디바이스가 제공된다. 보다 구체적으로, 기록 동작 동안 SRAM 디바이스의 성능을 향상시키기 위해 추가의 비트 라인 쌍들을 갖는 SRAM 디바이스가 제공된다. 추가의 비트 라인 쌍들은 기록 동작을 위해 기존의 비트 라인 쌍들에 선택적으로 연결 가능하다. 이것은, 본 개시의 다음 섹션에서 설명되는 바와 같이, 기록 동작을 위한 메모리 디바이스의 성능을 증가시킨다. 일부 실시예에서, 추가의 비트 라인 쌍들은 기존의 비트 라인 쌍들과 다른 금속층에 형성된다. 예를 들어, 추가의 비트 라인 쌍들은 기존의 비트 라인 쌍들보다 높은 금속층에 형성된다. 즉, 기존의 비트 라인 쌍들이 금속층 1에 형성되면, 추가의 비트 라인 쌍들은 금속층 2에 또는 그보다 높은 곳에 형성된다.
도 1은 일부 실시예에 따른 예시적인 메모리 디바이스(100)를 도시하는 도면이다. 도 1에 도시된 바와 같이, 메모리 디바이스(100)는 워드 라인 드라이버 회로(102), 셀 어레이(104), 멀티플렉서(106), 및 기록 드라이버 회로(108)를 포함한다. 그러나, 본 개시를 읽은 후 당업자에게는, 메모리 장치(100)가 도 1에 도시되지 않은 추가 구성 요소들을 포함할 수 있다는 것이 명백할 것이다. 예를 들어, 메모리 디바이스(100)는 프리-차지 회로, 판독 선택 회로, 기록 선택 회로 등을 포함할 수 있다.
셀 어레이(104)는 행들과 열들의 매트릭스로 배열된 복수의 셀(비트 셀들 또는 메모리 셀들이라고도 함)을 포함한다. 복수의 메모리 셀들 각각은 1비트의 정보(즉, 0의 비트 값 또는 1의 비트 값)를 저장하도록 동작한다. 또한, 셀 어레이(104)는 복수의 워드 라인, 복수의 비트 라인 쌍 및 복수의 추가의 비트 라인 쌍(미도시)을 포함한다. 셀 어레이(104)의 각각의 셀은, 판독 동작을 위한 워드 라인 및 비트 라인 쌍, 그리고 기록 동작을 위한 워드 라인, 비트 라인 쌍 및 추가의 비트 라인 쌍에 연결된다.
워드 라인 드라이버 회로(102)는, 판독 동작 또는 기록 동작을 위해, 셀 어레이(104)의 워드 라인을 선택하고 선택된 워드 라인을 로직 하이로 차징하도록 동작한다. 예시적인 실시예에서, 워드 라인 드라이버 회로(120)는, 차징할 워드 라인을 선택하기 위해 어드레스 라인들 상의 전위들을 디코딩하는 복수의 로직 연산자를 포함하는 디코더 회로이다. 어드레스 라인들은 로직 하이(즉, 제1 사전에 정의된 전위와 대략 동등함) 또는 로직 로우(즉, 제2 사전에 정의된 전위와 대략 동등함)로 차징된다. 제1 사전에 정의된 전위는 공급 전압(즉, VDD)과 대략 동등하다. 제2 사전에 정의된 전위는 접지 전압 또는 제로 볼트와 대략 동등하다. 그러나, 다른 적절한 로직 로우 및 로직 하이 전압들도 채택될 수 있다. 로직 하이는 1의 비트 값으로 표시되고, 로직 로우는 0의 비트 값으로 표시된다.
멀티플렉서(106)는, 판독 동작을 위해, 셀 어레이(104)의 열을 선택하고, 미리 결정된 전압으로 선택된 열과 연관된 비트 라인 쌍을 프리-차징하도록 동작한다. 또한, 멀티플렉서(106)는, 기록 동작을 위해, 셀 어레이(104)의 열을 선택하고, 선택된 열과 연관된 비트 라인 쌍 및 추가의 비트 라인 쌍을 미리 결정된 전압으로 프리-차징하도록 동작한다. 기록 드라이버 회로(108)는 복수의 워드 라인 중 선택된 하나 및 복수의 비트 라인 쌍 중 선택된 비트 라인 쌍에 연결된 하나 이상의 비트 셀에 1비트의 정보를 기록하도록 동작한다.
도 2는 일부 실시예에 따라 셀 어레이(104)를 보다 상세히 도시하는 예시적인 메모리 디바이스(100)의 도면이다. 도 2에 도시된 바와 같이, 셀 어레이(104)는 복수의 셀, 예를 들어, 셀(202[0][n-1]), ..., 셀(202[m-1][n-1]), 셀(202[m][n-1]), ..., 셀(202[2m-1][n-1]), 셀(202[0][n]), ..., 셀(202[m-1][n]), 셀(202[m][n], ..., 및 셀(202[2m-1][n])을 포함한다. 복수의 셀 중 예시적인 셀은 1비트의 정보를 저장하기 위한 한 쌍의 교차-커플링된 인버터(Q 및 Q-바(Q-bar)라고도 하며, Q-바는 Q에 상보적임)를 포함한다. 교차-커플링된 인버터들은 교차-커플링된 인버터들에 저장된 정보에 대한 액세스를 허용하는 한 쌍의 액세스 트랜지스터에 연결된다. 예시적인 실시예에서, 셀 어레이(104)의 복수의 셀은 네 개의 트랜지스터, 여섯 개의 트랜지스터 또는 여덟 개의 트랜지스터를 사용하여 형성된다. 또한, 셀 어레이(104)의 복수의 셀은 단일 포트 셀 또는 다중-포트(예컨대, 이중 포트 및 삼중 포트) 셀이다.
복수의 셀은 복수의 열들 및 복수의 행들의 매트릭스로 배열된다. 예를 들어, 202[0][n-1], ..., 202[m-1][n-1], 202[m][n-1], ..., 202[2m-1][n-1]로 라벨링된 제1 복수의 셀이 [n-1]번째 열(204)에 배열된다. 또한, 202[0][n], ..., 202[m-1][n], ..., 202[m][n], ..., 202[2m-1][n]로 라벨링된 다른 제1 복수의 셀이 [n]번째 열(206)에 배치된다. 셀 어레이(104)는 단지 두 개의 열, 즉 [n-1]번째 열(204) 및 [n]번째 열(206)을 포함하는 것으로 도시되어 있지만, 본 개시를 읽은 후 당업자에게는, 셀 어레이(104)가 다른 개수의 열을 포함할 수 있다는 것이 명백할 것이다. 예를 들어, 셀 어레이(104)는 32개, 64개, 128개, 256개, 512개 또는 1024개의 열을 포함할 수 있다.
도 2를 계속하여 참조하면, 202[0][n-1] 및 202[0][n]으로 라벨링된 제2 복수의 셀이 [0]번째 행에 배열된다. 또한, 202[m-1][n-1] 및 202[m-1][n]로 라벨링된 또 다른 제2 복수의 셀이 [m-1]번째 행에 배열된다. 유사하게, 202[m][n-1] 및 202[m][n]로 라벨링된 또 다른 제2 복수의 셀은 [m]번째 행에 배열되고, 셀 어레이(104)의 [2m-1]번째 열에 배치된, 202[2m-1][n-1] 및 202[2m-1][n]로 라벨링된 또 다른 제2 복수의 셀로 계속된다. 본 개시를 읽은 후 당업자에게는, 셀 어레이(104)가 미리 결정된 개수의 행을 포함한다는 것이 명백할 것이다. 예를 들어, 셀 어레이(104)는 32개, 64개, 128개, 256개, 512개 또는 1024개의 행을 포함할 수 있다.
복수의 행에 있는 행의 각각의 셀은 워드 라인(WL)에 연결된다. 예를 들어, 도 2에 도시된 바와 같이, [0]번째 행의 셀(202[0][n-1]) 및 셀(202[0][n])은 [0]번째 워드 라인(WL[0])(216[0])에 연결된다. 또한, [m-1]번째 행의 셀(202[m-1][n-1]) 및 셀(202[m-1][n])은 [m-1]번째 워드 라인(WL[m-1])(216[m-1])에 연결된다. 유사하게, [m]번째 행의 셀(202[m][n-1]) 및 셀(202[m][n])은 [m]번째 워드 라인(WL[m])(216[m])에 연결되고, [2m-1]번째 워드 라인(WL[2m-1])(216[m-1])에 연결되는, [2m-1]번째 행의 셀(202[2m-1][n-1]) 및 셀(202[2m-1][n])로 계속된다.
또한, 복수의 열에 있는 열의 각각의 셀은 비트 라인 쌍(즉, 비트 라인 및 상보적 비트 라인, 또는 각각 하위 비트 라인(LBL) 및 하위 비트 라인 바(LBLB)라고도 함)에 연결된다. 예를 들어, [n-1]번째 열(204)의 제1 복수의 셀은 [n-1]번째 비트 라인 쌍과 연관되고 이에 연결 가능하다. 즉, [n-1]번째 열(204)에 배열된, 202[0][n-1], ..., 202[m-1][n-1], 202[m][n-1], ..., 202[2m-1][n-1]로 라벨링된 제1 복수의 셀은 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1]) 및 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])과 연관되고 이에 연결 가능하다. 유사하게, [n]번째 열(206)의 제1 복수의 셀은 [n]번째 비트 라인 쌍과 연관되고 이에 연결 가능하다. 즉, 202[0][n], ..., 202[m-1][n], 202[m][n], ..., 202[2m-1][n]로 라벨링되고 [n]번째 열(206)에 배열된 다른 제1 복수의 셀은 [n]번째 비트 라인(LBL[n])(208a[n]) 및 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])과 연관되고 이에 연결 가능하다.
또한, 도 2에 도시된 바와 같이, 셀 어레이(104)의 각각의 비트 라인 쌍은 추가의 비트 라인 쌍(즉, 추가의 비트 라인 및 추가의 상보적 비트 라인, 또는 각각 상위 비트 라인(HBL) 및 상위 비트 라인 바(HBLB) 라고도 함)과 연관되고 연결 가능하다. 예를 들어, [n-1]번째 비트 라인 쌍은 [n-1]번째 추가의 비트 라인 쌍과 연관되고 이에 연결 가능하다. 보다 구체적으로, [n-1]번째 비트 라인 쌍의 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])과 연관되고 이에 연결 가능하다. 유사하게, [n-1]번째 비트 라인 쌍의 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])과 연관되고 이에 연결 가능하다
또한, [n]번째 비트 라인 쌍은 [n]번째 추가의 비트 라인 쌍과 연관되고 이에 연결 가능하다. 보다 구체적으로, [n]번째 비트 라인 쌍의 [n]번째 비트 라인(LBL[n])(208a[n])은 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 비트 라인(HBL[n])(210a[n])과 연관되고 이에 연결 가능하다. 유사하게, [n]번째 비트 라인 쌍의 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])과 연관되고 이에 연결 가능하다.
예시적인 실시예에서, [n-1]번째 비트 라인 쌍의 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은 복수의 [n-1]번째 스위치를 통해 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결 가능하다. 다른 실시예에서, [n-1]번째 비트 라인 쌍의 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은 m개의 행 이후마다 스위치를 통해 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결 가능하고, 여기서 m은 미리 결정된다. 예를 들어, [n-1]번째 비트 라인 쌍의 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은, 첫 번째 m개의 행 이후에(즉, 행 번호[0] 내지 [m-1]) 이후에) [n-1]번째 제1 스위치(212a0[n-1])를 통해 그리고 다음 m개의 행 이후에(즉, 행 번호[m] 내지 [2m-1]) 이후에) [n-1]번째 제2 스위치(212a1[n-1])를 통해 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결 가능하다. 예시적인 실시예에서, m개의 행은 16개의 행 내지 256개의 행을 포함한다.
복수의 [n-1]번째 스위치 중 하나 이상이 스위치 온(ON)될 때, [n-1]번째 비트 라인 쌍의 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결된다, 예를 들어, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1]) 중 하나 또는 둘 모두가 스위치 온될 때, [n-1]번째 비트 라인 쌍의 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결된다. 확장하여, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1]) 둘 모두가 스위치 오프(OFF)될 때, [n-1]번째 비트 라인 쌍의 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])으로부터 연결 해제된다.
예시적인 실시예에서, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1]) 각각은 n-채널 금속 산화물 반도체(n-channel Metal Oxide Semiconductor, nMOS) 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET), p-채널 금속 산화물 반도체(p-channel Metal Oxide Semiconductor, pMOS) 트랜지스터, 상보적 금속 산화물 반도체(Complementary Metal Oxide Semiconductor, CMOS) 트랜지스터 등도 본 발명의 범위 내에 있다. [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1]) 각각의 소스는 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])에 연결되고, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1]) 각각의 드레인은 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결된다. 그러나, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1])의 각각은 대칭이다. 따라서, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
유사하게, [n-1]번째 비트 라인 쌍의 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은 복수의 [n-1]번째 상보적 스위치를 통해 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결 가능하다. 예시적인 실시예에서, [n-1]번째 비트 라인 쌍의 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은, m개의 행 이후마다 스위치를 통해 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결 가능하고, 여기서 m은 미리 결정된다. 예를 들어, [n-1]번째 비트 라인 쌍의 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은, 첫 번째 m개의 행 이후에(즉, 행 번호[0] 내지 [m-1]) 이후에) [n-1]번째 제1 상보적 스위치(212b0[n-1])를 통해 그리고 다음 m개의 행 이후에(즉, 행 번호[m] 내지 [2m-1]) 이후에) [n-1]번째 제2 상보적 스위치(212b1[n-1])를 통해 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결 가능하다. 예시적인 실시예에서, m개의 행은 16개의 행 내지 256개의 행을 포함한다.
복수의 [n-1]번째 상보적 스위치 중 하나 이상이 스위치 온될 때, [n-1]번째 비트 라인 쌍의 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결된다. 예를 들어, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1]) 중 하나 또는 둘 모두가 스위치 온될 때, [n-1]번째 비트 라인 쌍의 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은 [n-1]번째 비트 라인 쌍의 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결된다. 확장하여, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1]) 둘 모두가 스위치 오프될 때, [n-1]번째 비트 라인 쌍의 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은 [n-1]번째 추가의 비트 라인 쌍의 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])으로부터 연결 해제된다.
예시적인 실시예에서, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어, MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 발명의 범위 내에 있다. [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1]) 각각의 소스는 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])에 연결되고, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1]) 각각의 드레인은 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결된다. 그러나, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1])의 각각은 대칭이다. 따라서, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
또한, [n]번째 비트 라인 쌍의 [n]번째 비트 라인은 복수의 [n]번째 스위치를 통해 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 비트 라인에 연결 가능하다. 예시적인 실시예에서, [n]번째 비트 라인 쌍의 [n]번째 비트 라인(LBL[n])(208a[n])은, m개의 행 이후마다 스위치를 통해 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 비트 라인(HBL[n])(210a[n])에 연결 가능하고, 여기서 m은 미리 결정된다. 예를 들어, [n]번째 비트 라인 쌍의 [n]번째 비트 라인(LBL[n])(208a[n])은, 첫 번째 m개의 행 이후에(즉, 행 번호[0] 내지 [m-1]) 이후에) [n]번째 제1 스위치(212a0[n])를 통해 그리고 두 번째 m개의 행 이후에(즉, 행 번호[m] 내지 [2m-1]) 이후에) [n]번째 제2 스위치(212a1[n])를 통해 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 비트 라인(HBL[n])(210a[n])에 연결 가능하다. 예시적인 실시예에서, m개의 행은 16개의 행 내지 256개의 행을 포함한다.
복수의 [n]번째 스위치 중 하나 이상이 스위치 온될 때, [n]번째 비트 라인 쌍의 [n]번째 비트 라인(LBL[n])(208a[n])은 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 비트 라인(HBL[n])(210a[n])에 연결된다, 예를 들어, [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n]) 중 하나 또는 둘 모두가 스위치 온될 때, [n]번째 비트 라인 쌍의 [n]번째 비트 라인(LBL[n])(208a[n])은, [n]번째 추가의 비트 라인(HBL[n])(210a[n])에 연결된다. 확장하여, [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n]) 둘 모두가 스위치 오프될 때, [n]번째 비트 라인 쌍의 [n]번째 비트 라인(LBL[n])(208a[n])은, [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 비트 라인(HBL[n])(210a[n])으로부터 연결 해제된다.
예시적인 실시예에서, [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어, MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 발명의 범위 내에 있다. [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n]) 각각의 소스는 [n]번째 비트 라인(LBL[n)(208a[n])에 연결되고, [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n]) 각각의 드레인은 [n]번째 추가의 비트 라인(HBL[n)(210a[n])에 연결된다. 그러나, [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n])의 각각은 대칭이다. 따라서, [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
또한, [n]번째 비트 라인 쌍의 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은 복수의 상보적 스위치를 통해 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결 가능하다. 예시적인 실시예에서, [n]번째 비트 라인 쌍의 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은, m개의 행 이후마다 스위치를 통해 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결 가능하고, 여기서 m은 미리 결정된다. 예를 들어, [n]번째 비트 라인 쌍의 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은, 첫 번째 m개의 행 이후에(즉, 행 번호[0] 내지 [m-1]) 이후에) [n]번째 제1 상보적 스위치(212b0[n])를 통해 그리고 두 번째 m개의 행 이후에(즉, 행 번호[m] 내지 [2m-1]) 이후에) [n]번째 제2 상보적 스위치(212b1[n])를 통해 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결 가능하다. 예시적인 실시예에서, m개의 행은 16개의 행 내지 256개의 행을 포함한다.
복수의 [n]번째 상보적 스위치 중 하나 이상이 스위치 온될 때, [n]번째 비트 라인 쌍의 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결된다. 예를 들어, [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 중 하나 또는 둘 모두가 스위치 온될 때, [n]번째 비트 라인 쌍의 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결된다. 확장하여, [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 둘 모두가 스위치 오프될 때, [n]번째 비트 라인 쌍의 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은 [n]번째 추가의 비트 라인 쌍의 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])으로부터 연결 해제된다.
예시적인 실시예에서, [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어, MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 발명의 범위 내에 있다. [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 각각의 소스는 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])에 연결되고, [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 각각의 드레인은 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결된다. 그러나, [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n])의 각각은 대칭이다. 따라서, [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
행에 위치한 추가의 비트 라인 쌍에 비트 라인 쌍을 연결하는 스위치들 각각의 게이트는 기록 인에이블 라인(WEL)에 연결된다. 따라서, 기록 인에이블 라인들(WEL)은 전체 열들에 공유될 수 있고, 기록 인에이블 라인(WEL)을 선택하기 위해 열 선택기 회로는 필요하지 않다. 또한, 기록 인에이블 라인(WEL)은 기록 인에이블 신호와 직접 연관되어 있기 때문에 어드레스 디코더가 필요하지 않다. 예를 들어, [n-1]번째 제1 스위치(212a0[n-1]), [n-1]번째 제1 상보적 스위치(212b0[n-1]), [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제1 상보적 스위치(212b0[n]) 각각의 게이트는 제1 기록 인에이블 라인(WEL[0])(214[0])에 연결된다. 따라서, [n-1]번째 제1 스위치(212a0[n-1]), [n-1]번째 제1 상보적 스위치(212b0[n-1]), [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제1 상보적 스위치(212b0[n]) 각각은, 제1 기록 인에이블 라인(WEL[0])(214[0])이 로직 하이에 있을 때 스위치 온되고, 제1 기록 인에이블 라인(WEL[0])(214[0])이 로직 로우에 있을 때는 스위치 오프된다.
또한, [n-1]번째 제2 스위치(212a1[n-1]), [n-1]번째 제2 상보적 스위치(212b1[n-1]), [n]번째 제2 스위치(212a1[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 각각의 게이트는 제2 기록 인에이블 라인(WEL[1])(214[1])에 연결된다. 따라서, [n-1]번째 제2 스위치(212a1[n-1]), [n-1]번째 제2 상보적 스위치(212b1[n-1]), [n]번째 제2 스위치(212a1[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 각각은, 제2 기록 인에이블 라인(WEL[1])(214[1])이 로직 하이에 있을 때 스위치 온되고, 제2 기록 인에이블 라인(WEL[1])(214[1])이 로직 로우에 있을 때는 스위치 오프된다.
예시적인 실시예에서, 제1 기록 인에이블 라인(WEL[0])(214[0]) 및 제2 기록 인에이블 라인(WEL[1])(214[1])은 기록 인에이블 드라이버 회로(218)에 연결된다. 기록 인에이블 드라이버 회로(218)는, 기록 동작을 위해, 제1 기록 인에이블 라인(WEL[0])(214[0]) 및 제2 기록 인에이블 라인(WEL[1])(214[1])을 로직 하이로 차징하도록 동작되고, 이로 인해 비트 라인 쌍을 연관된 추가의 비트 라인 쌍에 연결한다. 예를 들어, 제1 기록 인에이블 라인(WEL[0])(214[0]) 및 제2 기록 인에이블 라인(WEL[1])(214[1])이 로직 하이로 차징될 때, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1]) 각각이 스위치 온되어, [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])을 [n-1]번째 제1 추가의 비트 라인(HBL[n-1])(210a[n-1])과 연결한다. 또한, 제1 기록 인에이블 라인(WEL[0])(214[0]) 및 제2 기록 인에이블 라인(WEL[1])(214[1])이 로직 하이로 차징될 때, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1]) 각각이 스위치 온되어, [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])을 [n-1]번째 제1 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])과 연결한다.
또한, 제1 기록 인에이블 라인(WEL[0])(214[0]) 및 제2 기록 인에이블 라인(WEL[1])(214[1])이 로직 하이로 차징될 때, [n]번째 제1 스위치(212a0[n]) 및 [n]번째 제2 스위치(212a1[n]) 각각이 스위치 온되어, [n]번째 비트 라인(LBL[n])(208a[n])을 [n]번째 제1 추가의 비트 라인(HBL[n])(210a[n])과 연결한다. 또한, 제1 기록 인에이블 라인(WEL[0])(214[0]) 및 제2 기록 인에이블 라인(WEL[1])(214[1])이 로직 하이로 차징될 때, [n]번째 제1 상보적 스위치(212b0[n]) 및 [n]번째 제2 상보적 스위치(212b1[n]) 각각이 스위치 온되어, [n]번째 상보적 비트 라인(LBLB[n])(208b[n])을 [n]번째 제1 추가의 상보적 비트 라인(HBLB[n])(210b[n])과 연결한다.
기록 동작을 위해, 추가의 비트 라인 쌍을 기존의 비트 라인 쌍에 연결하면, 선택된 열을 위한 효과적인 비트 라인 저항이 감소된다. 기록 인에이블 드라이버 회로(218)는, 판독 동작을 위해, 제1 기록 인에이블 라인(WEL[0])(214[0]) 및 제2 기록 인에이블 라인(WEL[1])(214[1])을 로직 로우로 차징하도록 동작한다. 판독 동작 동안, 추가의 비트 라인 쌍들은 대응하는 비트 라인 쌍들에 연결되지 않는다.
도 3은 일부 실시예에 따른 예시적인 입력/출력(Input/Output, I/O) 회로(302)를 도시하는 메모리 디바이스(100)의 도면이다. I/O 회로(302)는 셀 어레이(104)로부터 데이터를 판독하거나 셀 어레이(104)에 데이터를 기록하도록 동작한다. 도 3에 도시된 바와 같이, I/O 회로(302)는 [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1]) 및 [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1])를 포함한다. 또한, I/O 회로(302)는 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])를 포함한다. [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1]) 및 [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1])는 모두 pMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, nMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])는 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다.
[n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1]) 및 [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1]) 각각의 소스는 공급 전압(즉, VDD)에 연결된다. [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1])의 드레인은 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])의 소스에 연결되고, 결국 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])에 연결된다. [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1])의 드레인은 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])의 드레인에 연결되고, 결국 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])에 연결된다.
예시적인 실시예에서, [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1]), [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1]) 및 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1]) 각각은 대칭이다. 따라서, [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1]), [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1]) 및 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1]), [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1]) 및 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])는 또한 기존의 트랜지스터들로 지칭된다.
[n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1])의 게이트는 [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1])의 게이트에 연결되고, 결국 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])의 게이트에 연결된다. 또한, [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])의 게이트는 프리-차지 바 PCB 단자에도 연결된다. 예시적인 실시예에서, 프리-차지 바 PCB 단자가 로직 로우에 있을 때, [n-1]번째 비트 라인(LBL[n-1])(208a[n-1]) 및 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])이 프리-차징된다. 그러나, 프리-차지 바 PCB 단자가 로직 하이에 있을 때, 판독 및 기록 동작을 위해, [n-1]번째 비트 라인(LBL[n-1])(208a[n-1]) 및 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은 플로팅된다. 판독 동작 또는 기록 동작을 위해, [n-1]번째 비트 라인(LBL[n-1])(208a[n-1]) 및 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])이 프리-차징된다.
또한, I/O 회로(302)는 [n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1]) 및 [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1])를 포함한다. I/O 회로(302)는 [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1])를 더 포함한다. [n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1]) 및 [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1])는 모두 pMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, nMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1])는 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다.
[n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1]) 및 [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1]) 각각의 소스는 공급 전압(즉, VDD)에 연결된다. [n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1])의 드레인은 [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1])의 소스에 연결되고, 결국 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결된다. [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1])의 드레인은 [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1])의 드레인에 연결되고, 결국 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결된다.
예시적인 실시예에서, [n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1]), [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1]) 및 [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1]) 각각은 대칭이다. 따라서, [n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1]), [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1]) 및 [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1]), [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1]) 및 [n-1])번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1])는 [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1]), [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1]) 및 [n-1]번째 프리-차지 회로 제3 트랜지스터(306[n-1])(즉, 기존의 트랜지스터들)보다 크기가 작다.
[n-1]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n-1])의 게이트는 [n-1]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n-1])의 게이트에 연결되고, 결국 [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1])의 게이트에 연결된다. 또한, [n-1]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n-1])의 게이트는 프리-차지 바 PCB 단자에도 연결된다. 예시적인 실시예에서, 프리-차지 바 PCB 단자가 로직 로우에 있을 때, [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1]) 및 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])이 프리-차징된다. 그러나, 프리-차지 바 PCB 단자가 로직 하이에 있을 때, 기록 동작을 위해, [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1]) 및 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])은 플로팅된다. 따라서, 일부 예에서, [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1]) 및 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])은 기존의 프리-차지 바 PCB 단자를 사용하여 프리-차징된다.
여전히 도 3을 계속하여 참조하면, I/O 회로(302)는 [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1])를 더 포함한다. [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1])의 소스는 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])에 연결되고, [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1])의 소스는 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])에 연결된다. [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1]) 각각의 드레인은 접지에 연결된다.
예시적인 실시예에서, [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1]) 각각은 대칭이다. 따라서, [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1])는 기존의 트랜지스터들이라고도 한다.
I/O 회로(302)는 [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1])를 더 포함한다. [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1])의 소스는 [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])에 연결되고, [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1])의 소스는 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])에 연결된다. [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1]) 각각의 드레인은 접지에 연결된다. 또한, [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1])의 게이트는 [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1])의 게이트에 연결된다. 또한, [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1])의 게이트는 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1])의 게이트에 연결된다.
예시적인 실시예에서, [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1]) 각각은 대칭이다. 따라서, [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1])는 [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1])(즉, 기존의 트랜지스터들)보다 크기가 더 작다.
I/O 회로(302)는 [n-1]번째 기록 선택 제1 로직 회로(316a[n-1]) 및 [n-1]번째 기록 선택 제2 로직 회로(316b[n-1])를 더 포함한다. [n-1]번째 기록 선택 제1 로직 회로(316a[n-1]) 및 [n-1]번째 기록 선택 제2 로직 회로(316b[n-1]) 각각은 NOR 로직 게이트를 포함한다. 그러나, 다른 유형의 로직 회로도 본 개시의 범위 내에 있다.
[n-1]번째 기록 선택 제1 로직 회로(316a[n-1])의 제1 입력 단자는 데이터 입력 참(true)(DT) 단자에 연결되고, [n-1]번째 기록 선택 제1 로직 회로(316a[n-1])의 제2 입력 단자는 [n-1]번째 기록 선택 비트(WYB[n-1]) 단자에 연결된다. [n-1]번째 기록 선택 제1 로직 회로(316a[n-1])의 출력 단자는 [n-1]번째 기록 선택 회로 제1 트랜지스터(312a[n-1]) 및 [n-1]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n-1]) 각각의 게이트에 연결된다.
[n-1]번째 기록 선택 제2 로직 회로(316b[n-1])의 제1 입력 단자는 데이터 입력 바(DB) 단자에 연결되고, [n-1]번째 기록 선택 제2 로직 회로(316b[n-1])의 제2 입력 단자는 [n-1]번째 기록 선택 비트(WYB[n-1]) 단자에 연결된다. [n-1]번째 기록 선택 제2 로직 회로(316b[n-1])의 출력 단자는 [n-1]번째 기록 선택 회로 제2 트랜지스터(312b[n-1]) 및 [n-1]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n-1]) 각각의 게이트에 연결된다. 예시적인 실시예에서, [n-1]번째 기록 선택 비트(WYB[n-1])가 로직 로우에 있을 때, [n-1]번째 기록 선택 제1 로직 회로(316a[n-1]) 및 [n-1]번째 기록 선택 제2 로직 회로(316b[n-1]) 모두에 의해 기록 동작이 선택된다. 그러나, [n-1]번째 기록 선택 비트(WYB[n-1])가 로직 하이에 있을 때, [n-1]번째 기록 선택 제1 로직 회로(316a[n-1]) 및 [n-1]번째 기록 선택 제2 로직 회로(316b[n-1]) 중 임의의 것에 의해서는 기록 동작이 선택되지 않는다. 또한, 기록 동작이 선택되는 경우, 그리고 데이터 입력 참(DT) 단자가 로직 하이에 있을 때, 1의 비트 값이 셀 어레이(104)에 기록된다. 또한, 기록 동작이 선택되는 경우, 그리고 데이터 입력 참(DT) 단자가 로직 로우에 있을 때, 0의 비트 값이 셀 어레이(104)에 기록된다.
I/O 회로(302)는 [n-1]번째 판독 선택 회로 제1 트랜지스터(318a[n-1]) 및 [n-1]번째 판독 선택 회로 제2 트랜지스터(318b[n-1])를 더 포함한다. [n-1]번째 판독 선택 회로 제1 트랜지스터(318a[n-1])의 소스는, [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])에 연결된 [n-1]번째 프리-차지 회로 제1 트랜지스터(304a[n-1])의 드레인에 연결된다. 유사하게, [n-1]번째 판독 선택 회로 제2 트랜지스터(318b[n-1])의 소스는, [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])에 연결된 [n-1]번째 프리-차지 회로 제2 트랜지스터(304b[n-1])의 드레인에 연결된다. [n-1]번째 판독 선택 회로 제1 추가의 트랜지스터(318a[n-1])의 드레인은 데이터 라인(DL)에 연결되고, [n-1]번째 판독 선택 회로 제2 트랜지스터(318b[n-1])의 드레인은 데이터 라인 바(DLB) 단자에 연결된다. 데이터 라인(DL) 및 데이터 라인 바(DLB) 단자는 셀 어레이(104)로부터 데이터를 판독하기 위해 사용된다.
또한, [n-1]번째 판독 선택 회로 제1 트랜지스터(318a[n-1])의 게이트는 [n-1]번째 판독 선택 회로 제2 트랜지스터(318b[n-1])의 게이트에 연결되고, 결국 [n-1]번째 판독 선택 비트(RYB[n-1]) 단자에 연결된다. 예시적인 실시예에서, [n-1]번째 판독 선택 비트(RYB[n-1])가 로직 로우에 있을 때, 판독 동작이 선택된다. 그러나, [n-1]번째 판독 선택 비트(RYB[n-1])가 로직 하이에 있을 때에는, 판독 동작이 선택되지 않는다.
예시적인 실시예에서, [n-1]번째 판독 선택 회로 제1 트랜지스터(318a[n-1]) 및 [n-1]번째 판독 선택 회로 제2 트랜지스터(318b[n-1]) 각각은 pMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, nMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n-1]번째 판독 선택 회로 제1 트랜지스터(318a[n-1]) 및 [n-1]번째 판독 선택 회로 제2 트랜지스터(318b[n-1]) 각각은 대칭이다. 따라서, [n-1]번째 판독 선택 회로 제1 트랜지스터(318a[n-1]) 및 [n-1]번째 판독 선택 회로 제2 트랜지스터(318b[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
도 3을 계속하여 참조하면, I/O 회로(302)는 [n]번째 프리-차지 회로 제1 트랜지스터(304a[n]) 및 [n]번째 프리-차지 회로 제2 트랜지스터(304b[n])를 더 포함한다. 또한, I/O 회로(302)는 [n]번째 프리-차지 회로 제3 트랜지스터(306[n])를 포함한다. [n]번째 프리-차지 회로 제1 트랜지스터(304a[n]) 및 [n]번째 프리-차지 회로 제2 트랜지스터(304b[n])는 모두 pMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, nMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n]번째 프리-차지 회로 제3 트랜지스터(306[n])는 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다.
[n]번째 프리-차지 회로 제1 트랜지스터(304a[n]) 및 [n]번째 프리-차지 회로 제2 트랜지스터(304b[n]) 각각의 소스는 공급 전압(즉, VDD)에 연결된다. [n]번째 프리-차지 회로 제1 트랜지스터(304a[n])의 드레인은 [n]번째 프리-차지 회로 제3 트랜지스터(306[n])의 소스에 연결되고, 결국 [n]번째 비트 라인(LBL[n])(208a[n])에 연결된다. [n]번째 프리-차지 회로 제2 트랜지스터(304b[n])의 드레인은 [n]번째 프리-차지 회로 제3 트랜지스터(306[n])의 드레인에 연결되고, 결국 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])에 연결된다.
예시적인 실시예에서, [n]번째 프리-차지 회로 제1 트랜지스터(304a[n]), [n]번째 프리-차지 회로 제2 트랜지스터(304b[n]) 및 [n]번째 프리-차지 회로 제3 트랜지스터(306[n]) 각각은 대칭이다. 따라서, [n]번째 프리-차지 회로 제1 트랜지스터(304a[n]), [n]번째 프리-차지 회로 제2 트랜지스터(304b[n]) 및 [n]번째 프리-차지 회로 제3 트랜지스터(306[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n]번째 프리-차지 회로 제1 트랜지스터(304a[n]), [n]번째 프리-차지 회로 제2 트랜지스터(304b[n]) 및 [n]번째 프리-차지 회로 제3 트랜지스터(306[n])는 또한 기존의 트랜지스터들로 지칭된다.
[n]번째 프리-차지 회로 제1 트랜지스터(304a[n])의 게이트는 [n]번째 프리-차지 회로 제2 트랜지스터(304b[n])의 게이트에 연결되고, 결국 [n]번째 프리-차지 회로 제3 트랜지스터(306[n])의 게이트에 연결된다. 또한, [n]번째 프리-차지 회로 제3 트랜지스터(306[n])의 게이트는 프리-차지 바 PCB 단자에도 연결된다. 예시적인 실시예에서, 프리-차지 바 PCB 단자가 로직 로우에 있을 때, [n]번째 비트 라인(LBL[n])(208a[n]) 및 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])이 프리-차징된다. 그러나, 프리-차지 바 PCB 단자가 로직 하이에 있을 때, 판독 및 기록 동작을 위해, [n]번째 비트 라인(LBL[n])(208a[n]) 및 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은 플로팅된다. 판독 동작 또는 기록 동작을 위해, [n]번째 비트 라인(LBL[n])(208a[n]) 및 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])이 프리-차징된다.
또한, I/O 회로(302)는 [n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n]) 및 [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n])를 포함한다. 또한, I/O 회로(302)는 [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n])를 포함한다. [n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n]) 및 [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n])는 모두 pMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, nMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n])는 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다.
[n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n]) 및 [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n]) 각각의 소스는 공급 전압(즉, VDD)에 연결된다. [n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n])의 드레인은 [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n])의 소스에 연결되고, 결국 [n]번째 추가의 비트 라인(HBL[n])(210a[n])에 연결된다. [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n])의 드레인은 [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n])의 드레인에 연결되고, 결국 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결된다.
예시적인 실시예에서, [n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n]), [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n]) 및 [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n]) 각각은 대칭이다. 따라서, [n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n]), [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n]) 및 [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n]), [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n]) 및 [n])번째 프리-차지 회로 제3 추가의 트랜지스터(310[n])는 [n]번째 프리-차지 회로 제1 트랜지스터(304a[n]), [n]번째 프리-차지 회로 제2 트랜지스터(304b[n]) 및 [n]번째 프리-차지 회로 제3 트랜지스터(306[n])(즉, 기존의 트랜지스터들)보다 크기가 작다.
[n]번째 프리-차지 회로 제1 추가의 트랜지스터(308a[n])의 게이트는 [n]번째 프리-차지 회로 제2 추가의 트랜지스터(308b[n])의 게이트에 연결되고, 결국 [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n])의 게이트에 연결된다. 또한, [n]번째 프리-차지 회로 제3 추가의 트랜지스터(310[n])의 게이트는 프리-차지 바 PCB 단자에도 연결된다. 예시적인 실시예에서, 프리-차지 바 PCB 단자가 로직 로우에 있을 때, [n]번째 추가의 비트 라인(HBL[n])(210a[n]) 및 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])이 프리-차징된다. 그러나, 프리-차지 바 PCB 단자가 로직 하이에 있을 때, 기록 동작을 위해, [n]번째 추가의 비트 라인(HBL[n])(210a[n]) 및 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])은 플로팅된다. 따라서, 일부 예에서, [n]번째 추가의 비트 라인(HBL[n])(210a[n]) 및 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])은 기존의 프리-차지 바 PCB 단자를 사용하여 프리-차징된다.
여전히 도 3을 계속하여 참조하면, I/O 회로(302)는 [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n])를 더 포함한다. [n]번째 기록 선택 회로 제1 트랜지스터(312a[n])의 소스는 [n]번째 비트 라인(LBL[n])(208a[n])에 연결되고, [n]번째 기록 선택 회로 제2 트랜지스터(312b[n])의 소스는 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])에 연결된다. [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n]) 각각의 드레인은 접지에 연결된다.
예시적인 실시예에서, [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n]) 각각은 대칭이다. 따라서, [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n])는 기존의 트랜지스터들이라고도 한다.
I/O 회로(302)는 [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n]) 및 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n])를 더 포함한다. [n]번째 기록 선택 회로 제1 트랜지스터(312a[n])의 소스는 [n]번째 추가의 비트 라인(HBL[n])(210a[n])에 연결되고, [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n])의 소스는 [n]번째 추가의 상보적 비트 라인(HBLB[n])(210b[n])에 연결된다. [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n]) 및 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n]) 각각의 드레인은 접지에 연결된다. 또한, [n]번째 기록 선택 회로 제1 트랜지스터(312a[n])의 게이트는 [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n])의 게이트에 연결된다. 또한, [n]번째 기록 선택 회로 제2 트랜지스터(312b[n])의 게이트는 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n])의 게이트에 연결된다.
예시적인 실시예에서, [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n]) 및 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n]) 및 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n]) 각각은 대칭이다. 따라서, [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n]) 및 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다. 일부 예에서, [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n]) 및 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n])는 [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n])(즉, 기존의 트랜지스터들)보다 크기가 더 작다.
I/O 회로(302)는 [n]번째 기록 선택 제1 로직 회로(316a[n]) 및 [n]번째 기록 선택 제2 로직 회로(316b[n])를 더 포함한다. [n]번째 기록 선택 제1 로직 회로(316a[n]) 및 [n]번째 기록 선택 제2 로직 회로(316b[n]) 각각은 NOR 로직 게이트를 포함한다. 그러나, 다른 유형의 로직 회로도 본 개시의 범위 내에 있다.
[n]번째 기록 선택 제1 로직 회로(316a[n])의 제1 입력 단자는 데이터 입력 참(DT) 단자에 연결되고, [n]번째 기록 선택 제1 로직 회로(316a[n])의 제2 입력 단자는 [n]번째 기록 선택 비트(WYB[n]) 단자에 연결된다. [n]번째 기록 선택 제1 로직 회로(316a[n])의 출력 단자는 [n]번째 기록 선택 회로 제1 트랜지스터(312a[n]) 및 [n]번째 기록 선택 회로 제1 추가의 트랜지스터(314a[n]) 각각의 게이트에 연결된다.
[n]번째 기록 선택 제2 로직 회로(316b[n])의 제1 입력 단자는 데이터 입력 바(DB) 단자에 연결되고, [n]번째 기록 선택 제2 로직 회로(316b[n])의 제2 입력 단자는 [n]번째 기록 선택 비트(WYB[n]) 단자에 연결된다. [n]번째 기록 선택 제2 로직 회로(316b[n])의 출력 단자는 [n]번째 기록 선택 회로 제2 트랜지스터(312b[n]) 및 [n]번째 기록 선택 회로 제2 추가의 트랜지스터(314b[n]) 각각의 게이트에 연결된다. 예시적인 실시예에서, [n]번째 기록 선택 비트(WYB[n])가 로직 로우에 있을 때, [n]번째 기록 선택 제1 로직 회로(316a[n]) 및 [n]번째 기록 선택 제2 로직 회로(316b[n]) 모두에 의해 기록 동작이 선택된다. 그러나, [n]번째 기록 선택 비트(WYB[n])가 로직 하이에 있을 때, [n]번째 기록 선택 제1 로직 회로(316a[n]) 및 [n]번째 기록 선택 제2 로직 회로(316b[n]) 중 임의의 것에 의해서는 기록 동작이 선택되지 않는다. 또한, 기록 동작이 선택되는 경우, 그리고 데이터 입력 참(DT) 단자가 로직 하이에 있을 때, 1의 비트 값이 셀 어레이(104)에 기록된다. 또한, 기록 동작이 선택되는 경우, 그리고 데이터 입력 참(DT) 단자가 로직 로우에 있을 때, 0의 비트 값이 셀 어레이(104)에 기록된다.
I/O 회로(302)는 [n]번째 판독 선택 회로 제1 트랜지스터(318a[n]) 및 [n]번째 판독 선택 회로 제2 트랜지스터(318b[n])를 더 포함한다. [n]번째 판독 선택 회로 제1 트랜지스터(318a[n])의 소스는, [n]번째 비트 라인(LBL[n])(208a[n])에 연결된 [n]번째 프리-차지 회로 제1 트랜지스터(304a[n])의 드레인에 연결된다. 유사하게, [n]번째 판독 선택 회로 제2 트랜지스터(318b[n])의 소스는, [n]번째 상보적 비트 라인(LBLB[n])(208b[n])에 연결된 [n]번째 프리-차지 회로 제2 트랜지스터(304b[n])의 드레인에 연결된다. [n]번째 판독 선택 회로 제1 추가의 트랜지스터(318a[n])의 드레인은 데이터 라인(DL) 단자에 연결되고, [n]번째 판독 선택 회로 제2 트랜지스터(318b[n])의 드레인은 데이터 라인 바(DLB) 단자에 연결된다. 데이터 라인(DL) 및 데이터 라인 바(DLB) 단자는 셀 어레이(104)로부터 데이터를 판독하기 위해 사용된다.
또한, [n]번째 판독 선택 회로 제1 트랜지스터(318a[n])의 게이트는 [n]번째 판독 선택 회로 제2 트랜지스터(318b[n])의 게이트에 연결되고, 결국 [n]번째 판독 선택 비트(RYB[n]) 단자에 연결된다. 예시적인 실시예에서, [n]번째 판독 선택 비트(RYB[n])가 로직 로우에 있을 때, 판독 동작이 선택된다. 그러나, [n]번째 판독 선택 비트(RYB[n])가 로직 하이에 있을 때에는, 판독 동작이 선택되지 않는다.
예시적인 실시예에서, [n]번째 판독 선택 회로 제1 트랜지스터(318a[n]) 및 [n]번째 판독 선택 회로 제2 트랜지스터(318b[n]) 각각은 pMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, nMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n]번째 판독 선택 회로 제1 트랜지스터(318a[n]) 및 [n]번째 판독 선택 회로 제2 트랜지스터(318b[n]) 각각은 대칭이다. 따라서, [n]번째 판독 선택 회로 제1 트랜지스터(318a[n]) 및 [n]번째 판독 선택 회로 제2 트랜지스터(318b[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
도 4는 일부 실시예에 따른 네거티브 전압원 회로(402)를 갖는 메모리 디바이스(100)를 도시한다. 메모리 디바이스(100)의 네거티브 전압원 회로(402)는 네거티브 전압원 입력 단자(404) 및 네거티브 전압원 출력 단자(406)를 포함한다. 네거티브 전압원 입력 단자(404)는 기록 보조 신호(NBL_ENB로 표시됨)를 수신하도록 동작한다. 네거티브 전압원 출력 단자(406)는, 기록 동작을 위해, Vccmin을 낮추기 위해 제1 노드(214)에 인가되는 네거티브 전압(NVSS라고도 함)을 제공하도록 동작한다. 예를 들어, 네거티브 전압은, 복수의 비트 라인 쌍 및 복수의 추가의 비트 라인 쌍에 연결된 네거티브 전압원 출력 단자(406)에 제공된다.
도 4에 도시된 바와 같이, 네거티브 전압원 회로(402)는 네거티브 전압원 제1 로직 게이트(408), 네거티브 전압원 제2 로직 게이트(410), 네거티브 전압원 커패시터(412) 및 네거티브 전압원 트랜지스터(414)를 포함한다. 네거티브 전압원 제1 로직 게이트(408)의 출력은 네거티브 전압원 입력 단자(404)에 연결된다. 네거티브 전압원 제1 로직 게이트(406)의 출력은 네거티브 전압원 제2 로직 게이트(408)의 입력에 연결된다. 따라서, 네거티브 전압원 제1 로직 게이트(406)는 네거티브 전압원 제2 로직 게이트(408)의 입력에 대한 기록 보조 신호의 역(inverse)을 제공한다. 네거티브 전압원 제2 로직 게이트(408)는 반전된 기록 보조 신호의 역을 출력으로서 제공하도록 동작한다. 따라서, 네거티브 전압원 제1 로직 게이트(406) 및 네거티브 전압원 제2 로직 게이트(408)는 조합하여 지연 회로를 형성한다. 네거티브 전압원 제2 로직 게이트(408)의 출력은 네거티브 전압원 커패시터(412)의 제1 단자에 연결된다. 네거티브 전압원 커패시터(412)의 제2 단자는 네거티브 전압원 출력 단자(406)에 연결된다.
네거티브 전압원 트랜지스터(414)의 소스는 네거티브 전압원 출력 단자(406)에 연결된다. 네거티브 전압원 트랜지스터(414)의 드레인은 접지에 연결된다. 네거티브 전압원 트랜지스터(414)의 게이트는 네거티브 전압원 입력 단자(404)에 연결된다. 예시적인 실시예에서, 네거티브 전압원 트랜지스터(414)는 대칭이므로, 소스는 드레인으로서 선택될 수 있고, 드레인은 소스로서 선택될 수 있다. 또한, 네거티브 전압원 트랜지스터(414)가 nMOS 트랜지스터인 것으로 도시되어 있지만, 다른 유형의 트랜지스터도 본 개시의 범위 내에 있다. 예를 들어, 네거티브 전압원 트랜지스터(414)는 MOSFET, pMOS 트랜지스터 및 CMOS 트랜지스터일 수 있다.
일반적으로, 메모리 디바이스(100)에서의 기록 동작은 기록 인에이블 신호에 의해 트리거된다. 즉, 기록 인에이블 신호가 제1 로직 값에서 제2 로직 값으로(예를 들어, 낮은 로직 값에서 높은 로직 값으로, 또는 그 반대로) 변경될 때 기록 동작이 트리거된다. 기록 보조 신호는 기록 인에이블 신호로부터 발생될 수 있다. 예를 들어, 일부 예예서, 기록 보조 신호는 기록 인에이블 신호와 링크될 수 있고 기록 인에이블 신호에 응답할 수 있다. 기록 보조 신호를 발생시키기 위해 기록 보조 신호 발생기 회로(미도시)가 제공될 수 있다. 예를 들어, 기록 인에이블 신호가 기록 동작의 개시를 나타내는 로직 하이로 변경되는 경우, 기록 보조 신호는 또한 로직 로우 인에이블링 네거티브 전압원 회로(104)로 변경될 수 있다. 또한, 기록 인에이블 신호가 기록 동작의 종료를 나타내는 로직 로우로 변경되는 경우, 기록 보조 신호는 로직 로우 디스에이블링 네거티브 전압원 회로(402)로 변경될 수 있다.
기록 동작 동안, 기록 보조 신호가 로직 하이에 있을 때, 네거티브 전압원 트랜지스터(414)의 게이트 또한 로직 하이에 있으며, 이는 네거티브 전압원 트랜지스터(414)를 스위치 온시켜 네거티브 전압원 커패시터(412)의 차징을 초래한다. 이러한 구성에서, 네거티브 전압원 회로(402)는 인에이블되지 않은 것 또는 디스에이블된 것으로 라벨링된다. 그러나, 기록 보조 신호가 로직 로우로 변경되는 경우, 네거티브 전압원 트랜지스터(414)의 게이트 또한 로직 로우에 있으며, 이는 네거티브 전압원 트랜지스터(414)를 스위치 오프시킨다. 이것은 네거티브 전압원 커패시터(412)로부터의 방전을 야기하고, 이는 네거티브 전압원 출력 단자(406)의 전압을 음의 값으로 구동시킨다. 이 네거티브 전압은 비트 라인(BL)에 제공되며, 이는 비트 라인(BL)에 커플링된 비트 셀들에 대해 수행된 기록 동작을 위한 부스트를 제공한다. 이러한 구성에서, 네거티브 전압원 회로(402)는 인에이블된 것으로 라벨링된다.
도 5는 일부 실시예에 따른, 복수의 이퀄라이저 스위치를 갖는 메모리 디바이스(100)를 도시한다. 일부 예에서, 셀 어레이(104)의 각 열마다 하나의 이퀄라이저 스위치가 제공된다. 예를 들어, 도 5에 도시된 바와 같이, 메모리 디바이스(100)의 셀 어레이(102)는 [n-1]번째 이퀄라이저 스위치(502[n-1]) 및 [n]번째 이퀄라이저 스위치(502[n])를 포함한다. [n-1]번째 이퀄라이저 스위치(502[n-1]) 및 [n]번째 이퀄라이저 스위치(502[n]) 각각은 트랜지스터, 예를 들어 pMOS 트랜지스터이다. 그러나 다른 유형의 트랜지스터도 본 개시의 범위 내에 있다. 예를 들어, [n-1]번째 이퀄라이저 스위치(502[n-1]) 및 [n]번째 이퀄라이저 스위치(502[n]) 각각은 MOSFET, nMOS 트랜지스터 및 CMOS 트랜지스터일 수 있다.
[n-1]번째 이퀄라이저 스위치(502[n-1])의 소스는 [n-1]번째 비트 라인(LBL[n-1])(508a[n-1])에 연결된다. [n-1]번째 이퀄라이저 스위치(502[n-1])의 드레인은 [n-1]번째 상보적 비트 라인(LBLB[n-1])(508b[n-1])에 연결된다. 예시적인 실시예에서, [n-1]번째 이퀄라이저 스위치(502[n-1])는 대칭이므로, 소스는 드레인으로 선택될 수 있고, 드레인은 소스로 선택될 수 있다.
또한, [n]번째 이퀄라이저 스위치(502[n])의 소스는 [n]번째 비트 라인(LBL[n])(508a[n])에 연결된다. [n]번째 이퀄라이저 스위치(502[n])의 드레인은 [n]번째 상보적 비트 라인(LBLB[n])(508b[n])에 연결된다. 예시적인 실시예에서, [n]번째 이퀄라이저 스위치(502[n])도 대칭이므로, 소스는 드레인으로 선택될 수 있고, 드레인은 소스로 선택될 수 있다.
[n-1]번째 이퀄라이저 스위치(502[n-1]) 및 [n]번째 이퀄라이저 스위치(502[n]) 각각의 게이트는 이퀄라이저 비트(EQB) 단자(506)를 통해 이퀄라이저 드라이버(504)에 연결된다. 이퀄라이저 드라이버(504)는, [n-1]번째 이퀄라이저 스위치(502[n-1]) 및 [n]번째 이퀄라이저 스위치(502[n]) 각각의 스위칭을 제어하도록 동작한다. 예를 들어, 이퀄라이저 드라이버(504)는 이퀄라이저 비트(EQB) 단자(506)를 로직 하이 또는 로직 로우로 차징한다. 이퀄라이저 비트(EQB) 단자(506)가 로직 하이로 차징될 때, 그것은 [n-1]번째 이퀄라이저 스위치(502[n-1]) 및 [n]번째 이퀄라이저 스위치(502[n]) 각각을 스위치 오프시킨다. 확장하여, 이퀄라이저 비트(EQB) 단자(506)가 로직 로우로 차징될 때, 그것은 [n-1]번째 이퀄라이저 스위치(502[n-1]) 및 [n]번째 이퀄라이저 스위치(502[n]) 각각을 스위치 온시킨다. 예시적인 실시예에서, 이퀄라이저 비트(EQB) 단자(506)는 프리-차지 바 PCB 단자에 연결된 것과 같다.
스위치 온되면, 복수의 이퀄라이저 스위치 중 하나의 이퀄라이저 스위치는 비트 라인 쌍의 비트 라인을 비트 라인 쌍의 상보적 비트 라인과 연결하고, 이에 의해 비트 라인 쌍의 비트 라인 및 상보적 비트 라인 각각의 프리-차징을 가속화한다. 예를 들어, 스위치 온되면, [n-1]번째 이퀄라이저 스위치(502[n-1])는 [n-1]번째 비트 라인(LBL[n-1])(508a[n-1])을 [n-1]번째 상보적 비트 라인(LBLB[n-1])(508b[n-1])에 연결한다. [n-1]번째 비트 라인(LBL[n-1])(508a[n-1])을 [n-1]번째 상보적 비트 라인(LBLB[n-1])(508b[n-1])에 연결함으로써, [n-1]번째 이퀄라이저 스위치(502[n-1])는 [n-1]번째 비트 라인(LBL[n-1])(508a[n-1])의 전위를 [n-1]번째 상보적 비트 라인(LBLB[n-1])(508b[n-1])의 전위와 이퀄라이징한다. 유사하게, 스위치 온되면, [n]번째 이퀄라이저 스위치(502[n])는 [n]번째 비트 라인(LBL[n])(508a[n])을 [n]번째 상보적 비트 라인(LBLB[n])(508b[n])에 연결한다. [n]번째 비트 라인(LBL[n])(508a[n])을 [n]번째 상보적 비트 라인(LBLB[n])(508b[n])에 연결함으로써, [n]번째 이퀄라이저 스위치(502[n])는 [n]번째 비트 라인(LBL[n])(508a[n])의 전위를 [n]번째 상보적 비트 라인(LBLB[n])(508b[n])의 전위와 이퀄라이징한다.
도 6은 추가의 비트 라인 쌍이 기록 선택 로직 회로들에 의해 직접 구동되는 메모리(100)를 도시하는 도면이다. 도 6에 도시된 바와 같이, [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])은 [n-1]번째 기록 바(WC[n-1])(602a[n-1])와 연관되고, [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])은 [n-1]번째 기록 참(WT[n-1])(602b[n-1])과 연관된다. 예시적인 실시예에서, [n-1]번째 기록 바(WC[n-1])(602a[n-1]))는 [n-1]번째 기록 선택 제1 로직 회로(316a[n-1])에 의해 구동된다. 즉, [n-1]번째 기록 선택 제1 로직 회로(316a[n-1])의 출력은 [n-1]번째 기록 바(WC[n-1])(602a[n-1])에 연결된다. 또한, [n-1]번째 기록 바(WC[n-1])(602a[n-1]))도 [n-1]번째 제1 연결 스위치(604a[n-1])의 게이트에 연결된다. [n-1]번째 제1 연결 스위치(604a[n-1])의 소스는 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])에 연결되고, [n-1]번째 제1 연결 스위치(604a[n-1])의 드레인은 접지에 연결된다.
유사하게, [n-1]번째 기록 참(WT[n-1])(602b[n-1])은 [n-1]번째 기록 선택 제2 로직 회로(316b[n-1])에 의해 구동된다. 즉, [n-1]번째 기록 선택 제2 로직 회로(316b[n-1])의 출력은 [n-1]번째 기록 참(WT[n-1])(602b[n-1])에 연결된다. 또한, [n-1]번째 기록 참(WT[n-1])(602b[n-1])도 [n-1]번째 제2 연결 스위치(604b[n-1])의 게이트에 연결된다. [n-1]번째 제2 연결 스위치(604b[n-1])의 소스는 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])에 연결되고, [n-1]번째 제2 연결 스위치(604b[n-1])의 드레인은 접지에 연결된다.
예시적인 실시예에서, [n-1]번째 제1 연결 스위치(604a[n-1]) 및 [n-1]번째 제2 연결 스위치(604a[n-1]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n-1]번째 제1 연결 스위치(604a[n-1]) 및 [n-1]번째 제2 연결 스위치(604b[n-1]) 각각은 대칭이다. 즉, [n-1]번째 제1 연결 스위치(604a[n-1]) 및 [n-1]번째 제2 연결 스위치(604b[n-1]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
기록 동작에서, [n-1]번째 기록 선택 비트(WYB[n-1])가 로직 로우에 있을 때, [n-1]번째 기록 바(WC[n-1])(602a)[n-1]) 및 [n-1]번째 기록 참(WT[n-1])(602b[n-1])가 모두 선택된다. 또한, [n-1]번째 기록 바(WC[n-1])(602a[n-1]) 및 [n-1]번째 기록 참(WT[n-1])(602b[n-1])이 모두 로직 하이에 있을 때, [n-1]번째 제1 연결 스위치(604a[n-1]) 및 [n-1]번째 제2 연결 스위치(604a[n-1])는 모두 스위치 온된다. 기록 동작 동안, [n-1]번째 기록 바(WC[n-1])(602a[n-1]) 및 [n-1]번째 기록 참(WT[n-1])(602b[n-1])이 모두 로직 로우인 경우, 데이터가 기록되지 않는다. 그러나, [n-1]번째 기록 바(WC[n-1])(602a[n-1])가 로직 하이에 있고, [n-1]번째 기록 참(WT[n-1])(602b[n-1])이 로직 로우에 있을 때, 0의 비트 값이 기록된다. 또한, [n-1]번째 기록 바(WC[n-1])(602a[n-1])가 로직 하이에 있고, [n-1]번째 기록 참(WT[n-1])(602b[n-1])이 로직 하이에 있을 때, 1의 비트 값이 기록된다.
도 6을 계속하여 참조하면, [n]번째 비트 라인(LBL[n])(208a[n])은 [n]번째 기록 바(WC[n])(602a[n])와 연관되고, [n]번째 상보적 비트 라인(LBLB[n])(208b[n])은 [n]번째 기록 참(WT[n])(602b[n])과 연관된다. 예시적인 실시예에서, [n]번째 기록 바(WC[n])(602a[n]))는 [n]번째 기록 선택 제1 로직 회로(316a[n])에 의해 구동된다. 즉, [n]번째 기록 선택 제1 로직 회로(316a[n])의 출력은 [n]번째 기록 바(WC[n])(602a[n])에 연결된다. 또한, [n]번째 기록 바(WC[n])(602a[n]))도 [n]번째 제1 연결 스위치(604a[n])의 게이트에 연결된다. [n]번째 제1 연결 스위치(604a[n])의 소스는 [n]번째 비트 라인(LBL[n])(208a[n])에 연결되고, [n]번째 제1 연결 스위치(604a[n])의 드레인은 접지에 연결된다.
유사하게, [n]번째 기록 참(WT[n])(602b[n])은 [n]번째 기록 선택 제2 로직 회로(316b[n])에 의해 구동된다. 즉, [n]번째 기록 선택 제2 로직 회로(316b[n])의 출력은 [n]번째 기록 참(WT[n])(602b[n])에 연결된다. 또한, [n]번째 기록 참(WT[n])(602b[n])도 [n]번째 제2 연결 스위치(604b[n])의 게이트에 연결된다. [n]번째 제2 연결 스위치(604b[n])의 소스는 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])에 연결되고, [n]번째 제2 연결 스위치(604b[n])의 드레인은 접지에 연결된다.
예시적인 실시예에서, [n]번째 제1 연결 스위치(604a[n]) 및 [n]번째 제2 연결 스위치(604a[n]) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, [n]번째 제1 연결 스위치(604a[n]) 및 [n]번째 제2 연결 스위치(604b[n]) 각각은 대칭이다. 즉, [n]번째 제1 연결 스위치(604a[n]) 및 [n]번째 제2 연결 스위치(604b[n]) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
기록 동작에서, [n]번째 기록 선택 비트(WYB[n])가 로직 로우에 있을 때, [n]번째 기록 바(WC[n])(602a)[n]) 및 [n]번째 기록 참(WT[n])(602b[n])이 모두 선택된다. 또한, [n]번째 기록 바(WC[n])(602a[n]) 및 [n]번째 기록 참(WT[n])(602b[n])이 모두 로직 하이에 있을 때, [n]번째 제1 연결 스위치(604a[n]) 및 [n]번째 제2 연결 스위치(604a[n])가 모두 스위치 온된다. 기록 동작 동안, [n]번째 기록 바(WC[n])(602a[n]) 및 [n]번째 기록 참(WT[n])(602b[n])이 모두 로직 로우인 경우, 데이터가 기록되지 않는다. 그러나, [n]번째 기록 바(WC[n])(602a[n])가 로직 하이에 있고, [n]번째 기록 참(WT[n])(602b[n])이 로직 로우에 있을 때, 0의 비트 값이 기록된다. 또한, [n]번째 기록 바(WC[n])(602a[n])가 로직 하이에 있고, [n]번째 기록 참(WT[n])(602b[n])이 로직 하이에 있을 때, 1의 비트 값이 기록된다.
예시적인 실시예에서, 다중-포트 셀들을 갖는 메모리 디바이스들을 위해 추가의 비트 라인 쌍들이 제공될 수 있다. 도 7은 일부 실시예에 따른, 듀얼 포트 셀(702)을 포함하는 메모리 디바이스(700)를 도시하는 도면이다. 도 7에 도시된 바와 같이, 메모리 디바이스(700)의 듀얼 포트 셀(702)은 제1 포트(즉, 포트(A)) 및 제2 포트(즉, 포트(B))를 포함한다. 메모리 디바이스(700)는 제1 비트 라인 쌍(즉, 제1 비트 라인(A_LBL)(704a1) 및 제1 상보적 비트 라인(A_LBLB 704b1)) 및 제2 비트 라인 쌍(즉, 제2 비트 라인(B_LBL)(704a2) 및 제2 상보적 비트 라인(B_LBLB 704b2))을 더 포함한다. 제1 비트 라인(A_LBL)(704a1) 및 제1 상보적 비트 라인(A_LBLB 704b1)은 포트(A)와 연관된다. 또한, 제2 비트 라인(B_LBL)(704a2) 및 제2 상보적 비트 라인(B_LBLB 704b2)은 포트(B)와 연관된다.
또한, 메모리 디바이스(700)는 제1 추가의 비트 라인 쌍(즉, 제1 추가의 비트 라인(A_HBL)(706a1) 및 제1 추가의 상보적 비트 라인(A_HBLB 706b1)) 및 제2 추가의 비트 라인 쌍(즉, 제2 추가의 비트 라인(B_HBL)(706a2) 및 제2 추가의 상보적 비트 라인(B_HBLB 706b2))을 포함한다. 추가의 비트 라인 쌍들의 각각은 대응하는 비트 라인 쌍에 연결 가능하다. 예를 들어, 제1 추가의 비트 라인 쌍은 제1 비트 라인 쌍에 연결 가능하고, 제2 추가의 비트 라인 쌍은 제2 비트 라인 쌍에 연결 가능하다. 추가의 비트 라인 쌍들은 복수의 스위치를 통해 대응하는 비트 라인 쌍에 연결 가능하다. 예를 들어, 메모리 디바이스(700)는 복수의 스위치, 즉 제1 트랜지스터(710a), 제1 추가의 트랜지스터(710b), 제2 트랜지스터(712a) 및 제2 추가의 트랜지스터(712b)를 포함한다.
도 7에 도시된 바와 같이, 제1 트랜지스터(710a)의 소스는 제1 비트 라인(704a1)에 연결되고, 제1 트랜지스터(710a)의 드레인은 제1 추가의 비트 라인(706a1)에 연결된다. 유사하게, 제1 추가의 트랜지스터(710b)의 소스는 제1 상보적 비트 라인(704b1)에 연결되고, 제1 추가의 트랜지스터(710b)의 드레인은 제1 추가의 상보적 비트 라인(706b1)에 연결된다. 제1 트랜지스터(710a) 및 제1 추가의 트랜지스터(710b) 각각의 게이트는 제1 기록 인에이블 라인(A_WEL)(708a)에 연결된다.
예시적인 실시예에서, 제1 트랜지스터(710a) 및 제1 추가의 트랜지스터(710b) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, 제1 트랜지스터(710a) 및 제1 추가의 트랜지스터(710b) 각각은 대칭이다. 즉, 제1 트랜지스터(710a) 및 제1 추가의 트랜지스터(710b) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
예시적인 실시예에서, 제1 기록 인에이블 라인(A_WEL)(708a)이 로직 하이 및 로직 로우에 각각 있을 때, 각각의 제1 트랜지스터(710a) 및 제1 추가의 트랜지스터(710b)는 각각 스위치 온 및 스위치 오프된다. 따라서, 제1 워드 인에이블 라인(A_WEL)(708a)이 로직 하이에 있을 때, 제1 트랜지스터(710a)는 스위치 온되고, 제1 비트 라인(704a1)은 제1 추가의 비트 라인(706a1)에 연결된다. 또한, 제1 워드 인에이블 라인(A_WEL)(708a)이 로직 하이에 있을 때, 제1 추가의 트랜지스터(710b)는 스위치 온되고, 제1 추가의 비트 라인(704b1)은 제1 추가의 상보적 비트 라인(706b1)에 연결된다.
제1 워드 인에이블 라인(A_WEL)(708a)이 로직 로우에 있을 때, 제1 트랜지스터(710a)는 스위치 오프되고, 제1 비트 라인(704a1)은 제1 추가의 비트 라인(706a1)에 연결되지 않는다(또는 그로부터 연결 해제된다). 또한, 제1 워드 인에이블 라인(A_WEL)(708a)이 로직 로우에 있을 때, 제1 추가의 트랜지스터(710b)는 스위치 오프되고, 제1 추가의 비트 라인(704b1)은 제1 추가의 상보적 비트 라인(706b1)에 연결되지 않는다(또는 그로부터 연결 해제된다). 예시적인 실시예에서, 제1 워드 인에이블 라인(A_WEL)(708a)은 기록 동작 동안 로직 하이에 있고, 제1 워드 인에이블 라인(A_WEL)(708a)은 판독 동작 동안 로직 로우에 있다.
도 7을 계속하여 참조하면, 제2 트랜지스터(712a)의 소스는 제2 비트 라인(704a2)에 연결되고, 제2 트랜지스터(712a)의 드레인은 제2 추가의 비트 라인(706a2)에 연결된다. 유사하게, 제2 추가의 트랜지스터(712b)의 소스는 제2 상보적 비트 라인(704b2)에 연결되고, 제2 추가의 트랜지스터(712b)의 드레인은 제2 추가의 상보적 비트 라인(706b2)에 연결된다. 제2 트랜지스터(712a) 및 제1 추가의 트랜지스터(712b) 각각의 게이트는 제2 기록 인에이블 라인(B_WEL)(708b)에 연결된다.
예시적인 실시예에서, 제2 트랜지스터(712a) 및 제2 추가의 트랜지스터(712b) 각각은 nMOS 트랜지스터이다. 그러나, 다른 유형의 트랜지스터, 예를 들어 MOSFET, pMOS 트랜지스터, CMOS 트랜지스터 등도 본 개시의 범위 내에 있다. 또한, 제2 트랜지스터(712a) 및 제2 추가의 트랜지스터(712b) 각각은 대칭이다. 즉, 제2 트랜지스터(712a) 및 제2 추가의 트랜지스터(712b) 각각의 소스는 드레인일 수 있고, 드레인은 소스일 수 있다.
예시적인 실시예에서, 제2 기록 인에이블 라인(B_WEL)(708b)이 로직 하이 및 로직 로우에 각각 있는 경우, 각각의 제2 트랜지스터(712a) 및 제2 추가의 트랜지스터(712b)는 각각 스위치 온 및 스위치 오프된다. 예를 들어, 제2 워드 인에이블 라인(B_WEL)(708b)이 로직 하이에 있을 때, 제2 트랜지스터(712a)는 스위치 온되고, 제2 비트 라인(704a2)은 제2 추가의 비트 라인(706a2)에 연결된다. 또한, 제2 기록 인에이블 라인(B_WEL)(708b)이 로직 하이에 있을 때, 제2 추가의 트랜지스터(712b)는 스위치 온되고, 제2 추가의 비트 라인(704b2)은 제2 추가의 상보적 비트 라인(706b2)에 연결된다.
그러나, 제2 워드 인에이블 라인(B_WEL)(708b)이 로직 로우에 있을 때, 제2 트랜지스터(712a)는 스위치 오프되고, 제2 비트 라인(704a2)은 제2 추가의 비트 라인(706a2)에 연결되지 않는다(또는 그로부터 연결 해제된다). 또한, 제2 워드 인에이블 라인(B_WEL)(708b)이 로직 로우에 있을 때, 제2 추가의 트랜지스터(712b)는 스위치 오프되고, 제2 추가의 비트 라인(704b2)은 제2 추가의 상보적 비트 라인(706b2)에 연결되지 않는다(또는 그로부터 연결 해제된다). 예시적인 실시예에서, 제2 워드 인에이블 라인(B_WEL)(708b)은 기록 동작 동안 로직 하이에 있고, 제2 워드 인에이블 라인(B_WEL)(708b)은 판독 동작 동안 로직 로우에 있다. 따라서, 추가의 비트 라인 쌍들은 기록 동작 동안 대응하는 기존의 비트 라인 쌍들에 연결된다.
도 8은 메모리 디바이스를 동작시키는 방법(800)의 단계들을 도시한다. 방법(800)의 단계들은 본 개시의 도 1-7을 참조하여 논의된 메모리 디바이스들을 동작시키기 위해 실행될 수 있다. 예시적인 실시예에서, 방법(800)의 단계들은 로직 디바이스들 및 형성된 구성 요소들을 사용하여 수행될 수 있다. 또한, 방법(800)의 단계들은 프로세서 및 메모리를 사용하여 수행될 수도 있다. 예를 들어, 방법(800)의 단계들은 컴퓨터 판독 가능 매체상에 명령어로서 저장되고, 프로세서에 의해 실행되는 경우 명령어는 방법(800)의 단계들을 수행하도록 프로세서를 구성한다. 컴퓨터 판독 가능 매체는 비-일시적 컴퓨터 판독 가능 매체일 수 있다.
방법(800)의 블록(810)에서, 기록 인에이블 신호가 수신된다. 기록 인에이블 신호는 메모리 디바이스(100)에 데이터를 기록하기 위해 수신된다. 메모리 디바이스(100)는 복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀을 포함한다. 복수의 열 각각은 복수의 메모리 셀 중 제1 복수의 메모리 셀을 포함하고, 복수의 행 각각은 복수의 메모리 셀 중 제2 복수의 메모리 셀을 포함한다.
방법(800)의 블록(820)에서, 기록 인에이블 신호의 수신에 응답하여 메모리 디바이스(100)의 제1 열이 선택된다. 예를 들어, 기록 인에이블 신호에 응답하여, 메모리 디바이스(100)의 [n-1]번째 열(204)이 선택된다. 다른 예에서, 기록 인에이블 신호에 응답하여, 메모리 디바이스(100)의 [n]번째 열(206)이 선택된다.
방법(800)의 블록(830)에서, 제1 열과 연관된 제1 비트 라인 쌍이 프리-차징된다. 예를 들어, [n-1]번째 열(204)이 선택되면, [n-1]번째 비트 라인(LBL[n-1])(208a[n-1]) 및 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])이 미리 결정된 전위로 프리-차징된다. [n]번째 열(206)이 선택되면, [n]번째 비트 라인(LBL[n])(208a[n]) 및 [n]번째 상보적 비트 라인(LBLB[n])(208b[n])이 미리 결정된 전위로 프리-차징된다.
방법(800)의 블록(840)에서, 제1 비트 라인 쌍과 연관된 제2 비트 라인 쌍이 제1 비트 라인 쌍에 연결된다. 제2 비트 라인 쌍은 복수의 스위치를 통해 제1 비트 라인 쌍에 연결 가능하다. 예를 들어, [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1]) 및 [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])은 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1]) 및 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])에 각각 연결된다. 예를 들어, [n-1]번째 추가의 비트 라인(HBL[n-1])(210a[n-1])은, [n-1]번째 제1 스위치(212a0[n-1]) 및 [n-1]번째 제2 스위치(212a1[n-1])를 통해 [n-1]번째 비트 라인(LBL[n-1])(208a[n-1])에 연결된다. 또한, [n-1]번째 추가의 상보적 비트 라인(HBLB[n-1])(210b[n-1])은, [n-1]번째 제1 상보적 스위치(212b0[n-1]) 및 [n-1]번째 제2 상보적 스위치(212b1[n-1])를 통해 [n-1]번째 상보적 비트 라인(LBLB[n-1])(208b[n-1])에 연결된다.
예시적인 실시예에 따르면, 메모리 디바이스는, 복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀 - 매트릭스의 복수의 열 중 제1 열은, 복수의 메모리 셀 중 제1 복수의 메모리 셀, 제1 복수의 메모리 셀 각각에 연결된 제1 비트 라인 쌍, 및 복수의 스위치를 통해 제1 비트 라인 쌍에 연결 가능한 제2 비트 라인 쌍을 포함함 - 을 포함한다.
예시적인 실시예에 따르면, 메모리 디바이스는, 복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀 - 복수의 열 각각은 복수의 메모리 셀 중 제1 복수의 메모리 셀을 포함함 -, 복수의 제1 비트 라인 쌍 - 복수의 제1 비트 라인 쌍 중 각각의 제1 비트 라인 쌍은 복수의 열에 있는 열의 제1 복수의 메모리 셀에 연결됨 -, 및 복수의 제2 비트 라인 쌍 - 복수의 제2 비트 라인 쌍 중 각각의 제2 비트 라인 쌍은 복수의 제1 비트 라인 쌍 중에 있는 제1 비트 라인 쌍과 연관되고, 각각의 제2 비트 라인 쌍은 복수의 스위치를 통해 연관된 제1 비트 라인 쌍에 연결 가능함 - 을 포함한다.
예시적인 실시예에 따르면, 메모리 디바이스를 동작시키는 방법은, 메모리 디바이스에 데이터를 기록하기 위한 기록 인에이블 신호를 수신하는 단계, 기록 인에이블 신호의 수신에 응답하여, 메모리 디바이스의 제1 열을 선택하는 단계, 제1 열과 연관된 제1 비트 라인 쌍을 프리-차징하는 단계, 및 제1 비트 라인 쌍과 연관된 제2 비트 라인 쌍을 제1 비트 라인 쌍에 연결하는 단계 - 제2 비트 라인 쌍은 복수의 스위치를 통해 제1 비트 라인 쌍에 연결 가능함 - 를 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조물체를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 메모리 디바이스에 있어서,
복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀을 포함하며,
상기 매트릭스의 복수의 열 중 제1 열은:
상기 복수의 메모리 셀 중 제1 복수의 메모리 셀,
상기 제1 복수의 메모리 셀 각각에 연결된 제1 비트 라인 쌍, 및
복수의 스위치를 통해 상기 제1 비트 라인 쌍에 연결 가능한 제2 비트 라인 쌍
을 포함하는 것인, 메모리 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 제2 비트 라인 쌍은 제2 비트 라인 및 제2 상보적 비트 라인을 포함하고, 상기 제1 비트 라인은 상기 제2 비트 라인에 연결 가능하고, 상기 제1 상보적 비트 라인은 상기 제2 상보적 비트 라인에 연결 가능한 것인, 메모리 디바이스.
실시예 3. 실시예 2에 있어서,
상기 제1 비트 라인은 적어도 하나의 제1 스위치를 통해 상기 제2 비트 라인에 연결 가능하고, 상기 제1 상보적 비트 라인은 적어도 하나의 제2 스위치를 통해 상기 제2 상보적 비트 라인에 연결 가능한 것인, 메모리 디바이스.
실시예 4. 실시예 3에 있어서,
상기 적어도 하나의 제1 스위치 및 상기 적어도 하나의 제2 스위치 각각은 기록 인에이블 신호를 사용하여 기록 동작 동안 스위치 온(ON)되는 것인, 메모리 디바이스.
실시예 5. 실시예 2에 있어서,
상기 제1 비트 라인은 각각의 미리 결정된 개수의 행 이후에 제1 스위치를 통해 상기 제2 비트 라인에 연결 가능하고, 상기 제1 상보적 비트 라인은 상기 각각의 미리 결정된 개수의 행 이후에 제2 스위치를 통해 상기 제2 상보적 비트 라인에 연결 가능한 것인, 메모리 디바이스.
실시예 6. 실시예 5에 있어서,
상기 제1 스위치 및 상기 제2 스위치는, 스위치 온하기 위한 기록 인에이블 신호를 공유하는 것인, 메모리 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제1 비트 라인 쌍은 제1 금속층에 형성되고, 상기 제2 비트 라인 쌍은 제2 금속층에 형성되며, 상기 제2 금속층은 상기 제1 금속층과는 상이한 것인, 메모리 디바이스.
실시예 8. 실시예 1에 있어서,
상기 제1 비트 라인 쌍은 제1 금속층에 형성되고, 상기 제2 비트 라인 쌍은 제2 금속층에 형성되고, 상기 제2 금속층은 상기 제1 금속층보다 높은 금속층인 것인, 메모리 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제2 금속층은 상기 제1 금속층보다 적어도 두 층 높은 것인, 메모리 디바이스.
실시예 10. 실시예 1에 있어서,
이퀄라이저 스위치를 더 포함하고,
상기 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 이퀄라이저 스위치는 상기 제1 비트 라인을 상기 제1 상보적 비트 라인과 선택적으로 연결하는 것인, 메모리 디바이스.
실시예 11. 실시예 1에 있어서,
상기 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 제1 비트 라인은 이퀄라이저 스위치를 사용하여 상기 제1 상보적 비트 라인과 선택적으로 연결 가능하고, 상기 이퀄라이저 스위치는 미리 결정된 개수의 행마다 제공되는 것인, 메모리 디바이스.
실시예 12. 실시예 1에 있어서,
네거티브 전압원을 더 포함하고,
상기 네거티브 전압원은 인에이블될 때, 상기 제1 비트 라인 쌍 및 상기 제2 비트 라인 쌍에 네거티브 전압을 제공하도록 동작하는 것인, 메모리 디바이스.
실시예 13. 메모리 디바이스에 있어서,
복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀 - 상기 복수의 열 각각은 상기 복수의 메모리 셀 중 제1 복수의 메모리 셀을 포함함 - ;
복수의 제1 비트 라인 쌍 - 상기 복수의 제1 비트 라인 쌍의 각각의 제1 비트 라인 쌍은 상기 복수의 열에 있는 열의 상기 제1 복수의 메모리 셀에 연결됨 - ; 및
복수의 제2 비트 라인 쌍 - 상기 복수의 제2 비트 라인 쌍의 각각의 제2 비트 라인 쌍은 상기 복수의 제1 비트 라인 쌍 중에 있는 제1 비트 라인 쌍과 연관되고, 상기 각각의 제2 비트 라인 쌍은 복수의 스위치를 통해 상기 연관된 제1 비트 라인 쌍에 연결 가능함 -
을 포함하는, 메모리 디바이스.
실시예 14. 실시예 13에 있어서,
상기 각각의 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 각각의 제2 비트 라인 쌍은 제2 비트 라인 및 제2 상보적 비트 라인을 포함하고, 상기 제1 비트 라인은 상기 제2 비트 라인에 연결 가능하고, 상기 제1 상보적 비트 라인은 상기 제2 상보적 비트 라인에 연결 가능한 것인, 메모리 디바이스.
실시예 15. 실시예 14에 있어서,
상기 제1 비트 라인은 적어도 하나의 제1 스위치를 통해 상기 제2 비트 라인에 연결 가능하고, 상기 제1 상보적 비트 라인은 적어도 하나의 제2 스위치를 통해 상기 제2 상보적 비트 라인에 연결 가능한 것인, 메모리 디바이스.
실시예 16. 실시예 15에 있어서,
상기 적어도 하나의 제1 스위치 및 상기 적어도 하나의 제2 스위치는 n-채널 금속 산화물 반도체(n-channel Metal Oxide Semiconductor, nMOS) 트랜지스터인 것인, 메모리 디바이스.
실시예 17. 실시예 14에 있어서,
상기 제1 비트 라인은 적어도 하나의 이퀄라이저 스위치를 통해 상기 제1 상보적 비트 라인에 연결 가능한 것인, 메모리 디바이스.
실시예 18. 실시예 17에 있어서,
상기 적어도 하나의 이퀄라이저 스위치는 p-채널 금속 산화물 반도체(p-channel Metal Oxide Semiconductor, pMOS) 트랜지스터인 것인, 메모리 디바이스.
실시예 19. 메모리 디바이스를 동작시키는 방법에 있어서,
메모리 디바이스에 데이터를 기록하기 위한 기록 인에이블 신호를 수신하는 단계;
상기 기록 인에이블 신호의 수신에 응답하여, 상기 메모리 디바이스의 제1 열을 선택하는 단계;
상기 제1 열과 연관된 제1 비트 라인 쌍을 프리-차징하는 단계; 및
상기 제1 비트 라인 쌍과 연관된 제2 비트 라인 쌍을 상기 제1 비트 라인 쌍에 연결하는 단계 - 상기 제2 비트 라인 쌍은 복수의 스위치를 통해 상기 제1 비트 라인 쌍에 연결 가능함 -
를 포함하는, 메모리 디바이스를 동작시키는 방법.
실시예 20. 실시예 19에 있어서,
상기 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 제2 비트 라인 쌍은 제2 비트 라인 및 제2 상보적 비트 라인을 포함하고, 상기 제1 비트 라인 쌍에 연관된 제2 비트 라인 쌍을 상기 제1 비트 라인 쌍에 연결하는 단계는:
상기 제1 비트 라인을 상기 제2 비트 라인에 연결하는 단계, 및
상기 제1 상보적 비트 라인을 상기 제2 상보적 비트 라인에 연결하는 단계
를 포함하는 것인, 메모리 디바이스를 동작시키는 방법.

Claims (10)

  1. 메모리 디바이스에 있어서,
    복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀을 포함하며,
    상기 매트릭스의 복수의 열 중 제1 열은:
    상기 복수의 메모리 셀 중 제1 복수의 메모리 셀,
    상기 제1 복수의 메모리 셀 각각에 연결된 제1 비트 라인 쌍, 및
    복수의 스위치를 통해 상기 제1 비트 라인 쌍에 연결 가능한 제2 비트 라인 쌍
    을 포함하는 것인, 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 제2 비트 라인 쌍은 제2 비트 라인 및 제2 상보적 비트 라인을 포함하고, 상기 제1 비트 라인은 상기 제2 비트 라인에 연결 가능하고, 상기 제1 상보적 비트 라인은 상기 제2 상보적 비트 라인에 연결 가능한 것인, 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제1 비트 라인 쌍은 제1 금속층에 형성되고, 상기 제2 비트 라인 쌍은 제2 금속층에 형성되며, 상기 제2 금속층은 상기 제1 금속층과는 상이한 것인, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제1 비트 라인 쌍은 제1 금속층에 형성되고, 상기 제2 비트 라인 쌍은 제2 금속층에 형성되고, 상기 제2 금속층은 상기 제1 금속층보다 높은 금속층인 것인, 메모리 디바이스.
  5. 제4항에 있어서,
    상기 제2 금속층은 상기 제1 금속층보다 적어도 두 층 높은 것인, 메모리 디바이스.
  6. 제1항에 있어서,
    이퀄라이저 스위치를 더 포함하고,
    상기 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 이퀄라이저 스위치는 상기 제1 비트 라인을 상기 제1 상보적 비트 라인과 선택적으로 연결하는 것인, 메모리 디바이스.
  7. 제1항에 있어서,
    상기 제1 비트 라인 쌍은 제1 비트 라인 및 제1 상보적 비트 라인을 포함하고, 상기 제1 비트 라인은 이퀄라이저 스위치를 사용하여 상기 제1 상보적 비트 라인과 선택적으로 연결 가능하고, 상기 이퀄라이저 스위치는 미리 결정된 개수의 행마다 제공되는 것인, 메모리 디바이스.
  8. 제1항에 있어서,
    네거티브 전압원을 더 포함하고,
    상기 네거티브 전압원은 인에이블될 때, 상기 제1 비트 라인 쌍 및 상기 제2 비트 라인 쌍에 네거티브 전압을 제공하도록 동작하는 것인, 메모리 디바이스.
  9. 메모리 디바이스에 있어서,
    복수의 행 및 복수의 열의 매트릭스로 배열된 복수의 메모리 셀 - 상기 복수의 열 각각은 상기 복수의 메모리 셀 중 제1 복수의 메모리 셀을 포함함 - ;
    복수의 제1 비트 라인 쌍 - 상기 복수의 제1 비트 라인 쌍의 각각의 제1 비트 라인 쌍은 상기 복수의 열에 있는 열의 상기 제1 복수의 메모리 셀에 연결됨 - ; 및
    복수의 제2 비트 라인 쌍 - 상기 복수의 제2 비트 라인 쌍의 각각의 제2 비트 라인 쌍은 상기 복수의 제1 비트 라인 쌍 중에 있는 제1 비트 라인 쌍과 연관되고, 상기 각각의 제2 비트 라인 쌍은 복수의 스위치를 통해 상기 연관된 제1 비트 라인 쌍에 연결 가능함 -
    을 포함하는, 메모리 디바이스
  10. 메모리 디바이스를 동작시키는 방법에 있어서,
    메모리 디바이스에 데이터를 기록하기 위한 기록 인에이블 신호를 수신하는 단계;
    상기 기록 인에이블 신호의 수신에 응답하여, 상기 메모리 디바이스의 제1 열을 선택하는 단계;
    상기 제1 열과 연관된 제1 비트 라인 쌍을 프리-차징하는 단계; 및
    상기 제1 비트 라인 쌍과 연관된 제2 비트 라인 쌍을 상기 제1 비트 라인 쌍에 연결하는 단계 - 상기 제2 비트 라인 쌍은 복수의 스위치를 통해 상기 제1 비트 라인 쌍에 연결 가능함 -
    를 포함하는, 메모리 디바이스를 동작시키는 방법.
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