TWI509608B - 靜態隨機存取記憶體之行選擇多工器與方法及使用其的電腦記憶體次系統 - Google Patents

靜態隨機存取記憶體之行選擇多工器與方法及使用其的電腦記憶體次系統 Download PDF

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TWI509608B
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Description

靜態隨機存取記憶體之行選擇多工器與方法及使用其的電腦記憶體次系統 【相關申請案之交互參考】
本申請案主張Gotterba等人於2012年9月25日立案的美國專利申請案編號13/626,090之優先權，其名為「靜態隨機存取記憶體之行選擇多工器與方法及以及使用其之電腦記憶體次系統」(COLUMN SELECT MULTIPLEXER AND METHOD FOR STATIC RANDOM-ACCESS MEMORY AND COMPUTER MEMORY SUBSYSTEM EMPLOYING THE SAME)，其與本申請案共同受讓，並在此引述加入做為參照。
本申請案概略關於包括隨機存取記憶體(RAM,“Random-access memory”)的電腦記憶體次系統，尤指一種靜態隨機存取記憶體(SRAM)的行選擇多工器。
SRAM長期以來都做為快速記憶體的普遍選擇。為此原因，SRAM時常做為電腦系統中的快取記憶體，例如個人電腦(PC)與工作站等。SRAM因為其不需要被更新，因此速度明顯快於動態隨機存取記憶體(DRAM)，又因為讀取它並不需要機械式動作而比硬碟機要快非常多。
目前已經採取多種方法來增加SRAM速度。一種方法牽涉到改善記憶體位元格切換速度。另一種方法牽涉到利用針對大型SRAM陣列的電流感測。又另一種方法牽涉到預充電位元線到低於VDD 的位準。所有這些技術都有潛力。
本發明一種態樣提供一種行選擇多工器。在一具體實施例中，該行選擇多工器包括：(1)一第一開關，其具有經由一反向器耦合至一SRAM陣列的一位元線之一閘極，(2)一第二開關，其串聯耦合於該第一開關，並具有耦合至該SRAM陣列的一行選擇匯流排之一閘極，以及(3)一閂鎖器，其具有耦合至該等第一與第二開關之一輸入端。
本發明另一種態樣提供一種自一SRAM陣列的一位元格讀取資料的方法。在一具體實施例中，該方法包括以下步驟：(1)提供在該位元格中一倒反值到一第一場效電晶體的一閘極，(2)提供一行選擇信號到串聯耦合於該第一場效電晶體的一閘極，及(3)利用該等第一與第二場效電晶體僅在當該等第一與第二場效電晶體為ON時強制一閂鎖器的一輸入端為一邏輯零。
本發明又另一種態樣提供一記憶體次系統。在一具體實施例中，該記憶體次系統包括：(1)一記憶體控制器，(2)耦合於該記憶體控制器的一第一RAM陣列，(3)耦合於該記憶體控制器的一第二RAM陣列，及(4)耦合於該第一SRAM陣列與該第二RAM陣列的一行選擇多工器。在一具體實施例中，該行選擇多工器具有：(1)一第一開關，其具有耦合於該第一RAM陣列的一位元線之一閘極，(2)一第二開關，其串聯耦合於該第一開關，並具有耦合於該RAM陣列的一行選擇匯流排之一閘極，及(3)一閂鎖器，其具有耦合於該等第一與第二開關之一輸入端。
100‧‧‧記憶體次系統
110‧‧‧記憶體控制器
120‧‧‧第一(北)記憶體陣列
121‧‧‧字元線
122‧‧‧位元格
123‧‧‧位元格
130‧‧‧第二(南)記憶體陣列
131‧‧‧字元線
132‧‧‧位元格
133‧‧‧位元線
140‧‧‧匯流排
150‧‧‧列匯流排
160‧‧‧行匯流排
210‧‧‧接地端
220‧‧‧多工器北輸出讀取線
221‧‧‧反向器
222‧‧‧位元線場效電晶體
223‧‧‧行選擇場效電晶體
230‧‧‧多工器南輸出讀取線
231‧‧‧反向器
232‧‧‧位元線場效電晶體
233‧‧‧行選擇場效電晶體
240‧‧‧非及閘
250‧‧‧場效電晶體
260‧‧‧閂鎖器
301‧‧‧預充電場效電晶體
302,303‧‧‧反饋與保持器場效電晶體
311‧‧‧預充電場效電晶體
312,313‧‧‧反饋與保持器場效電晶體
410-490‧‧‧步驟
現在請參照以下配合該等附屬圖式的說明，其中：圖1為包含具有至少一行選擇多工器的SRAM之一種記憶體次系統的一具體實施例之方塊圖；圖2為可利用SRAM的一行選擇多工器之一具體實施例的混合式方塊/架構圖；圖3為關聯於圖2的行選擇多工器之預充電電路之一具體實施例的架構圖；及圖4為一種自一SRAM陣列的位元格讀取資料的方法之一具體實施例的流程圖。
如上所述，SRAM針對較高效能的PC與其它電腦系統具有顯著增進的記憶體速度。因此，已經進行許多重要的工作在於改善其設計的多種態樣藉此增進其速度。
但是，在此可瞭解到使用感測的位元值以及位元線被預充電的位準之方法時，記憶體位元格切換速度並不是記憶體遲滯的唯一來源。負責自該等記憶體位元格讀取資料的電路亦造成其本身的遲滯。
相關技術的專業人士很熟悉當一列記憶體位元格被同時啟動時，實際上僅是要讀取該列中的一位元格。因此，利用一行選擇多工器接收來自一列中該等位元格之每一者的資料，並基於亦由該行選擇多工器接收到的一行選擇信號來提供來自該等位元格中之一者的資料做為一輸出。
一種習用的行選擇多工器基本上使用n-通道金氧半導體(NMOS,“n-channel metal-oxide semiconductor”)場效電晶體(FET,“Field-effect transistor”)通道閘來將資料由位元線提供其輸入的資料傳輸到 其輸出。一行選擇信號被提供給該FET的閘極，且該資料被提供給它的源極。該FET會回應於該行選擇信號而切換，並傳送該資料至它的汲極。
在此可瞭解到通道閘在傳送時非常慢，因此一行選擇多工器之速度可藉由利用切換要比通道閘快的電路來增加。另可瞭解到一較快速的行選擇多工器將具有顯著的好處，不僅是配合於SRAM時，用於RAM也是一樣。
以往在減緩由通道閘造成之遲滯的嘗試中牽涉到直接將位元線投入到一邏輯閘的串接樹中。當此方法降低了關聯於通道閘的時間常數時，所需要之邏輯閘的樹會加長了資料必須被讀取所經過的關鍵路徑，且基本上需要較大的IC面積來實作，特別是對於具有大量輸入端的行選擇多工器。對面積而言較大即較昂貴，因此並非所需。
所需要的是一種本質上不同的行選擇多工器拓樸，其不僅避免通道閘，而且避免(基本上為互補金氧半導體或CMOS)邏輯閘的串接樹。因此，此處要介紹的是一行選擇多工器之多種具體實施例與一種自RAM(包括SRAM)讀取資料的方法。概言之，此處所介紹的該行選擇多工器之該等具體實施例利用了NMOS FET，但另使用該等位元線(經由反向器)來驅動該等FET的該等閘極。利用參照此處特定例示與說明的該等具體實施例時將可瞭解到該等閘極驅動的FET能夠比通道閘更為快速地切換，因此該創新的行選擇多工器提供一種更快速的方式來由SRAM讀取資料。該方法具體實施例呈現出類似的讀取速度增加。
此處亦說明了一記憶體次系統的多種具體實施例，因為使用了此處所揭示的該創新行選擇多工器或方法的具體實施例而可呈現出更快速的讀取時間。
圖1為包含具有至少一行選擇多工器(未示出)的SRAM之一種記憶體次系統100的一具體實施例之方塊圖。記憶體次系統100包括一記憶體控制器110、一第一記憶體陣列120與一第二記憶體陣列130。第一 與第二記憶體陣列120,130包括配置成列與行的位元格，並設置成每個位元格持有資料的一個位元。圖2顯示出在第一與第二記憶體陣列120,130之每一者中僅有一個位元格122,132。相對應的字元線121,131允許具有位元格122,123的該等列進行定址(寫入或讀取)，以及相對應的位元線123,133允許位元格122,123進行定址(寫入或讀取)。除此之外，記憶體控制器110設置成寫入資料到第一與第二記憶體陣列120,130，並自其讀取資料。因此，記憶體控制器110設置成轉譯收到的(例如經由一匯流排140)記憶體位址成為該等第一與第二記憶體陣列的列與行選擇信號。然後記憶體控制器110經由一或多個列匯流排150與一或多個行匯流排160傳遞該等列與行選擇信號。
在該例示的具體實施例中，該等列選擇信號被用於藉由使用字元線(包括字元線121,131)選擇在第一或第二記憶體陣列120,130中的一列。如上所述，此可使得一整列的位元格(包含資料的一個字元)可自第一或第二記憶體陣列120,130讀取。該字元被提供在個別關聯於該等位元格的列之位元線上(包括位元線123,133)。然後利用行選擇信號來於該等位元線當中選擇包含要經由記憶體控制器110傳回到其它電腦系統組件(例如一處理器(未示出))的資料之該條位元線。在所例示的具體實施例中，要自位元格傳送到記憶體次系統100之輸出端的速度有需要被增加。
在另一具體實施例中，首先讀取一整行，然後利用一列選擇多工器來於該被選擇的列中的該等行當中選擇要被傳回到記憶體控制器110之資料。本技術專業人士必須瞭解到不僅是由在該其它具體實施例中該列選擇多工器所執行的該功能係相同於在該例示的具體實施例中由該行選擇多工器所執行的功能，而事實上該等用語「行」與「列」為相對性用語，其係根據該記憶體陣列的方向而定。因此，相關技術的專業人士將可瞭解到一行選擇多工器在功能上亦可做為一列選擇多工器，其皆不背離本發明之範圍。
在已經說明一記憶體次系統的一具體實施例之後，現在將說明適用於該記憶體次系統的一行選擇多工器。因為記憶體次系統100剛好具有兩個陣列，即第一與第二記憶體陣列120、130，該行選擇多工器設置成利用兩個陣列來運作。為了說明圖2起見，該第一記憶體陣列將稱之為一北記憶體陣列，而該第二記憶體陣列將稱之為一南記憶體陣列。
圖2為可利用SRAM的一行選擇多工器之一具體實施例的混合式方塊/架構圖。在圖2中，該SRAM採用圖1的第一與第二記憶體陣列120,130的型式，其現在將稱之為該等北與南記憶體陣列。
該行選擇多工器具有對應於該北記憶體陣列的一第一區段，以及對應於該南記憶體陣列的一第二區段。圖2僅顯示出對應於該等北與南記憶體陣列中僅僅四行的該等第一與第二區段中的一部份。因此，該第一區段包括：
(1)對應於該北記憶體陣列的一行0之一部份，且具有耦合於一位元線FET 222-0(例如一NMOS FET)的一閘極之一反向器221-0，及串聯耦合於接地端GND 210與一多工器北輸出讀取線rmux_n 220之間的位元線FET 222-0的一行選擇FET 223-0(例如一NMOS FET)。一位元線rblb_n[0]係耦合於反向器221-0的該輸入端，而一行選擇線mux[0]耦合於行選擇FET 223-0的該閘極。
(2)對應於該北記憶體陣列的一行1之一部份，且具有耦合於一位元線FET 222-1的一閘極之一反向器221-1，及串聯耦合於接地端GND 210與多工器北輸出讀取線rmux_n 222之間的位元線FET 222-1的一行選擇FET 223-1。一位元線rblb_n[1]係耦合於反向器221-1的該輸入端，而一行選擇線mux[1]耦合於行選擇FET 223-1的該閘極。
(3)對應於該北記憶體陣列的一行2之一部份，且具有耦合於一位元線FET 222-2的一閘極之一反向器221-2，及串聯耦合於接地端GND 210與多工器北輸出讀取線rmux_n 220之間的位元線FET 222-2的一行選擇 FET 223-2。一位元線rblb_n[2]係耦合於反向器221-2的該輸入端，而一行選擇線mux[2]耦合於行選擇FET 223-2的該閘極。
(4)對應於該北記憶體陣列的一行3之一部份，且具有耦合於一位元線FET 222-3的一閘極之一反向器221-3，及串聯耦合於接地端GND 210與多工器北輸出讀取線rmux_n 220之間的位元線FET 222-3的一行選擇FET 223-3。一位元線rblb_n[3]係耦合於反向器221-3的該輸入端，而一行選擇線mux[3]耦合於行選擇FET 223-3的該閘極。
同樣地，該第二區段包括：
(1)對應於該南記憶體陣列的一行0之一部份，且具有耦合於一位元線FET 232-0的一閘極之一反向器231-0，及串聯耦合於接地端GND 210與多工器南輸出讀取線rmux_s 230之間的位元線FET 232-0的一行選擇FET 233-0。一位元線rblb_s[0]係耦合於反向器231-0的該輸入端，而該行選擇線mux[0]亦耦合於行選擇FET 233-0的該閘極。
(2)對應於該南記憶體陣列的一行1之一部份，且具有耦合於一位元線FET 232-1的一閘極之一反向器231-1，及串聯耦合於接地端GND 210與多工器南輸出讀取線rmux_s 230之間的位元線FET 232-1的一行選擇FET 233-1。一位元線rblb_s[1]係耦合於反向器231-1的該輸入端，而該行選擇線mux[1]亦耦合於行選擇FET 233-1的該閘極。
(3)對應於該南記憶體陣列的一行2之一部份，且具有耦合於一位元線FET 232-2的一閘極之一反向器231-2，及串聯耦合於接地端GND 210與多工器南輸出讀取線rmux_s 230之間的位元線FET 232-2的一行選擇FET 233-2。一位元線rblb_s[2]係耦合於反向器231-2的該輸入端，而該行選擇線mux[2]亦耦合於行選擇FET 233-2的該閘極。
(4)對應於該南記憶體陣列的一行3之一部份，且具有耦合於一位元線FET 232-3的一閘極之一反向器231-3，及串聯耦合於接地端GND 210與多工器南輸出讀取線rmux_s 230之間的位元線FET 232-3的一行選擇 FET 233-3。一位元線rblb_s[3]係耦合於反向器231-3的該輸入端，而該行選擇線mux[3]亦耦合於行選擇FET 233-3的該閘極。
該等多工器北與南輸出讀取線rmux_n與rmux_s 220,230係耦合於一NAND閘240的個別輸入端。該NAND閘的該輸出端耦合於被耦合在一閂鎖器260的該輸入端與一接地端GND之間的一FET 250之該閘極。
在圖2的具體實施例中，該等多工器北與南輸出讀取線rmux_n與rmux_s 220,230以及該等位元線(例如該等位元線rblb_n[0],rblb_n[1],rblb_n[2],rblb_n[3],rblb_s[0],rblb_s[1],rblb_s[2]與rblb_s[3])被預充電到一邏輯一，然後根據自一特定位元格讀取的該位元的狀態而被造成保持在該邏輯一，或是放電到一邏輯零。圖2並未顯示設置來預放電該等多工器北與南輸出讀取線rmux_n與rmux_s 220,230的預放電電路。但是，預放電電路之一具體實施例將顯示在圖3中，並配合圖3做說明。
現在將藉由示例來例示圖2之行選擇多工器的運作。在該示例中，將假設儲存在該北記憶體陣列的行0中的該位元將需要被讀取。因此，多工器北輸出讀取線rmux_n 220、多工器南輸出讀取線rmux_s 230，以及該北記憶體陣列的該等位元線，包括有rblb_n[0],rblb_n[1],rblb_n[2]與rblb_n[3]，皆被預充電到一邏輯一。一列選擇信號被設定，造成構成儲存在該北記憶體陣列的一特定列中的一字元之該等位元被施加於關聯於在該列中該等位元格的該等位元線上。因此，該等位元線rblb_n[0],rblb_n[1],rblb_n[2]與rblb_n[3]被造成來假設關聯於它們被關聯的該等位元格之數值(其保持該等位元線被充電到一邏輯一，或是如案例中可能的情況被放電到一邏輯零)。
將假設儲存在該北記憶體陣列的行0中的該位元為一邏輯零。因此，該位元線rblb_n[0]被放電到一邏輯零。該邏輯0被提供給反向器221-0，而使其輸出端成為一邏輯一。該邏輯一被提供給位元線FET 222-0 的該閘極。其它的邏輯位準被提供給其它位元線FET 222-1,222-2,222-3的該等閘極。
一行選擇信號被同時提供(例如來自圖1的該等一或多個行匯流排160)到行選擇FET 223-0的該閘極。因為行0為需要被讀取的該行，該行選擇信號為一邏輯一。其它行選擇信號被提供給其它行選擇FET 223-1,223-2,223-3的該等閘極。那些行選擇信號皆為邏輯零。
因此，位元線FET 222-0與行選擇FET 223-0被開啟為ON(閉路或導通)。此可使得多工器北輸出讀取線rmux_n 220被接地，且在其上被施加為一邏輯零。與此同時，對於該等南記憶體陣列位元線尚未發生預充電。另外，該南記憶體陣列中的行選擇信號皆為一邏輯零，或是並無列選擇信號在該南記憶體陣列中被設定。因此，多工器南輸出讀取線rmux_s 230維持被預充電在一邏輯一。因此，多工器北輸出讀取線rmux_n 220施加一邏輯零在NAND閘240的一上輸出端上，而多工器南輸出讀取線rmux_s 230施加一邏輯一在NAND閘240的一下輸入端上。根據其邏輯，NAND閘240於其輸出端提供一邏輯一，並提供給FET 250的該閘極，其為在該例示的具體實施例中一NMOS FET。該FET開啟為ON(閉路或導通)，接地閂鎖器260的該輸入端，使得閂鎖器260於其輸出端處提供一邏輯零。
可明顯看出如果儲存在該北記憶體陣列的行0中的該位元為一邏輯一，位元線FET 222-0將維持OFF。因此，多工器北輸出讀取線rmux_n 220將保持在一邏輯一，NAND閘240的兩個輸入端將為一邏輯一，NAND閘240的該輸出端都將為一邏輯零，FET 250將維持OFF，將閂鎖器260的該輸入端與接地絕緣，使得閂鎖器260於其輸出端處提供一邏輯一。
圖3為關聯於圖2的行選擇多工器之預充電電路的一具體實施例之架構圖。圖2僅顯示關聯於圖2的該行選擇多工器之一個區段的一 行之預充電電路，特定而言為該第一區段的行0(對應於該北記憶體陣列)。耦合於VDD的一預充電FET 301回應於一預充電信號blpc而開啟為ON，以預充電該位元線rblb_n[0]。在該例示的具體實施例中，預充電FET 301為一PMOS FET。亦耦合至VDD之串聯耦合的反饋與保持器FET 302,303回應於來自反向器221-0的該輸出的一信號與一保持器信號rkeepb而被開啟為ON，以閂鎖由預充電FET 301提供的該預充電。在該例示的具體實施例中，反饋與保持器FET 302,303為PMOS FET。
耦合於VDD的一預充電FET 311回應於一預充電信號(例如rmuxpc_n)而開啟為ON，以預充電多工器北輸出讀取線rmux_n 220。在該例示的具體實施例中，預充電FET 311為一PMOS FET。亦耦合於VDD之串聯耦合的反饋與保持器FET 312,313回應於來自NAND閘240的該輸出端的一信號與該保持器信號rkeepb而被開啟為ON，以閂鎖由預充電FET 311提供的該預充電。在該例示的具體實施例中，反饋與保持器FET 312,313為PMOS FET。
圖4為一種自一SRAM讀取資料的方法之一具體實施例的流程圖。該方法始於一開始步驟410，其係當需要讀取在一記憶體陣列中的一位元格時。在步驟420，耦合在該位元格與一第一FET的一閘極之間的一位元線被預充電到一邏輯一。在步驟430，耦合在一第二FET與一閂鎖器的一輸入端之間的一讀取線被預充電到一邏輯一。在步驟440，該閂鎖器的該輸入端被預充電到一邏輯一。
在步驟450，在該位元格中一倒反的數值被提供給該第一FET的該閘極。在一具體實施例中，步驟450的提供包括有倒反該數值。在步驟460，一行選擇信號被提供給串聯耦合於該第一FET的一第二FET的一閘極。在步驟470，該等第一與第二FET被用於施加一邏輯零到耦合於該閂鎖器的該輸入端的一NAND閘之一輸入端上。在步驟480，該等第一與第二FET另用於(經由該NAND閘)當該等第一與第二FET為ON時施 加該邏輯零在一閂鎖器的一輸入端上。該方法結束於一結束步驟490。
必須注意到上述方法之該等步驟可同時地或以任何順序來執行。例如，步驟420,430,440可同時地執行，而步驟460可在步驟450之後或之前執行。這些僅為其它具體實施例之示例。
上述的該等電路與方法之具體實施例會比一習用的通道閘式的多工器要快大約33%，其量測係由該字元線到該閂鎖器的該輸出端。此速度改善相當顯著。但是，該速度改善的大小有可能根據該SRAM架構的複雜度、製造與運作條件、及位元線長度而有些變化。
與本申請案相關的技術專業人士將可瞭解到可能對該等描述的具體實施例進行其它與進一步的加入、刪除、取代和修改。
221‧‧‧反向器
222‧‧‧位元線場效電晶體
223‧‧‧行選擇場效電晶體
240‧‧‧非及閘
250‧‧‧場效電晶體
301‧‧‧預充電場效電晶體
302、303‧‧‧反饋與保持器場效電晶體
311‧‧‧預充電場效電晶體
312、313‧‧‧反饋與保持器場效電晶體

Claims (10)

  1. 一種行選擇多工器，其包含：一第一場效電晶體，其具有經由該行選擇多工器之一反向器耦合於一隨機存取記憶體陣列的一位元線之一閘極；一第二場效電晶體，其串聯耦合於該第一場效電晶體，並具有耦合於該隨機存取記憶體陣列的一行選擇匯流排之一閘極；及一閂鎖器，其具有耦合於該等第一與第二場效電晶體之一輸入端，其中該反向器係非為該閂鎖器之部分。
  2. 如申請專利範圍第1項之行選擇多工器，另包含一耦合於該第二場效電晶體的一NAND閘。
  3. 如申請專利範圍第2項之行選擇多工器，另包含一耦合於該NAND閘與該閂鎖器之間的一場效電晶體。
  4. 如申請專利範圍第1項之行選擇多工器，另包含關聯於該位元線的一預充電場效電晶體。
  5. 如申請專利範圍第1項之行選擇多工器，另包含關聯於該位元線的一保持器場效電晶體。
  6. 如申請專利範圍第1項之行選擇多工器，其中該隨機存取記憶體陣列為一靜態隨機存取記憶體陣列。
  7. 一種記憶體次系統，其包含： 一記憶體控制器；一第一隨機存取記憶體陣列，其耦合於該記憶體控制器；一第二隨機存取記憶體陣列，其耦合於該記憶體控制器；及一行選擇多工器，其耦合於該第一隨機存取記憶體陣列與該第二隨機存取記憶體陣列，並包括：一第一場效電晶體，其具有經由之一反向器耦合於該第一隨機存取記憶體陣列的一位元線之一閘極，一第二場效電晶體，其串聯耦合於該第一場效電晶體，並具有耦合於該隨機存取記憶體陣列的一行選擇匯流排之一閘極，及該行選擇多工器之一閂鎖器，其具有耦合於該第一與第二場效電晶體之一輸入端，其中該反向器係非為該閂鎖器之部分。
  8. 如申請專利範圍第7項之記憶體次系統，另包含一耦合於該第二場效電晶體的一NAND閘。
  9. 如申請專利範圍第7項之記憶體次系統，另包含一耦合於該NAND閘與該閂鎖器之間的一場效電晶體。
  10. 如申請專利範圍第7項之記憶體次系統，另包含關聯於該位元線的一預充電場效電晶體。
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