JPH04305893A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04305893A JPH04305893A JP3068166A JP6816691A JPH04305893A JP H04305893 A JPH04305893 A JP H04305893A JP 3068166 A JP3068166 A JP 3068166A JP 6816691 A JP6816691 A JP 6816691A JP H04305893 A JPH04305893 A JP H04305893A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- memory device
- memory cell
- memory
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000015654 memory Effects 0.000 claims abstract description 33
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関する
。
。
【０００２】
【従来の技術】従来の半導体メモリは、全メモリセルに
対する一括クリアまたは一括プリセット動作に対しても
、アドレス信号をデコードし対応するワード線、ビット
線をそれぞれ１本づつ選択して特定のカラムのメモリセ
ルにデータを書き込んでいた。
対する一括クリアまたは一括プリセット動作に対しても
、アドレス信号をデコードし対応するワード線、ビット
線をそれぞれ１本づつ選択して特定のカラムのメモリセ
ルにデータを書き込んでいた。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体メモリでは、全メモリセルに対する一括クリアまたは
一括プリセット動作に対しても、ワード線を１本づつ順
次に選択して特定のカラムのメモリセルにデータを書き
込むため、全てのメモリにデータをセットするのに多大
な時間がかかるという問題点があった。
体メモリでは、全メモリセルに対する一括クリアまたは
一括プリセット動作に対しても、ワード線を１本づつ順
次に選択して特定のカラムのメモリセルにデータを書き
込むため、全てのメモリにデータをセットするのに多大
な時間がかかるという問題点があった。
【０００４】本発明の目的は、前記問題点を解決し、全
メモリセルに対するクリア，プリセット動作が短時間に
行えるようにした半導体記憶装置を提供することにある
。
メモリセルに対するクリア，プリセット動作が短時間に
行えるようにした半導体記憶装置を提供することにある
。
【０００５】
【課題を解決するための手段】本発明の構成は、複数の
ビット線と複数のワード線とが交差する行列マトリック
スの交点に、ゲートが前記ワード線と接続されかつソー
スまたはドレインの一方が前記ビット線と接続されたト
ランジスタを有するメモリセルを備えた半導体記憶装置
において、ソース又はドレインがスイッチング素子によ
り“０”または“１”の電位と接続されかつドレイン又
はソースが前記メモリセルに接続されかつゲートが外部
入力信号に接続されたトランジスタを設けたことを特徴
とする。
ビット線と複数のワード線とが交差する行列マトリック
スの交点に、ゲートが前記ワード線と接続されかつソー
スまたはドレインの一方が前記ビット線と接続されたト
ランジスタを有するメモリセルを備えた半導体記憶装置
において、ソース又はドレインがスイッチング素子によ
り“０”または“１”の電位と接続されかつドレイン又
はソースが前記メモリセルに接続されかつゲートが外部
入力信号に接続されたトランジスタを設けたことを特徴
とする。
【０００６】
【実施例】図１は本発明の第１の実施例の半導体記憶装
置を示す回路図である。
置を示す回路図である。
【０００７】図１において、本実施例の半導体メモリと
して、マトリクス状に配列されたメモリアレイ部の中の
１つのメモリセル１０とその周辺が示されている。
して、マトリクス状に配列されたメモリアレイ部の中の
１つのメモリセル１０とその周辺が示されている。
【０００８】メモリセル１０は、互いに出力を入力とす
る２個のインバータ３０，３１と、２個のＭＩＳトラン
ジスタ３２，３３とを有し、ワード線ＷＬとビット線Ｂ
Ｌ，ビット線ＢＬ（負論理）とが接続されている。
る２個のインバータ３０，３１と、２個のＭＩＳトラン
ジスタ３２，３３とを有し、ワード線ＷＬとビット線Ｂ
Ｌ，ビット線ＢＬ（負論理）とが接続されている。
【０００９】通常のメモリセル１０に、制御信号１１に
よりゲート制御されたＮチャンネルＭＩＳトランジスタ
１２を通し、ヒューズ素子１３，１４の状態に従って、
メモリセル１０にＶＤＤまたはＧＮＤの信号が書き込ま
れる。例えば、制御信号１１を“１”にしたとき、ヒュ
ーズ１３が切断されていれば、メモリセルには“０”が
、ヒューズ１４が切断されていれば、メモリセルには“
１”が書き込まれる。
よりゲート制御されたＮチャンネルＭＩＳトランジスタ
１２を通し、ヒューズ素子１３，１４の状態に従って、
メモリセル１０にＶＤＤまたはＧＮＤの信号が書き込ま
れる。例えば、制御信号１１を“１”にしたとき、ヒュ
ーズ１３が切断されていれば、メモリセルには“０”が
、ヒューズ１４が切断されていれば、メモリセルには“
１”が書き込まれる。
【００１０】図２は本発明の第２の実施例の半導体記憶
装置を示す回路図である。
装置を示す回路図である。
【００１１】図２において、本実施例も、マトリクス状
に並んだメモリアレイ部の中の１つのメモリセル２０等
が示されている。
に並んだメモリアレイ部の中の１つのメモリセル２０等
が示されている。
【００１２】通常のメモリセル（図１のメモリセル１０
と同一構成）２０に、制御信号２１によりゲート制御さ
れたＮチャンネルトランジスタ２２を通し、コンタクト
ホール２３，２４の有無に従って、メモリセルに電源Ｖ
ＤＤまたは接地ＧＮＤの電位信号が書き込まれる。例え
ば、制御信号２１を“１”にしたとき、コンタクトホー
ル２４が有れば、メモリセル２０には“０”が、コンタ
クトホール２３が有れば、メモリセルには“１”が書き
込まれる。
と同一構成）２０に、制御信号２１によりゲート制御さ
れたＮチャンネルトランジスタ２２を通し、コンタクト
ホール２３，２４の有無に従って、メモリセルに電源Ｖ
ＤＤまたは接地ＧＮＤの電位信号が書き込まれる。例え
ば、制御信号２１を“１”にしたとき、コンタクトホー
ル２４が有れば、メモリセル２０には“０”が、コンタ
クトホール２３が有れば、メモリセルには“１”が書き
込まれる。
【００１３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、メモリアレイ部分に“０”または“１”の電
位と接続されたスイッチング素子を設けれことにより、
全メモリセルに対する一括クリアまたは一括プリセット
動作に対してメモリアレイ部に一度にデータをセットで
き、順次にワード線を１本づつ駆動する従来例に比べて
高速化することができるという効果がある。
憶装置は、メモリアレイ部分に“０”または“１”の電
位と接続されたスイッチング素子を設けれことにより、
全メモリセルに対する一括クリアまたは一括プリセット
動作に対してメモリアレイ部に一度にデータをセットで
き、順次にワード線を１本づつ駆動する従来例に比べて
高速化することができるという効果がある。
【図１】本発明の第１の実施例の半導体記憶装置を示す
回路図である。
回路図である。
【図２】本発明の第２の実施例の半導体記憶装置を示す
回路図である。
回路図である。
１０，２０ 通常のメモリセル
１１，２１ 制御信号
１２，２２ 制御用トランジスタ１３，１４
ヒューズ素子 ２３，２４ コンタクトホール
ヒューズ素子 ２３，２４ コンタクトホール
Claims (1)
- 【請求項１】 複数のビット線と複数のワード線とが
交差する行列マトリックスの交点に、ゲートが前記ワー
ド線と接続されかつソースまたはドレインの一方が前記
ビット線と接続されたトランジスタを有するメモリセル
を備えた半導体記憶装置において、ソース又はドレイン
がスイッチング素子により“０”または“１”の電位と
接続されかつドレイン又はソースが前記メモリセルに接
続されかつゲートが外部入力信号に接続されたトランジ
スタを設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068166A JPH04305893A (ja) | 1991-04-01 | 1991-04-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068166A JPH04305893A (ja) | 1991-04-01 | 1991-04-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04305893A true JPH04305893A (ja) | 1992-10-28 |
Family
ID=13365909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068166A Pending JPH04305893A (ja) | 1991-04-01 | 1991-04-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04305893A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
| JPS63205894A (ja) * | 1987-02-20 | 1988-08-25 | Nec Corp | 記憶回路 |
-
1991
- 1991-04-01 JP JP3068166A patent/JPH04305893A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
| JPS63205894A (ja) * | 1987-02-20 | 1988-08-25 | Nec Corp | 記憶回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |