KR100801710B1 - 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리시스템. - Google Patents

비휘발성 메모리 장치 및 이 장치를 구비하는 메모리시스템. Download PDF

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Abstract

본 발명은 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리 시스템을 공개한다. 본 발명에 따른 비휘발성 메모리 장치는 복수개의 비휘발성 메모리 셀을 구비한 메모리 셀 어레이, 외부의 장치와 지정된 방식으로 데이터, 명령, 어드레스를 입출력하는 디램 인터페이스부, 어드레스에 응답하여 적어도 하나의 메모리 셀을 선택하며, 명령에 응답하여 선택된 메모리 셀의 데이터를 외부의 장치로 출력하도록 제어하거나, 외부의 장치에서 인가되는 데이터를 선택된 메모리 셀에 저장하도록 제어하는 제어부, 및 각각 플로팅 바디를 구비하는 하나의 트랜지스터로 구성되는 복수개의 동적 메모리 셀을 구비하고, 제어부의 제어에 응답하여 메모리 셀 어레이로부터 데이터를 인가받아 버퍼링하여 디램 인터페이스부로 출력하거나, 디램 인터페이스부에서 인가되는 데이터를 버퍼링하여 메모리 셀 어레이로 출력하는 디램 버퍼 메모리부를 구비하는 것을 특징으로 한다. 따라서 각종 비휘발성 메모리 장치의 인터페이스를 단일화하여 제어가 편리하며, 크기를 줄일 수 있다. 또한 메모리 시스템에서 단일 메모리 컨트롤러로 복수개의 비휘발성 메모리를 제어할 수 있으므로 생산 비용을 줄이며, 저전력 소모가 가능하다.

Description

비휘발성 메모리 장치 및 이 장치를 구비하는 메모리 시스템. {Non-volatile memory device and memory system.}
도1a 내지 도1c 는 종래의 비휘발성 메모리 장치의 일예로 플래시 메모리 장치를 나타내는 블록도이다.
도2a 및 도2b는 휘발성 메모리 장치 및 비휘발성 메모리 장치를 구비한 메모리 시스템을 나타내는 도면이다.
도3a 는 캐패시터가 없는 메모리 셀을 나타내는 도면이다.
도3b 는 도3a 의 메모리 셀을 구비한 메모리 셀 어레이를 구조를 나타내는 도면이다.
도4 는 본 발명에 따른 비휘발성 메모리 장치의 일예로 1T 디램을 버퍼 메모리로 구비한 비휘발성 메모리 장치를 나타내는 블록도이다.
도5a 및 도5b 는 도4 의 비휘발성 반도체 메모리 장치에서 비휘발성 메모리 셀 어레이와 1T 디램 버퍼 메모리를 구현하기 위한 레이아웃 영역을 나타내는 도면이다.
도6a 및 도6b 는 본 발명에 따른 비휘발성 메모리 장치를 구비한 메모리 시스템을 나타내는 도면이다.
본 발명은 비휘발성 메모리 장치 및 시스템에 관한 것으로서, 특히 1T 디램을 버퍼 메모리로 갖는 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리 시스템에 관한 것이다.
알려진 바와 같이 반도체 메모리는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(Non-volatile memory)로 구분된다. 휘발성 메모리의 대표적인 예로는 디램(DRAM)과 에스램(SRAM) 등이 있으며, 비휘발성 메모리의 대표적인 예로를 EPROM(Erasable Programmable ROM), EEPROM(Electrical Erasable programmable ROM) 및 플래시 메모리(Flash memory)등이 있다.
플래시 메모리는 최근에 각광받고 있는 비휘발성 메모리로서 소형화 및 대용량이 가능하므로 기존의 저장장치를 대체할 소자로 주목받고 있다. 플래시 메모리는 비트선과 접지선 사이에 셀이 병렬로 배치된 노어 플래시 메모리(NOR Flash memory)와 직렬로 배치된 낸드 플래시 메모리(NAND Flash memory)로 크게 나눌 수 있다. 노어 플래시 메모리는 병렬구조이므로 임의의 메모리 셀에 직접 액세스 가능하여 빠른 리드 동작을 제공한다. 낸드 플래시 메모리는 직렬구조이므로 임의의 메모리 셀에 직접 액세스를 할 수는 없지만, 집적도가 노어 플래시 메모리에 비하여 높다. 상기한 노어 플래시 메모리나 낸드 플레시 메모리를 구비하여 데이터를 저장하는 장치가 플래시 메모리 장치이다.
도1a 내지 도1c 는 종래의 비휘발성 메모리 장치의 일예로 플래시 메모리 장 치를 나타내는 블록도이다. 도1a 는 노어 플래시 메모리 장치를 나타내는 블록도이며, 도1b 는 낸드 플래시 메모리 장치를 나타내는 블록도이다. 그리고 도1c 는 원 낸드 플래시 메모리 장치를 나타내는 블록도이다.
먼저 도1a 의 노어 플래시 메모리 장치를 설명하면 노어 플래시 셀 어레이(11)는 노어 플래시 메모리의 구조를 갖는다. 노어 인터페이스(16)는 외부 장치와 각종 정보를 교환하기 위하여 정보를 지정된 방식으로 변환하여 입출력한다. 노어 인터페이스(16)는 외부 장치로부터 인가되는 어드레스(ADD)와 명령(Com)을 제어부(14)로 전달한다. 그리고 리드 동작 시에 데이터 경로(12)에서 인가되는 데이터(Data)를 외부로 출력하고, 라이트 동작 시에 외부 장치에서 인가되는 데이터(Data)를 라이트 버퍼(15)로 출력한다. 제어부(14)는 어드레스(ADD)와 명령(Com)에 응답하여 노어 플래시 장치를 제어하기 위한 리드, 라이트 등의 각종 제어 신호를 출력하고, 어드레스(ADD)를 전송한다. 제어 신호 및 어드레스 경로(13)는 제어부(14)로부터 인가되는 어드레스(ADD)를 디코딩하여 노어 플래쉬 셀 어레이(11)의 해당 메모리 셀(Memory Cell)들을 선택한다. 또한 제어 신호 및 어드레스 경로(13)는 제어 신호에 응답하여 데이터(Data)를 입력 또는 출력하기 위하여 노어 플래시 셀 어레이(11)의 선택된 메모리 셀을 제어한다. 데이터 경로(12)는 노어 플래시 메모리 장치가 리드 동작 시에는 노어 플래시 셀 어레이(11)에서 선택된 메모리 셀의 데이터(Data)를 노어 인터페이스(16)로 출력하고, 라이트 동작 시에는 라이트 버퍼(15)에서 인가되는 데이터(Data)를 노어 플래시 셀 어레이(11)로 전송하여 선택된 메모리 셀에 데이터(Data)가 저장되도록 한다. 라이트 버퍼(15)는 라이트 동작 시에 노어 인터페이스(16)로부터 데이터(Data)를 인가받아 일시적으로 저장하고, 데이터 경로(12)로 출력한다. 노어 플래시 메모리 장치가 리드 동작 시에는 노어 플래시 셀 어레이(11)의 임의의 메모리 셀에 직접 액세스하여 데이터를 출력하므로 동작 속도가 빠르다. 따라서 리드 버퍼를 구비하지 않아도 문제가 되지 않는다. 그러나 노어 플래시 메모리 장치가 라이트 동작 시에나 소거 동작 시에는 소정 개수의 메모리 셀을 구비하는 블록 단위로 동작이 이루어지므로 외부 장치와 동작 속도의 차이를 줄이기 위하여 라이트 버퍼(15)를 구비한다.
도1b 의 낸드 플래시 메모리 장치에서 낸드 플래시 셀 어레이(11)는 낸드 플래시 메모리의 구조를 갖는다. 제어부(24)와 제어신호 및 어드레스 경로(23)는 도1a 의 제어부(14)와 제어신호 및 어드레스 경로(23)와 동일하게 동작한다. 낸드 인터페이스(26)도 도1a 의 노어 인터페이스(16)와 같이 외부 장치와 각종 정보를 교환하기 위하여 정보를 지정된 방식으로 변환하여 입출력한다. 그러나 도1a 의 노어 인터페이스(16)와 도1b 의 낸드 인터페이스(26)는 서로 지정된 프로토콜(protocol)이 상이하다.
낸드 플래시 메모리 장치는 소거 및 라이트 동작뿐만 아니라 리드 동작 시에도 소정 개수의 메모리 셀을 구비하는 페이지 단위로 동작이 이루어지므로 외부 장치와 동작 속도의 차이를 줄이기 위하여 페이지 버퍼(25)를 구비한다. 페이지 버퍼(25)는 라이트 동작 시에 낸드 인터페이스(26)로부터 데이터(Data)를 인가받아 일시적으로 저장하고, 데이터 경로(22)로 출력한다. 그리고 리드 동작 시에는 데이터 경로(22)에서 인가되는 데이터(Data)를 일시적으로 저장하고, 낸드 인터페이 스(26)로 출력한다.
도1c 는 원 낸드 플래시 메모리 장치를 나타낸다. 낸드 플래시 메모리 장치는 메모리 셀이 직렬로 연결되어 구동 속도가 느리고, 페이지 단위로 데이터를 리드, 라이트 하기 때문에 동작 속도가 느리다. 그러나 노어 플래시 메모리 장치는 메모리 셀이 병렬로 연결되어 구동 속도가 빠르고, 해당 메모리 셀에 직접 액세스가 가능하여 동작 속도가 빠르지만 집적도가 낮다. 따라서 원 낸드 플래시는 셀 어레이로 집적도가 높은 낸드 플래시 셀 어레이(31)를 구비하고, 외부 장치와는 노어 플래시 메모리 장치와 같이 노어 인터페이스(36)를 구비하여 정보를 교환한다. 그리고 낸드 플래시 셀 어레이(31)와 노어 인터페이스(36) 사이의 속도 차이와 리드, 라이트 동작 시에 처리 단위(블록, 페이지, 메모리 셀)의 차이를 극복하기 위하여 버퍼 메모리(35)를 구비한다. 버퍼 메모리(35)는 일반적으로 동작 속도가 빠른 에스램이 사용된다.
도1a 내지 도1c 에 도시된 바와 같이 비휘발성 메모리 장치 중에서 플래시 메모리 장치 한 가지에 대해서도 다양한 인터페이스(16, 26, 36)가 있다. 따라서 각종 비휘발성 메모리 장치를 구동하기 위해서 외부 장치는 대응하는 다양한 컨트롤러(controller)가 구비되어야 하며, 비휘발성 메모리 장치뿐만 아니라 휘발성 메모리 장치까지 구동하는 경우에 외부 장치가 구비해야하는 컨트롤러의 종류는 더욱 다양해지게 된다.
도2 는 휘발성 메모리 장치 및 비휘발성 메모리 장치를 구비한 메모리 시스템을 나타내는 도면이다.
제1 비휘발성 메모리 장치(41)와 제2 비휘발성 메모리 장치(42)는 서로 다른 종류의 비휘발성 메모리 장치로서 EPROM, EEPROM, 또는 각종 플래시 메모리 장치이다. 따라서 제1 비휘발성 메모리 장치(41)와 제2 비휘발성 메모리 장치(42)의 인터페이스 또한 서로 다르다. 그리고 휘발성 메모리 장치(43)는 디램 또는 에스램 등의 메모리 장치이다.
제1 비휘발성 메모리 장치(41)와 제2 비휘발성 메모리 장치(42) 및 휘발성 메모리 장치(43)가 서로 다른 인터페이스를 가지고 있기 때문에 메모리 시스템은 각각의 장치에 대해 개별적인 컨트롤러를 필요로 한다. 따라서 도2 의 메모리 시스템은 제1 비휘발성 메모리 장치(41)를 제어하기 위한 제1 비휘발성 메모리 장치 컨트롤러(51)와 제2 비휘발성 메모리 장치(42)를 제어하기 위한 제2 비휘발성 메모리 장치 컨트롤러(52) 및 휘발성 메모리 장치(43)를 제어하기 위한 휘발성 메모리 장치 컨트롤러(53)를 구비한다.
메모리 버스(60)는 각각의 메모리 장치(41, 42, 43)와 대응하는 메모리 장치 컨트롤러(51, 52, 53)사이에 데이터 및 명령 등을 상호 전송한다.
즉 도2 에 도시된 바와 같이 종래의 메모리 시스템은 각각의 메모리 장치(41, 42, 43)를 개별적으로 제어하기 위해 대응하는 복수개의 컨트롤러(51, 52, 53)를 구비하도록 함으로써, 메모리 시스템의 크기가 크며, 전력 소모가 높으며, 제조 단가가 높아 효율이 낮았다.
이러한 메모리 시스템의 문제를 개선하기 위하여 디램이나 에스램등의 휘발성 메모리 셀을 버퍼 메모리로 구비하여 인터페이스를 단일화하는 비휘발성 장치가 이전에도 제안되었으나, 사용 종류가 한정되어 있으며 메모리 장치의 크기가 증대되는 문제점이 있었다.
본 발명의 목적은 메모리 장치의 크기가 증가하지 않으며, 단일 인터페이스를 지원하는 1T 디램을 버퍼 메모리로 갖는 비휘발성 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 메모리 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치는 복수개의 비휘발성 메모리 셀을 구비한 메모리 셀 어레이, 외부의 장치와 지정된 방식으로 데이터, 명령, 어드레스를 입출력하는 디램 인터페이스부, 어드레스에 응답하여 적어도 하나의 메모리 셀을 선택하며, 명령에 응답하여 선택된 메모리 셀의 데이터를 외부의 장치로 출력하도록 제어하거나, 외부의 장치에서 인가되는 데이터를 선택된 메모리 셀에 저장하도록 제어하는 제어부, 및 각각 플로팅 바디를 구비하는 하나의 트랜지스터로 구성되는 복수개의 동적 메모리 셀을 구비하고, 제어부의 제어에 응답하여 메모리 셀 어레이로부터 데이터를 인가받아 버퍼링하여 디램 인터페이스부로 출력하거나, 디램 인터페이스부에서 인가되는 데이터를 버퍼링하여 메모리 셀 어레이로 출력하는 디램 버퍼 메모리부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 디램 버퍼 메모리부는 반도체 기판 상에 형성되고, 메모리 셀 어레이는 디램 버퍼 메모리의 상부에 형성되는 것을 특징 으로 한다.
상기 목적을 달성하기 위한 본 발명의 디램 인터페이스부는 디램과 동일한 방식으로 외부의 장치와 데이터, 명령, 어드레스를 입출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 셀 어레이는 플래시 메모리 셀 어레이인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 메모리 셀 어레이는 복수개의 메모리 셀을 소정 개수의 메모리 셀을 구비하는 블록으로 구분하고, 블록 단위로 데이터를 입출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치는 제어부의 제어에 응답하여 메모리 셀 어레이와 디램 버퍼 메모리부 사이에서 데이터를 입출력하는 데이터 경로부를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 경로부는 메모리 셀 어레이의 비휘발성 메모리 셀이 낸드 플래시 메모리와 같이 소정 개수의 메모리 셀을 구비하는 블록 단위로 입출력되는 경우에 제어부의 제어에 응답하여 디램 버퍼 메모리부로 데이터를 출력하고, 메모리 셀 어레이의 비휘발성 메모리 셀이 노어 플래시 메모리와 같이 각각의 메모리 셀 단위로 입출력이 가능한 경우에는 디램 인터페이스부로 데이터를 출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템은 복수개의 비휘발성 메모리 셀을 구비한 메모리 셀 어레이와 외부와 지정된 방식으로 정보를 입출 력하는 디램 인터페이스부, 및 각각 플로팅 바디를 구비하는 하나의 트랜지스터로 구성되는 복수개의 동적 메모리를 구비하는 디램 버퍼 메모리를 구비하는 적어도 하나의 비휘발성 메모리 장치, 비휘발성 메모리 장치를 디램과 동일한 방식으로 제어하는 메모리 컨트롤러, 및 비휘발성 메모리 장치와 메모리 컨트롤러 사이에 정보를 상호 전송하기 위한 메모리 버스를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 디램 버퍼 메모리부는 반도체 기판 상에 형성되고, 메모리 셀 어레이는 디램 버퍼 메모리의 상부에 형성되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 디램 인터페이스부는 디램과 동일한 방식으로 데이터, 명령, 어드레스를 입출력하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 비휘발성 메모리 장치는 어드레스에 응답하여 적어도 하나의 메모리 셀을 선택하며, 명령에 응답하여 선택된 메모리 셀의 데이터를 외부의 장치로 출력하도록 제어하거나, 외부의 장치에서 인가되는 데이터를 선택된 메모리 셀에 저장하도록 제어하는 제어부, 및 제어부의 제어에 응답하여 메모리 셀 어레이와 디램 버퍼 메모리부 사이에서 데이터를 입출력하는 데이터 경로부를 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 컨트롤러는 디램 컨트롤러인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 시스템은 디램을 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 메모리 컨트롤러는 디램을 제어하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리 시스템을 설명하면 다음과 같다.
일반적으로 반도체 메모리 장치의 하나인 디램(DRAM)의 메모리 셀(Memory Cell)은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 구성되어, 캐패시터의 전하 충전 여부에 따라 "0" 또는 "1" 의 데이터를 판별하도록 한다. 즉 기존의 디램에서는 데이터를 저장하기 위하여 캐패시터가 반드시 구비되어야 하였다.
그러나 하루가 다르게 집적도가 높아지고 있는 반도체 메모리 장치에서 이러한 캐패시터를 이용한 메모리 셀은 반도체 메모리 장치의 레이아웃 면적을 줄이는데 장애 요소가 되고 있다.
따라서, 최근에 캐패시터를 필요로 하지 않고 하나의 트랜지스터만으로 메모리 셀을 구성하는 새로운 반도체 메모리 장치가 제안되었다. 이 새로운 반도체 메모리 장치는 플로팅 바디 셀(Floating Body Cell : FBC)로 불리는 플로팅 바디를 가지는 트랜지스터로 구성되는 메모리 셀을 가진다.
이 트랜지스터는 플로팅 바디에 다수개의 캐리어를 저장할 수 있으며, 이 다수개의 캐리어의 저장 여부에 따라 바디 효과(Body Effect)로 인해 트랜지스터의 문턱 전압(Threshold Voltage)이 변화하게 되고, 트랜지스터의 변화된 문턱 전압은 곧 전류량의 변화로 나타나서 데이터를 판별하도록 한다.
플로팅 바디에 저장된 다수개의 캐리어는 일정 시간이 지나면 재결합되어 소실되므로 주기적으로 리플레시하여야 데이터를 유지할 수 있으며, 따라서 디램의 메모리 셀로 사용된다. 이러한 플로팅 바디를 구비한 메모리 셀로 구현되는 디램을 1T 디램(1 Transistor DRAM)이라 한다.
도3a 는 캐패시터가 없는 메모리 셀을 나타내는 도면이며, 도3b 는 도3a 의 메모리 셀을 구비한 메모리 셀 어레이 구조를 나타내는 도면이다.
도3a 의 메모리 셀(MC)는 반도체 기판(125)의 위에 절연막(124)을 형성하고, 절연막(124)의 상단에 p형 반도체 층(120)을 형성한다. 즉 SOI(Silicon On Insulator) 기판 상에 메모리 셀(MC)을 구현한다. 그리고 p형 반도체 층(120)에 n형의 드레인 영역(122)과 소스 영역(123)을 형성한다. 드레인 영역(122)과 소스 영역(123)은 절연막(124)에 닿을 만큼 충분한 깊이 형성한다. 드레인 영역(122)과 소스 영역(123) 사이의 p형 반도체 층(120)은 플로팅 바디(121)이다. 플로팅 바디(121)는 드레인 영역(122)과 소스 영역(123) 및 절연막(124)에 의해 다른 메모리 셀들로부터 격리되어 플로팅 상태(floating state)가 된다. 게이트 전극(111)은 플로팅 바디(121)의 상부에 위치하며, 게이트 전극(111)과 플로팅 바디(121) 사이에 게이트 절연막(112)이 형성된다.
도3a 와 도3b 를 참조로 하여 캐패시터가 없는 메모리 셀을 설명하면, 열 방향의 워드 라인(WL)과 행 방향의 비트 라인(BL)의 사이에 각각 플로팅 바디(121)를 가지는 NMOS 트랜지스터로 구성되는 메모리 셀(MC)은 워드 라인(WL)에 게이트 전 극(111)이 접속되고 비트 라인(BL)에 드레인 영역(122)이 접속되며, 소스 영역(123)은 접지 전압(Vss)과 연결된다.
메모리 셀(MC)에 데이터 "1"을 라이트 하기 위해서는 메모리 셀(MC)을 구성하는 NMOS 트랜지스터를 포화 영역(Saturation region)에서 동작시킨다. 즉 워드 라인(WL)을 통하여 게이트 전극(111)에 소정 레벨의 전압(예를 들면 1.5V)을 인가하고, 비트 라인(BL)을 통하여 드레인 영역(122)에 소정 레벨보다 높거나 같은 레벨의 전압(예를 들면 1.5V)을 인가하면 임팩트 이온화(Impact ionization)에 의해 드레인 영역(122) 부근의 플로팅 바디(121)에 대량의 전자(electron)-정공(hole) 쌍이 발생한다. 이중 전자는 드레인 영역(122)으로 흡입되지만 정공은 플로팅 바디(121)에 저장되게 된다.
임팩트 이온화에 의한 정공이 발생하는 전류와 플로팅 바디(121)와 소스(123) 사이의 pn 접합의 포워드(Forward) 전류가 평형을 이루는 상태로 플로팅 바디(121)의 전압은 평형 상태에 도달한다. 즉 플로팅 바디(121)에 정공이 저장된 상태가 데이터 "1"이 저장 된 상태이다.
메모리 셀(MC)에 데이터 "0"을 라이트 하기 위해서는 워드 라인(WL)을 통하여 게이트 전극(111)에 소정 레벨의 전압(예를 들면 1.5V)을 인가하고, 비트 라인(BL)을 통하여 드레인 영역(122)에 소정 레벨보다 낮은 레벨의 전압(예를 들면 -1.5V)을 인가하면 p 영역으로 되는 플로팅 바디(121)와 n 영역이 되는 드레인 영역(122)이 순방향으로 바이어스 되어, 플로팅 바디(121)에 저장된 정공의 대부분이 드레인 영역(122)으로 흡입된다. 따라서 플로팅 바디(121)에 정공의 수가 감소한 상태가 데이터 "0"이 저장된 상태이다.
데이터 "1"이 저장되면 NMOS 트랜지스터의 바디에 정공이 많은 상태로 바디 효과에 의해 NMOS 트랜지스터의 문턱 전압은 감소하고, 데이터 "0"이 저장되면 NMOS 트랜지스터의 바디에 정공이 감소한 상태이므로 문턱전압은 증가한다.
메모리 셀(MC)에 데이터 리드 시에는 NMOS 트랜지스터를 선형 영역(Linear region)에서 동작 시킨다. 워드 라인(WL)을 통하여 게이트 전극(111)에 소정 레벨의 전압(예를 들면 1.5V)을 인가하고, 비트 라인(BL)을 통하여 드레인 영역(122)으로 NMOS 트랜지스터가 선형 영역에서 동작하도록 하기 위한 전압(예를 들면 0.2V)을 인가하면 NMOS 트랜지스터는 플로팅 바디(121)에 저장되어 있는 정공 수의 차이에 의해 나타나는 문턱 전압의 변화로 인해 비트 라인(BL)에 전류 차를 발생하고 이 전류 차를 감지하여 데이터 "0"과 데이터 "1"을 판별한다. 메모리 셀(MC)에 데이터 "1"이 저장된 경우에 문턱 전압이 낮으므로 데이터를 리드 시에 비트 라인(BL)으로 인가되는 전류가 커지며, 데이터 "0"이 저장된 경우에는 문턱 전압이 높으므로 데이터를 리드 시에 비트 라인(BL)으로 인가되는 전류가 작아진다.
그리고 플로팅 바디를 가지는 1T 디램은 각각 데이터 "0"과 데이터 "1"을 저장하는 기준 메모리 셀(미도시)을 구비하여 메모리 셀(MC)에서 출력되는 데이터를 비교 판별을 하기 위한 기준 신호를 생성한다. 또한 1T 디램에서 센스 증폭기(sense amplifier)는 기준 신호와 메모리 셀(MC)의 데이터를 전류 차로서 감지하므로 전류 센스 증폭기가 사용된다.
종래의 디램에서는 비트 라인과 반전 비트 라인이 쌍으로서 동작하였으나 상 기한 1T 디램은 도3b 에 도시된 바와 같이 반전 비트 라인을 구비하지 않고. 기준 메모리 셀과 연결되는 기준 비트 라인을 구비한다. 그러나 반전 비트 라인이 모든 비트 라인 마다 구비되는데 반하여 기준 비트 라인은 소정 개수의 비트 라인 마다 구비된다. 또한 캐패시터를 구비하지 않으므로 높은 집적도를 가질 뿐만 아니라 구현이 간단하여 다른 종류의 메모리 셀 어레이와 같이 사용되는 경우에는 다층 구조로 적용이 가능하여 메모리 장치의 면적이 증가되지 않는다.
도4 는 본 발명에 따른 비휘발성 메모리 장치의 일예를 나타내는 블록도이다. 도4 의 비휘발성 메모리 장치는 도3 의 1T 디램을 버퍼 메모리(225)로 구비한다.
비휘발성 메모리 셀 어레이(221)는 낸드 플래시 셀 어레이나 노어 플래시 셀 어레이 등의 비휘발성 메모리 셀로 구성된다. 디램 인터페이스(226)는 외부 장치와 각종 정보를 교환하기 위하여 정보를 디램과 같은 지정된 방식으로 변환하여 입출력한다. 디램 인터페이스(226)는 외부 장치로부터 인가되는 어드레스(ADD)와 명령(Com)을 제어부(224)로 전달한다. 그리고 리드 동작 시에 1T 디램 버퍼 메모리(225)에서 인가되는 데이터(Data)를 외부로 출력하고, 라이트 동작 시에 외부 장치에서 인가되는 데이터(Data)를 1T 디램 버퍼 메모리(225)로 출력한다. 제어부(224)는 어드레스(ADD)와 명령(Com)에 응답하여 비휘발성 메모리 장치를 제어하기 위한 리드, 라이트 등의 각종 제어 신호를 출력하고, 어드레스(ADD)를 전송한다. 제어 신호 및 어드레스 경로(223)는 제어부(224)로부터 인가되는 어드레스(ADD)를 디코딩하여 비휘발성 메모리 셀 어레이(221)의 해당 메모리 셀들을 선택 한다. 또한 제어 신호 및 어드레스 경로(223)는 제어 신호에 응답하여 데이터(Data)를 입력 또는 출력하기 위하여 비휘발성 메모리 셀 어레이(221)의 선택된 메모리 셀을 제어한다. 데이터 경로(12)는 비휘발성 메모리 장치가 리드 동작 시에는 비휘발성 메모리 셀 어레이(221)에서 선택된 메모리 셀의 데이터(Data)를 1T 디램 버퍼 메모리(225)로 출력하고, 라이트 동작 시에는 1T 디램 버퍼 메모리(225)에서 인가되는 데이터(Data)를 비휘발성 메모리 셀 어레이(221)로 전송하여 선택된 메모리 셀에 데이터(Data)가 저장되도록 한다. 1T 디램 버퍼 메모리(225)는 라이트 동작 시에 디램 인터페이스(226)로부터 데이터(Data)를 인가받아 일시적으로 저장하고, 데이터 경로(222)로 출력한다. 그리고 리드 동작 시에는 데이터 경로(222)로부터 데이터(Data)를 인가받아 일시적으로 저장하여 디램 인터페이스(226)로 출력한다. 만일 비휘발성 메모리 셀 어레이(221)가 도1a 와 같이 노어 플래시 셀 어레이(11)인 경우에는 도1a 에 도시된 바와 같이 데이터 리드 시에 노어 플래시 셀 어레이(11)의 데이터를 직접 디램 인터페이스(226)로 출력할 수도 있다. 노어 플래시 메모리 셀은 낸드 플래시 메모리 셀과는 달리 각각의 메모리 셀이 병렬로 연결되어 직접 해당 메모리 셀에 액세스 가능하여 빠른 데이터 리드 동작을 지원하므로, 리드 동작을 위한 버퍼 메모리가 반드시 필요한 것은 아니다.
도4 에서는 비휘발성 메모리 장치의 메모리 셀의 종류가 EPROM, EEPROM, 노어 플래시 메모리, 낸드 플래시 메모리 등의 비휘발성 메모리 셀이면 1T 디램 버퍼 메모리(225)를 구비하고, 인터페이스를 디램 인터페이스(226)로 구비하여 외부 장치에 대한 인터페이스가 디램 인터페이스(226)로 통합된 단일 인터페이스를 제공한 다.
도5a 및 도5b 는 도4 의 비휘발성 반도체 메모리 장치에서 비휘발성 메모리 셀 어레이와 1T 디램 버퍼 메모리를 구현하기 위한 레이아웃 영역을 나타내는 도면이다. 도5a 와 도5b 를 참조하면 1T 디램 버퍼 메모리(225)는 비휘발성 메모리 셀 어레이(221)의 하단에 형성되어 있다. 상기한 바와 같이 1T 디램은 각각의 메모리 셀이 캐패시터를 구비하고 하나의 트랜지스터만으로 구현이 되므로, 작은 크기로 구현이 가능할 뿐만 아니라 반도체 기판 상에 쉽게 구현이 가능하다. 또한 구현된 메모리 셀의 두께가 높지 않다. 따라서 도5b 에서와 같이 하단에 1T 디램 버퍼 메모리(225)를 형성하고, 1T 디램 버퍼 메모리(225)의 상부에 비휘발성 메모리 셀 어레이(221)를 형성하여 다층 구조로 구성하면 면적의 증가 없이 비휘발성 메모리 장치의 버퍼 메모리를 구현이 가능하다. 그리고 1T 디램을 버퍼 메모리(225)로 구비함으로서 비휘발성 메모리 장치의 인터페이스를 디램 인터페이스(226)로 통합하여 제공할 수 있으므로 각각의 비휘발성 메모리 장치를 제어하기 위해 다양한 컨트롤러를 구비하지 않아도 된다.
도6a 및 도6b 는 본 발명에 따른 비휘발성 메모리 장치를 구비한 메모리 시스템을 나타내는 도면이다.
도6a 에서 제1 비휘발성 메모리 장치(341) 및 제2 비휘발성 메모리 장치(342)는 서로 다른 종류의 비휘발성 메모리 장치로서 EPROM, EEPROM, 노어 플래시 메모리 장치, 낸드 플래시 메모리 장치 등의 장치이다. 제1 및 제2 비휘발성 메모리 장치(341, 342)는 각각 도4 에 도시한 바와 같이 비휘발성 메모리 셀 어레 이(221)와 1T 디램 버퍼 메모리(225) 및 디램 인터페이스(226)를 구비한다. 1T 디램 버퍼 메모리(225)는 도5 에와 같이 비휘발성 메모리 셀 어레이(221)의 하부에 위치 할 수도 있다. 비휘발성 메모리 장치(341)는 디램 인터페이스(226)를 통하여 외부 장치와 정보를 입출력하기 때문에 외부 장치는 제1 및 제2 비휘발성 메모리 장치(341, 342)를 디램과 동일한 방법으로 제어한다. 그리고 휘발성 메모리 장치(343)는 디램 또는 에스램 등의 메모리 장치이다.
도6a 에서는 도2 의 메모리 시스템과는 달리 2개의 비휘발성 메모리 장치(341, 342)에 대하여 하나의 비휘발성 메모리 장치 컨트롤러(351)를 구비한다. 제1 및 제2 비휘발성 메모리 장치(341, 342)의 인터페이스가 디램 인터페이스로 동일하기 때문에 도2 에서와 같이 각각의 메모리 장치 컨트롤러를 필요로 하지 않는다. 따라서 도6a 에서 메모리 시스템은 제1 및 제2 비휘발성 메모리 장치(341, 342)에 대하여 하나의 비휘발성 메모리 장치 컨트롤러(351)만을 구비하여 두 개의 비휘발성 메모리 장치(341, 342)를 제어한다. 여기서 하나의 비휘발성 메모리 장치 컨트롤러(351)에 의해 제어되는 비휘발성 메모리 장치는 2개로 한정되지 않음은 자명하다. 그러나 휘발성 메모리 장치(343)는 비휘발성 메모리 장치 컨트롤러(351)와 다른 휘발성 메모리 장치 컨트롤러(353)를 구비한다. 휘발성 메모리 장치 컨트롤러(353)를 별도로 구비하는 것은 비휘발성 메모리 장치 컨트롤러(351)가 디램 인터페이스만을 지원하므로 에스램 등의 다른 종류의 인터페이스를 가진 휘발성 메모리 장치가 사용되는 경우에는 개별적으로 제어되어야 하기 때문이다.
메모리 버스(360)는 각각의 메모리 장치(341, 342, 343)와 대응하는 메모리 장치 컨트롤러(351, 353) 사이에 데이터 및 명령 등을 상호 전송한다.
도6b 는 휘발성 메모리 장치로 디램을 구비한 메모리 시스템을 나타낸다. 도6a 에서는 휘발성 메모리 장치의 종류가 지정되지 않았으므로 다양한 휘발성 메모리 장치가 적용될 수 있으며, 디램 인터페이스를 가진 비휘발성 메모리 장치 컨트롤러(351)가 휘발성 메모리 장치(343)를 제어 할 수가 없었다. 그러나 도6b 에서는 휘발성 메모리 장치로 디램(443)이 사용된다.
비휘발성 메모리 장치(441)는 도6a 와 같이 EPROM, EEPROM, 노어 플래시 메모리 장치, 낸드 플래시 메모리 장치 등의 장치이다. 비휘발성 메모리 장치(441) 또한 비휘발성 메모리 셀 어레이(221)와 1T 디램 버퍼 메모리(225) 및 디램 인터페이스(226)를 구비한다. 1T 디램 버퍼 메모리(225)는 비휘발성 메모리 셀 어레이(221)의 하부에 위치 할 수 있다.
휘발성 메모리 장치의 하나인 디램(443)은 당연히 디램 인터페이스를 구비하며, 외부 장치와 디램 인터페이스에 의해 지정된 방식으로 정보를 입출력한다.
즉 도6b 에서 비휘발성 메모리 장치(441)와 디램(443)은 모두 디램 인터페이스를 구비하여 정보를 입출력한다. 따라서 도6b 의 메모리 시스템은 비휘발성 메모리 장치(441)와 디램(443)을 제어하기 위해 하나의 메모리 장치 컨트롤러(451)만을 구비한다. 도6b 의 메모리 시스템에서 모든 메모리 장치는 디램 인터페이스라는 단일 인터페이스로 구성되므로 하나의 메모리 장치 컨트롤러(451)로서 제어가 가능하다.
그리고 메모리 버스(460)는 각각의 메모리 장치(441, 443)와 메모리 장치 컨 트롤러(451)사이에 데이터 및 명령 등의 정보를 상호 전송한다.
도6a 와 도6b 에 도시된 메모리 시스템은 각각의 비휘발성 메모리 장치(431, 342)가 1T 디램 버퍼 메모리를 구비하고, 디램 인터페이스로 인터페이스를 통일함으로서 비휘발성 메모리 장치를 제어하기 위한 비휘발성 메모리 장치 컨트롤러(351)의 개수를 줄였다. 특히 메모리 시스템에서 휘발성 메모리 장치로 디램(443)이 사용되는 경우에는 디램(443)과 각종 비휘발성 메모리 장치(441)에 대해 하나의 메모리 장치 컨트롤러(451)만으로 제어 할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 1T 디램을 버퍼 메모리로 갖는 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리 시스템은 비휘발성 메모리 장치의 버퍼 메모리를 1T 디램으로 구현하여 인터페이스를 하나의 인터페이스로 단일화하여 제공한다. 그리고 1T 디램은 집적도가 높으며 구현이 간단하므로 버퍼 메모리를 비휘발성 메모리 셀 어레이의 하부에 형성하는 것도 가능하므로 비휘발성 메모리 장치의 크기를 더욱 줄일 수 있다. 또한 1T 디램을 버퍼 메모리로 갖는 비휘발성 메모리 장치를 구비한 메모리 시스템은 비휘발성 메모리 장치의 개수에 상관없이 하나의 메모리 컨트롤러 만을 구비하여 제어할 수 있다. 특히 메모리 시스템에서 비휘발성 메모리 장치와 디램이 같이 사용되는 경우에는 디램 컨트롤러만으로 비휘발성 메모리 장치도 제어 할 수 있다. 따라서 본 발명의 1T 디램을 버퍼 메모리로 갖는 비휘발성 메모리 장치 및 이 장치를 구비하는 메모리 시스템은 다양한 종류의 비휘발성 메모리 장치에 대하여 단일 인터페이스를 제공할 뿐만 아니라 비휘발성 메모리 장치의 크기를 줄일 수 있으므로 메모리 시스템의 생산 비용이 낮으며, 저전력 소모가 가능하며 크기를 줄일 수 있다.

Claims (15)

  1. 복수개의 비휘발성 메모리 셀을 구비한 메모리 셀 어레이;
    외부의 장치와 지정된 방식으로 데이터, 명령, 어드레스를 입출력하는 디램 인터페이스부;
    상기 어드레스에 응답하여 적어도 하나의 상기 메모리 셀을 선택하며, 상기 명령에 응답하여 상기 선택된 메모리 셀의 데이터를 상기 외부의 장치로 출력하도록 제어하거나, 상기 외부의 장치에서 인가되는 상기 데이터를 상기 선택된 메모리 셀에 저장하도록 제어하는 제어부; 및
    각각 플로팅 바디를 구비하는 하나의 트랜지스터로 구성되는 복수개의 동적 메모리 셀을 구비하고, 상기 제어부의 제어에 응답하여 상기 메모리 셀 어레이로부터 상기 데이터를 인가받아 버퍼링하여 상기 디램 인터페이스부로 출력하거나, 상기 디램 인터페이스부에서 인가되는 상기 데이터를 버퍼링하여 상기 메모리 셀 어레이로 출력하는 디램 버퍼 메모리부를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 디램 버퍼 메모리부는
    반도체 기판 상에 형성되고, 상기 메모리 셀 어레이는 상기 디램 버퍼 메모리의 상부에 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서, 상기 디램 인터페이스부는
    디램과 동일한 방식으로 상기 외부의 장치와 데이터, 명령, 어드레스를 입출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서, 상기 메모리 셀 어레이는
    상기 복수개의 메모리 셀을 소정 개수의 메모리 셀을 구비하는 블록으로 구분하고, 상기 블록 단위로 데이터를 입출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 제어부의 제어에 응답하여 상기 메모리 셀 어레이와 상기 디램 버퍼 메모리부 사이에서 데이터를 입출력하는 데이터 경로부를 추가로 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제5 항에 있어서, 상기 데이터 경로부는
    상기 메모리 셀 어레이의 상기 비휘발성 메모리 셀이 낸드 플래시 메모리와 같이 소정 개수의 메모리 셀을 구비하는 블록 단위로 입출력되는 경우에 상기 제어부의 제어에 응답하여 상기 디램 버퍼 메모리부로 데이터를 출력하고,
    상기 메모리 셀 어레이의 상기 비휘발성 메모리 셀이 노어 플래시 메모리와 같이 각각의 메모리 셀 단위로 입출력이 가능한 경우에는 상기 디램 인터페이스부 로 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 복수개의 비휘발성 메모리 셀을 구비한 메모리 셀 어레이와 외부와 지정된 방식으로 정보를 입출력하는 디램 인터페이스부, 및 각각 플로팅 바디를 구비하는 하나의 트랜지스터로 구성되는 복수개의 동적 메모리를 구비하는 디램 버퍼 메모리를 구비하는 적어도 하나의 비휘발성 메모리 장치;
    상기 비휘발성 메모리 장치를 디램과 동일한 방식으로 제어하는 메모리 컨트롤러; 및
    상기 비휘발성 메모리 장치와 상기 메모리 컨트롤러 사이에 상기 정보를 상호 전송하기 위한 메모리 버스를 구비하는 것을 특징으로 하는 메모리 시스템.
  8. 제7 항에 있어서, 상기 디램 버퍼 메모리부는
    반도체 기판 상에 형성되고, 상기 메모리 셀 어레이는 상기 디램 버퍼 메모리의 상부에 형성되는 것을 특징으로 하는 메모리 시스템.
  9. 제7 항에 있어서, 상기 디램 인터페이스부는
    상기 정보로서 데이터, 명령, 어드레스를 입출력하는 것을 특징으로 하는 메모리 시스템.
  10. 제9 항에 있어서, 상기 비휘발성 메모리 장치는
    상기 어드레스에 응답하여 적어도 하나의 상기 메모리 셀을 선택화하며, 상기 명령에 응답하여 상기 선택화된 메모리 셀의 데이터를 상기 외부의 장치로 출력하도록 제어하거나, 상기 외부의 장치에서 인가되는 상기 데이터를 상기 선택화된 메모리 셀에 저장하도록 제어하는 제어부; 및
    상기 제어부의 제어에 응답하여 상기 메모리 셀 어레이와 상기 디램 버퍼 메모리부 사이에서 데이터를 입출력하는 데이터 경로부를 추가로 더 구비하는 것을 특징으로 하는 메모리 시스템.
  11. 제10 항에 있어서, 상기 데이터 경로부는
    상기 메모리 셀 어레이의 상기 비휘발성 메모리 셀이 낸드 플래시 메모리와 같이 소정 개수의 메모리 셀을 구비하는 블록 단위로 입출력되는 경우에 상기 제어부의 제어에 응답하여 상기 디램 버퍼 메모리부로 데이터를 출력하고,
    상기 메모리 셀 어레이의 상기 비휘발성 메모리 셀이 노어 플래시 메모리와 같이 각각의 메모리 셀 단위로 입출력이 가능한 경우에는 상기 제어부의 제어에 응답하여 상기 디램 인터페이스부로 데이터를 출력하는 것을 특징으로 하는 메모리 시스템.
  12. 제11 항에 있어서, 상기 디램 버퍼 메모리부는
    상기 제어부의 제어에 응답하여 상기 데이터 경로부로부터 상기 데이터를 인가받아 버퍼링하여 상기 디램 인터페이스부로 출력하거나, 상기 디램 인터페이스부 에서 인가되는 상기 데이터를 버퍼링하여 상기 데이터 경로부로 출력하는 것을 특징으로 하는 메모리 시스템
  13. 제7 항에 있어서, 상기 디램 인터페이스부는
    디램과 동일한 방식으로 상기 외부의 장치와 데이터, 명령, 어드레스를 입출력하는 것을 특징으로 하는 메모리 시스템.
  14. 제7 항에 있어서, 상기 메모리 시스템은
    디램을 추가로 더 구비하는 것을 특징으로 하는 메모리 시스템.
  15. 제14 항에 있어서, 상기 메모리 컨트롤러는
    상기 디램을 제어하는 것을 특징으로 하는 메모리 시스템.
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