TWI727526B - 半導體記憶體 - Google Patents

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Abstract

按照一個實施形態，一種半導體記憶體，包含：第1位元線；第2位元線；源極線；第1記憶體單元，電性連接至前述第1位元線與前述源極線之間，包含第1電晶體與第1電容器；第2記憶體單元，電性連接至前述第2位元線與前述源極線之間，包含第2電晶體與第2電容器；第3電晶體，電性連接至前述源極線；感測放大器電路，包含電性連接至前述第1位元線的第1節點、與電性連接至前述第2位元線的第2節點。

Description

半導體記憶體
本實施形態一般而言有關半導體記憶體。 [關連申請案之相互參照] 本申請案以2019年3月22日申請之日本特願2019-054481申請案為基礎並主張優先權，該申請案的所有內容藉由引用而被涵括於本申請案中。
在半導體記憶體這樣的記憶體元件中，為了記憶密度的提升，一直在研究及開發記憶體單元的多值化技術。
以下參照圖面詳細說明本實施形態。以下說明中，針對具有同一功能及構成之構成要素，標註同一符號。 此外，以下各實施形態中，在末尾附有用以區別化的伴隨數字/英文字的參照符號(例如，字元線WL或位元線BL、各種電壓及訊號等)之構成要素，當無需相互區別亦可的情形下，會使用省略了末尾的數字/英文字之記載(參照符號)。 一般而言，按照一個實施形態，一種半導體記憶體，包含：第1位元線；第2位元線；源極線；第1記憶體單元，電性連接至前述第1位元線與前述源極線之間，包含第1電晶體與第1電容器；第2記憶體單元，電性連接至前述第2位元線與前述源極線之間，包含第2電晶體與第2電容器；第3電晶體，電性連接至前述源極線；感測放大器電路，包含電性連接至前述第1位元線的第1節點、與電性連接至前述第2位元線的第2節點。
參照圖1至圖10，說明實施形態之半導體記憶體。 (1)構成例 利用圖1至圖6，說明本實施形態之半導體記憶體的構成例。 ＜全體構成＞ 圖1為包含本實施形態之半導體記憶體的系統說明用圖。 如圖1所示，在一系統內，本實施形態之半導體記憶體(記憶體元件)800，藉由配線或無線通訊而連接至處理器900。在半導體記憶體800與處理器900之間，指令CMD、位址ADR、資料DT及控制訊號等各式各樣的訊號被收發送。 半導體記憶體800，包含記憶體單元陣列801、列(row)控制電路802、行(column)控制電路803、解碼電路804、感測放大器電路805、電壓生成電路806、定序器(sequencer)808、介面電路809等。 記憶體單元陣列801，包含複數個記憶體單元MC。記憶體單元MC，連接至位元線及字元線等的複數個配線。記憶體單元MC，能夠記憶1位元以上的資料。記憶體單元陣列801的內部構成後述之。 介面電路809，接收來自處理器900的訊號(指令CMD、位址ADR、資料DT及控制訊號等)。介面電路809，將接收到的訊號轉送給半導體記憶體800內的其他電路。 介面電路809，將從記憶體單元陣列801讀出的資料發送給處理器900。 解碼電路804，將位址ADR解碼。解碼電路804，將位址ADR的解碼結果輸出至列控制電路802及行控制電路803。 列控制電路802，控制記憶體單元陣列801的列。列控制電路801，基於位址ADR的解碼結果(列位址)，從記憶體單元陣列801的複數個列當中選擇(啟動(activate))至少1者。列控制電路802，將被選擇的列以外的列設定成非選擇狀態(非啟動狀態)。 列控制電路802，例如包含字元線驅動器電路、開關電路(選擇器)等。 行控制電路803，控制記憶體單元陣列801的行。行控制電路803，基於位址ADR的解碼結果(行位址)，從記憶體單元陣列801的複數個行當中選擇(啟動)至少1者。行控制電路803，將被選擇的行以外的行設定成非選擇狀態(非啟動狀態)。 行控制電路803，例如包含位元線驅動器電路、開關電路(選擇器)等。本實施形態中，行控制電路803包含源極線控制電路(源極線驅動器電路)89。 感測放大器電路805，透過行控制電路803連接至記憶體單元陣列801。感測放大器電路805，於讀出來自被選擇的記憶體單元MC的資料時，將和被選擇的記憶體單元MC內中記憶的資料相對應之訊號予以感測及放大。基於訊號的感測結果，被選擇的記憶體單元MC的資料會被讀出。感測放大器電路805，於對於被選擇的記憶體單元MC寫入資料時，能夠根據應該寫入記憶體單元MC的資料來控制連接至被選擇的記憶體單元MC之配線的電位。 例如，感測放大器電路805具有複數個感測放大器80。感測放大器80，和1或複數個位元線相對應。 以下，於資料的讀出(讀出動作)及資料的寫入(寫入動作)時，被選擇作為動作的對象之記憶體單元，稱為選擇單元。不被選擇作為動作的對象之記憶體單元，稱為非選擇單元。 電壓生成電路806，根據應該對於記憶體單元陣列801執行的動作，生成動作所使用之複數個電壓。電壓生成電路806，將生成的電壓輸出給列控制電路802、行控制電路803及感測放大器電路805。 定序器808，基於指令CMD及控制訊號，控制記憶體元件800內的複數個電路802~806的動作。 本實施形態之半導體記憶體800，例如為DRAM (Dynamic Random Access Memory)。DRAM800中，記憶體單元MC包含至少1個電容器與至少1個電晶體。電容器，被用作為記憶體單元MC的記憶體元件(資料保持部)。電晶體，被用作為記憶體單元MC的選擇元件(開關元件)。以下，記憶體單元MC內的電晶體，稱為單元電晶體。 (1a)記憶體單元陣列的構成例 ＜電路例＞ 圖2為本實施形態之記憶體元件(例如DRAM)的記憶體單元陣列的一例示意等效電路圖。 記憶體單元陣列801，包含複數個記憶體單元MC、複數個字元線WL(WLa，WLb)、複數個位元線BL(BLa，BLb)、及複數個源極線SL。 字元線WL，連接至列控制電路802。位元線BL及源極線SL，連接至行控制電路803。位元線BL及源極線SL，透過行控制電路803連接至感測放大器電路805。 例如，本實施形態之DRAM800，具有3維構造的記憶體單元陣列801。於記憶體單元陣列801內，複數個記憶體單元MC於X-Y平面內2維地排列，並且朝垂直於X-Y平面的Z方向排列。 朝X方向排列的複數個記憶體單元MC，連接至共通的字元線WL。 朝Y方向排列的複數個記憶體單元MC，連接至共通的位元線BL、及共通的源極線SL。 本實施形態中，各記憶體單元MC包含電容器10、單元電晶體20。例如，各記憶體單元MC中，電容器10及單元電晶體20如以下般連接至位元線BL、源極線SL及字元線WL。單元電晶體20的一方的端子(源/汲極的一方，電流路徑的一端)，連接至位元線BL。單元電晶體20的另一方的端子(源/汲極的另一方，電流路徑的一端)，連接至電容器10的一方的端子。電容器10的另一方的端子，連接至源極線SL。 單元電晶體20的閘極，連接至字元線WL。 例如，電晶體50(50a，50b)，設於Y方向之記憶體單元陣列801的端部。 電晶體50的一方的端子，連接至位元線BL。電晶體50的另一方的端子，連接至源極線SL。電晶體50a的閘極，連接至字元線WLza。電晶體50b的閘極，連接至字元線WLzb。 電晶體50中，在電晶體50與源極線SL之間未設置電容器30。 於對於記憶體單元MC之期望的動作時，除單元電晶體20之外，電晶體50也被設定成ON狀態。電晶體50，參與記憶體單元MC的動作。電晶體50，作用成為記憶體單元MC的選擇元件。 例如，根據DRAM的應該執行的動作，當位元線BLa與源極線SL之間的記憶體單元MCa被選擇的情形下，電晶體50b會被啟動。相對於此，當位元線BLb與源極線SL之間的記憶體單元MCb被選擇的情形下，電晶體50a會被啟動。像這樣，於對於記憶體單元MC之動作時，電容器10透過2個電晶體20，50連接至2個位元線BLa，BLb。 以下，電晶體50，為了區別化，亦稱為仿製(replica)電晶體(或虛設(dummy)電晶體)50。 ＜構造例＞ 圖3為本實施形態之DRAM的記憶體單元陣列的構造例說明用模型圖。圖3中，模型化地示意記憶體單元陣列的截面構造。圖3中，省略覆蓋DRAM的構成要素之絕緣層(例如層間絕緣膜)的圖示。 如圖3所示，本實施形態之DRAM中，記憶體單元陣列801介著層間絕緣膜(未圖示)設於半導體基板9的上方。 複數個單元電晶體20b，設於朝Y方向延伸之導電層(配線)40上方。導電層40，為位元線BLb(或其一部分)。 電容器10b的各者，設於相對應之電晶體20b的上方。 朝Y方向延伸之導電層41，設於複數個電容器10b的上方。 導電層41，為源極線SL(或其一部分)。 複數個電容器10a，設於源極線SL上。 單元電晶體20a的各者，設於相對應之電容器10a的上方。 朝Y方向延伸之導電層42，設於單元電晶體20a的上方。導電層42，為位元線BLa(或其一部分)。 像這樣，本實施形態之DRAM中，電容器10(10a，10b)及單元電晶體20(20a，20b)相對於半導體基板9的表面朝垂直方向(Z方向)層積。 藉此，構成3維構造的記憶體單元陣列801。 記憶體單元MC中，電容器10(10a，10b)包含2個導電層11，13、及絕緣層12。絕緣層12，設於2個導電層11，13間。 導電層11，13，為電容器10的電極。以下，為了說明的區別化，導電層11，13稱為電容器電極11，13。絕緣層12，為電容器電極11，13間的介電體。絕緣層12，稱為電容器絕緣膜12。 電容器10，能夠保持電荷。電容器10的靜電電容Cs，是根據2個電容器電極11，13的相向面積、電容器絕緣膜12的材料的介電率、及電容器絕緣膜12的膜厚等的控制，而被適當設定。 單元電晶體20(20a，20b)，包含複數個半導體層211，212，213、閘極電極22及閘極絕緣膜23。 閘極絕緣膜23，設於半導體層212的側面上。半導體層212的側面，相對於半導體基板9的表面(X-Y平面)為近乎垂直的面。 閘極電極22，在半導體層212的側面介著閘極絕緣膜23而相向。閘極電極22朝X方向延伸。閘極電極22，被用作為字元線WL。 半導體層212，於Z方向設於2個半導體層211，213間。半導體層211，213，為單元電晶體20的源/汲極層211，213。半導體層212，為單元電晶體20的通道層(通道區域)。當單元電晶體20的閘極電壓為單元電晶體20的閾值電壓以上的情形下，在通道層212內會形成通道。 單元電晶體20的電流路徑，被設定成相對於半導體基板9的表面(X-Y平面)近乎垂直的方向。這樣的電晶體20，稱為縱型電晶體。 圖4為記憶體單元中使用的電容器及單元電晶體的構造的一例示意鳥瞰圖。 例如，電容器10的一方的電容器電極13，具有圓柱狀(或角柱狀)的構造。電容器電極13的一端，連接至導電層(源極線)41。電容器絕緣膜12，以覆蓋電容器電極13的另一端及側面之方式設於電容器電極13上。電容器10的另一方的電容器電極11，以覆蓋電容器絕緣膜12的上面及側面之方式設於電容器絕緣膜12上。 電容器10的靜電電容Cs，是根據介著絕緣層12的2個導電層11，13的相向面積。另，亦可藉由絕緣層12的材料及膜厚來控制靜電電容Cs的大小。 例如，導電層11，13的材料是從金屬、半導體、及導電性化合物等當中選擇。絕緣層12的材料，是從氧化矽物、氮化矽物、氮氧化矽物、及高介電體物等當中選擇。 單元電晶體20中，半導體層211，212，213於Z方向設於電容器電極13與導電層42之間。 源/汲極層211，例如介著接點插栓191設於電容器電極11上。 通道層212，層積於源/汲極層211上。源/汲極層213，層積於通道層212上。 閘極絕緣膜23，設於通道層212的側面上。 閘極電極22，介著閘極絕緣膜23和通道層212的側面相向。 在源/汲極層213與導電層42之間，亦可設有接點插栓。 半導體層211，212，213的材料，是從矽、矽鍺、鍺、及氧化物半導體等選擇。例如，氧化物半導體，為包含銦(In)、鎵(Ga)、鋅(Zn)、及錫(Sn)等當中1以上之氧化物。一般而言，氧化物半導體的能帶隙(band gap)比矽的能帶隙還大。伴隨此，未被施加電壓的狀態下之氧化物半導體的導電率，比未被施加電壓的狀態下之矽的導電率還低。故，當氧化物半導體(例如InGaZnO)用於半導體層211，212，213的情形下，單元電晶體20的截止(cut-off)特性會提升，漏電流會減低。其結果，記憶體單元MC的資料保持(data retention)特性會提升。 另，記憶體單元MC的構造不限定於圖3及圖4的構造。 例如，電晶體50(50a，50b)，設於記憶體單元陣列801的Y方向的端部。 電晶體50，和單元電晶體20實質上具有相同構造。 電晶體50，包含複數個半導體層211，212，213、閘極電極22及閘極絕緣膜23。閘極電極22，介著閘極絕緣膜23和半導體層212相向。半導體層(通道層)212，於Z方向設於2個半導體層(源/汲極層)211，213間。 電晶體50a的一端，連接至位元線BLa。電晶體50a的另一端，透過接點插栓30a連接至源極線SL。電晶體50b的一端，連接至位元線BLb。電晶體50b的另一端，透過接點插栓30b連接至源極線SL。電容器，未設置在電晶體50與源極線SL之間。 電晶體50的電容成分，附加於記憶體單元MC的電容、及/或連接記憶體單元MC與感測放大器電路805之配線(例如位元線BL及源極線SL)的配線電容。藉由電晶體50，可調整記憶體單元MC的電容及/或位元線BL及源極線SL的配線電容。 於記憶體單元陣列801的下方的區域，DRAM中包含之複數個電路802～809設於半導體基板9上。 圖3中，為了圖示的簡化，僅圖示2個場效電晶體TR。但，於半導體基板9上設有複數個P型/N型的場效電晶體TR、複數個電阻元件、及複數個電容元件等。藉由該些元件，構成DRAM800的電路801～809。 電晶體TR，設於半導體基板9內的半導體區域(主動(active)區域)AA內。半導體區域，為藉由元件分離絕緣層999而被區隔出的區域。 電晶體TR，具有2個源/汲極層94。源/汲極層94，設於半導體區域內。閘極電極92，介著閘極絕緣膜93設於通道區域上方。電晶體TR中，通道區域為2個源/汲極層94間的區域。 閘極電極92及源/汲極層94，透過接點(未圖示)連接至配線(未圖示)。 例如，圖3中，包含電晶體TR之電路，訂為感測放大器電路805。 本實施形態之DRAM800中，位元線BL透過行選擇開關SW(SWa，SWb)連接至感測放大器電路805的相對應之感測放大器80。 行選擇開關(轉送閘)SW，為縱型的場效電晶體。行選擇開關SW的構造，和單元電晶體20實質上相同。行選擇開關SW，具有通道層212、源/汲極層211，213、閘極電極22及閘極絕緣膜23。對行選擇開關SW的閘極電極22供給和位址相對應之控制訊號。藉此，控制感測放大器80與位元線BL之電性連接。 行選擇開關SWa，設於位元線BLa與感測放大器電路805的節點之間。行選擇開關SWa的一方的端子(源/汲極層213)，連接至位元線BLa。行選擇開關SWa的另一方的端子(源/汲極層211)，透過接點插栓39a、擴散層99a及導電層(未圖示)等而連接至相對應之感測放大器80的第1端子(節點)。 行選擇開關SWb，設於位元線BLb與感測放大器電路805的節點之間。行選擇開關SWb的一方的端子，連接至位元線BLb。行選擇開關SWb的另一方的端子，透過導電層35b、接點插栓39b及擴散層99b等而連接至相對應之感測放大器80的第2端子(節點)。 本實施形態中，轉送閘TX設於源極線SL與感測放大器80之間。轉送閘TX，為場效電晶體。轉送閘TX，和行選擇開關SW及單元電晶體20實質上具有相同構造。轉送閘TX，具有通道層212、源/汲極層211，213、閘極電極22及閘極絕緣膜23。對轉送閘TX的閘極電極22供給控制訊號。藉此，控制感測放大器80與源極線SL之電性連接。 轉送閘TX的一方的端子(源/汲極層)，透過接點插栓31連接至源極線SL(導電層41)。轉送閘TX的另一方的端子(源/汲極層)，透過導電層35c、接點插栓39c及擴散層99c等而連接至感測放大器80。例如，Z方向之導電層35c的位置(配線層)，和Z方向之位元線BLb的位置實質上相同。 轉送閘TX，具有某一大小的靜電電容Cz。轉送閘TX，可作用成為對於源極線SL之配線電容的一部分。轉送閘TX，設置作為源極線SL的配線電容的調整用。圖3中，示意在1個源極線SL連接有1個轉送閘TX的例子，但不限定於此。亦可2個以上的轉送閘TX連接至1個源極線SL。源極線SL的電容調整用的轉送閘，亦可不連接至源極線SL。 例如，接點插栓39a，39b，39c，透過行控制電路連接至感測放大器電路805。共通地連接至相對應之感測放大器80的接點插栓39a，39b，39c，設於記憶體單元陣列801的一端側的區域內。 行選擇開關SW及轉送閘TX的電容成分，可被涵括作為感測放大器80的節點的電容(連接記憶體單元與感測放大器的電路之配線的電容)。 本實施形態之DRAM中，記憶體單元MC能夠保持2位元以上的資料。保持2位元以上的資料之記憶體單元，稱為MLC(Multi Level Cell)。以下，作為MLC，示意記憶2位元的資料(“00”、“01”、“10”及“11”)之記憶體單元。 圖5為2位元的資料與電容器中保持的電荷量之關係示意模型圖。圖5的圖表的縱軸，和電容器的電荷量相對應。 如圖5所示，記憶2位元的資料之MLC中，“00”資料被關聯至電荷量Q1，“01”資料被關聯至電荷量Q2，“10”資料被關聯至電荷量Q3，“11”資料被關聯至電荷量Q4。 例如，0V的電壓值和電荷量Q1相對應，電壓值VDD和電荷量Q4相對應。此外，電壓值(1/3)×VDD和電荷量Q2相對應，電壓(2/3)×VDD和電荷量Q3相對應。像這樣，記憶體單元MC的構成被設定為可做電壓與電荷量之建立對應。 藉此，本實施形態之DRAM的記憶體單元，作用成為可記憶2位元的資料之MLC。 圖6為資料與讀出電壓之關係示意圖。 圖表的橫軸和讀出資料相對應。圖表的縱軸和讀出電壓相對應。 如上述般，記憶體單元MC可記憶“00”、“01”、“10”、及“11”的資料。 讀出動作中，上位位元中的“1”與“0”之判別，能夠藉由使用一和“01”資料相對應的電壓值與和“10”資料相對應的電壓值之間的電壓值來執行。例如，(1/2)×VDD的電壓值被用作上位位元的“0”與“1”之判定電壓(參照電壓)。 當上位位元為“0”的情形下，下位位元中的“1”及“0”，能夠基於和“00”資料相對應的電壓值與和“01”資料相對應的電壓值之大小關係來判別。例如，0V與(1/3)×VDD之間的電壓值(例如(1/6)×VDD)，可被用作具有“0”的上位位元之資料中的下位位元的“1”與“0”之判定電壓。 當上位位元為“1”的情形下，下位位元中的“1”及“0”，能夠基於和“10”資料相對應的電壓值與和“11”資料相對應的電壓值之大小關係來判別。例如，(2/3)×VDD的電壓值與VDD電壓值之間的電壓值(例如(5/6)×VDD)，可被用作對於具有“1”的上位位元之資料中的下位位元的“1”與“0”之判定電壓。 像這樣，便能判別記憶體單元MC內的2位元的資料(4個資料)。 (1b)感測放大器電路的構成例 圖7說明本實施形態之DRAM中的感測放大器電路的構成例。 圖7為本實施形態之DRAM中的感測放大器電路說明用等效電路圖。 感測放大器電路805包含複數個感測放大器80。例如，1個感測放大器80和1(或複數)個位元線對(BLa，BLb)相對應。 感測放大器80的第1節點ND1(ND1a，ND1b)，連接至位元線BLa。感測放大器的第2節點ND2(ND2a，ND2b)，連接至位元線BLb。 本實施形態中，感測放大器80為電容耦合型的感測放大器。本實施形態中，電容耦合型的感測放大器80構成為可讀出(判別)2位元的資料。 感測放大器80，包含第1感測單元8A、第2感測單元8B及1以上的轉送閘(開關元件)TG。 第1及第2感測單元8A，8B，能夠感測位元線BL的電位。第1及第2感測單元8A，8B，能夠放大位元線BL的電位。 第1感測單元8A的一方的輸入端子連接至節點ND1a，第1感測單元8A的另一方的輸入端子連接至節點ND2a。 第2感測單元8B的一方的輸入端子連接至節點ND1b，第2感測單元8B的另一方的輸入端子連接至節點ND2b。 感測單元8A，透過電容器(電容性耦合)C1a，C1b連接至感測單元8B。電容器C1a的靜電電容，和電容器C1b的靜電電容近乎相同。 感測單元8A的一方的輸入端子，透過電容器C1a連接至感測單元8B的一方的輸入端子。感測單元8A的另一方的輸入端子，透過電容器C1b連接至感測單元8B的另一方的輸入端子。 控制訊號SENa，被供給至感測單元8A。感測單元8A的動作(啟動/非啟動)，是根據控制訊號SENa的訊號位準而被控制。 控制訊號SENb，被供給至感測單元8B。感測單元8B的動作(啟動/非啟動)，是根據控制訊號SENb的訊號位準而被控制。 感測單元8A，感測記憶體單元MC內的資料的上位位元是“0”還是“1”。和上位位元的值相對應之訊號(電位)，被保持(蓄積)於區域A1側的節點ND1a，ND2a內。使用被保持於區域(保持區域或判定區域)A1之訊號，判定選擇單元內的資料的上位位元。 感測單元8B，感測記憶體單元MC內的資料的下位位元是“0”還是“1”。和下位位元的值相對應之訊號，被保持(蓄積)於區域A2側的節點ND1b，ND2b內。使用被保持於區域(保持區域或判定區域)A2之訊號，判定選擇單元內的資料的下位位元。 轉送閘TG(TGa，TGb)，設於第1感測單元8A與第2感測單元8B之間。 轉送閘TGa的一方的端子連接至節點ND1a，轉送閘TGa的另一方的端子連接至節點ND2a。轉送閘TGb的一方的端子連接至節點ND1b，轉送閘TGb的另一方的端子連接至節點ND2b。控制訊號STG，被供給至轉送閘TGa，TGb的閘極。藉由控制訊號STG，控制轉送閘TGa，TGb的ON及OFF。 轉送閘TGa，於感測放大器80內設置成將位元線BLa(包含位元線BLa之配線)予以電性分割成2個部分70a，70b。 轉送閘TGa的一方的端子(電流路徑的一端)連接至位元線BLa的第1部分70a，轉送閘TGa的另一方的端子(電流路徑的另一端)連接至位元線BLa的第2部分70b。 轉送閘TGb，於感測放大器80內設置成將位元線BLb(包含位元線BLb之配線)予以電性分割成2個部分71a，71b。轉送閘TGb的一方的端子連接至位元線BLb的第1部分71a，轉送閘TGb的另一方的端子連接至位元線BLb的第2部分71b。 部分70a連接至節點ND1a(感測單元8A的一方的輸入端子)，部分71a連接至節點ND2a(感測單元8A的另一方的輸入端子)。 部分70b連接至節點ND1b(感測單元8B的一方的輸入端子)，部分71b連接至節點ND2b(感測單元8B的另一方的輸入端子)。 圖7中，模型化地示意對於感測放大器80之記憶體單元及仿製電晶體的連接關係。 感測單元8A，設於感測放大器80的區域A1內。感測單元8B，設於感測放大器80的區域A2內。 對於上述的感測放大器80的構成，記憶體單元MC於感測放大器80的區域A1側連接至感測放大器80。記憶體單元MC，透過轉送閘TGa，TGb連接至感測單元8A。記憶體單元MC，不透過轉送閘TGa，TGb連接至感測單元8B。 在此情形下，2個記憶體單元MCa，MCb能夠視為連接至部分70b與部分71b之間。仿製電晶體50a，50b，於感測放大器80的區域A1側連接至感測放大器80。2個仿製電晶體50a，50b，能夠視為連接至部分70a與部分71a之間。 像這樣，電容耦合型感測放大器80中，記憶體單元MC是設於以感測放大器80為中央而和設有仿製電晶體50的區域A1為相反側的區域A2內。 源極線SL，連接至源極線控制電路89。源極線SL的電位，可藉由源極線控制電路89而被控制。源極線SL，亦可透過轉送閘(未圖示)連接至感測放大器80。 感測放大器80，具有電容CA，CB。電容CA，CB，是由連接至感測單元8A，8B的配線BLa，BLb的配線電容、及元件TG，50的電容成分(阻抗)等所引起。 源極線SL，具有配線電容(以下亦稱為源極線電容)Cx。 本實施形態之DRAM中，於讀出動作中的多值資料的寫回(再寫入動作)時，使用源極線SL將資料寫回選擇單元MC。對於選擇單元之再寫入動作，是透過源極線SL執行。 資料的寫回用的電壓(以下稱為再寫入電壓)VRW之電壓值，是基於被保持於配線電容CA，CB，Cx的訊號量(例如電位)而決定。再寫入電壓VRW，從感測放大器80(感測放大器電路805)被供給至源極線SL。 上位位元的判定所使用之訊號(被保持於區域A1側之訊號)，是被保持於部分70a，71a的配線電容CA與源極線的配線電容Cx之合成電容。 下位位元的判定所使用之訊號(被保持於區域A2側之訊號)，是被保持於部分70b，71b的配線電容CB。 區域A1側的配線電容的大小，根據源極線SL的配線電容Cx而被調整及放大。 本實施形態中，配線電容CA，CB，Cx的靜電電容的比，如以下般設定。 Cx×CA/(Cx＋CA)：CB＝2：1 像這樣，部分70a，71a與源極線SL之間的合成電容Cx×CA/(Cx＋CA)，被設定成部分70b，71b的配線電容的2倍程度。 另，配線電容CB可如以下般示意。 CB＝Cx×CA/(2×(Cx＋CA)) 本實施形態中，藉由增大電容Cx與記憶體單元MC的電容Cs的比(Cx/Cs)，能夠增大讀出動作時產生的訊號量(藉由感測放大器而被感測的訊號的大小)。本實施形態中，即使記憶體單元MC的電容Cs較為小的情形下，藉由增大源極線SL的電容仍能增大訊號量。 (2)動作例 參照圖8及圖9，說明本實施形態之半導體記憶體(例如DRAM)的動作例(控制方法)。此處，圖1至圖7亦被適當用來說明本實施形態之半導體記憶體的動作。 說明本實施形態之DRAM中，當記憶體單元記憶2位元的資料(“00”、“01”、“10”、“11”)的情形下之DRAM的寫入動作及讀出動作。 以下，選擇位元線表記成“BL-s”，和選擇位元線為互補的關係的位元線表記成“bBL-s”。 (2a)寫入動作 利用圖8，說明本實施形態之記憶體元件的寫入動作。 當資料被寫入本實施形態之DRAM的情形下，外部元件(例如CPU)對本實施形態之DRAM發送寫入指令、位址及資料(寫入資料)。此外，外部元件對本實施形態之DRAM發送控制訊號。 本實施形態之DRAM，接收寫入指令、位址、資料及控制訊號。 本實施形態之DRAM，基於寫入指令及控制訊號，將接收到的資料寫入和位址相對應之選擇單元。 於DRAM800內，定序器808對其他電路執行寫入動作用的各種控制。 解碼電路804，將位址解碼。解碼電路804，將解碼結果發送至列控制電路802及行控制電路803。 列控制電路802，基於位址的解碼結果，控制字元線WL的啟動/非啟動。行控制電路803，基於位址的解碼結果，控制位元線BL及源極線SL的啟動/非啟動。 電壓生成電路806，生成寫入動作所使用之各式各樣的電壓。電壓生成電路806，將生成的電壓供給至其他電路。 於時刻t1a，寫入電壓VWR被施加於選擇位元線BL-s。 在和對於位元線之寫入電壓的施加實質上相同時間點，具有電壓值V1的選擇電壓被施加於選擇字元線WL。電壓值V1，為單元電晶體20的ON電壓(以下亦表記成ON電壓V1)。藉此，於選擇單元MC內，單元電晶體20被設定成ON狀態。 寫入電壓VWR，透過ON狀態的單元電晶體20被施加於選擇單元MC內的電容器10。 另，於寫入電壓VWR之施加時，選擇源極線SL-s、互補的位元線bBL-s及仿製字元線WLz-s的電位被設定在0V。但，亦可藉由對於字元線WLz-s之選擇電壓的施加，而和選擇單元相對應之仿製電晶體50被設定成ON狀態。 例如，規定電位的非選擇電壓(例如比0V還大的電壓)被施加於非選擇位元線及非選擇源極線。 有關本實施形態之DRAM，於保持2位元的資料之MLC的寫入動作中，是根據被寫入選擇單元MC的資料，來控制被施加於電容器10的寫入電壓VWR的電壓值。 當“00”的資料被寫入記憶體單元MC的情形下，寫入電壓VWR的電壓值被設定成電壓值VwA。當“01”的資料被寫入記憶體單元MC的情形下，寫入電壓VWR的電壓值被設定成電壓值VwB。當“10”的資料被寫入記憶體單元MC的情形下，寫入電壓VWR的電壓值被設定成電壓值VwC。當“11”的資料被寫入記憶體單元MC的情形下，寫入電壓VWR的電壓值被設定成電壓值VwD。 例如，電壓值VwD為電源電壓VDD。電壓值VwC為(2/3)×VDD。電壓值VwB為(1/3)×VDD。電壓值VwA為0V(接地電壓VSS)。 藉此，選擇位元線BL-s與選擇源極線SL-s之間的電位差，便被施加於選擇單元MC作為寫入電壓VWR。 選擇單元MC中，根據寫入電壓VWR的電壓值，電荷被保持(蓄積)於電容器10內。 其結果，選擇單元MC中，和電容器10內蓄積的電荷量相應之資料被寫入。選擇單元MC，保持2位元資料。 另，亦可位元線BL-s的電位被設定成某一定的電壓值(例如電壓值Vdd)，源極線SL的電位被設定成和寫入資料相應之值，藉此和寫入資料相應之寫入電壓VWR被施加於選擇單元MC。 於時刻t2a，選擇字元線WL-s的電位從電壓值V1降低至0V。藉此，於選擇單元MC內，單元電晶體20被設定成OFF狀態。選擇位元線BL-s的電位，從寫入電壓VWR的值降低至0V。藉此，對於選擇單元之寫入電壓的施加便停止。 像以上這樣，本實施形態之DRAM的寫入動作完成。 (2b)讀出動作 利用圖9，說明本實施形態之DRAM的讀出動作。 如以下般，DRAM中，讀出動作的循序(sequence)包含資料的讀出與資料的再寫入。此處，說明當位元線BLa與源極線SL之間的記憶體單元MCa被選擇的情形下之本實施形態之DRAM的讀出動作。 ＜資料的讀出＞ 藉由上述的MLC的寫入動作，記憶體單元MC的電容器10保持和應該記憶的資料相應之電容器電壓VC。當記憶體單元MC記憶2位元的資料的情形下，會對選擇單元MC執行資料的上位位元的讀出(判定)與資料的下位位元的讀出。 於對於DRAM800之讀出動作的執行時，處理器900將讀出指令CMD、位址ADR及控制訊號等發送至DRAM800。 和寫入動作實質相同般，定序器808基於接收到的讀出指令及控制訊號，控制各電路802～806的動作以便讀出動作之執行。基於位址ADR，選擇位元線BL-s、bBL-s、選擇源極線SL-s、及選擇字元線WL-s等被依序啟動。 於時刻t1b，選擇位元線BL-s(此處為位元線BLa)及位元線bBL-s(此處為位元線BLb)，藉由行控制電路803或感測放大器電路805而被預充電(precharge)至規定的電位。選擇位元線BL-s、bBL-s的電位，例如設定成(1/2)×VDD。例如，非選擇位元線的電位如同選擇位元線BL-s、bBL-s般設定成(1/2)×VDD。另，非選擇位元線亦可被設定成電性浮動的狀態。 於時刻t2b，電壓值V1的電壓VWL藉由列控制電路802而被施加於選擇字元線WL-s。藉此，單元電晶體20被設定成ON狀態。於對於選擇字元線WL-s之ON電壓V1的施加時，0V(接地電壓VSS)被施加於非選擇字元線。藉此，非選擇單元被維持在OFF狀態。藉由OFF狀態的單元電晶體，非選擇單元的電容器10從位元線BLa，BLb被電性分離。 於選擇單元MC的單元電晶體20為ON狀態的期間，感測放大器電路805(或行控制電路803)將讀出電壓VRD施加於選擇單元MC。讀出電壓VRD，被施加於選擇位元線BL-s(及位元線bBL-s)。讀出電壓VRD的電壓值Vr，例如為(1/2)×VDD。 藉由讀出電壓VRD的施加，判定選擇單元MC內的資料的上位位元是“1”(選擇單元MC的資料是“11”或“10”)、或是“0”(選擇單元MC的資料是“01”或“00”)。 如利用圖5及圖6說明般，當選擇單元MC的資料的上位位元是“1”的情形下(選擇單元MC內的資料為“11”或“10”的資料的情形下)，選擇單元MC的電容器10的電位，比被施加於選擇位元線BL-s的電壓值(1/2)×VDD還高。 在此情形下，選擇單元MC內的電容器10的電荷會移動至選擇位元線BL-s。其結果，位元線BL-s的電位增加，電容器10的電位降低。 例如，當選擇單元MC記憶“11”資料的情形下，選擇位元線BL-s的電位會上昇恰好ΔV的值。在此情形下，選擇位元線BL-s的電位成為(1/2)×VDD＋ΔV。“ΔV”實質上相當於保持“11”資料的電容器10的訊號電壓Vs的絕對值。 當選擇單元MC記憶“10”資料的情形下，選擇位元線BL-s的電位會上昇恰好(1/3)×ΔV的值。在此情形下，選擇位元線BL-s的電位成為(1/2)×VDD＋(1/3)×ΔV。 當選擇單元MC的資料的上位位元是“0”的情形下，選擇單元MC的電容器的電位會比被施加於選擇位元線BL-s之電壓值(1/2)×VDD還低。 在此情形下，位元線BL-s的電荷會移動至選擇單元MC內的電容器10。其結果，選擇位元線BL-s的電位降低，電容器10的電位增加。 例如，當選擇單元MC記憶“00”資料的情形下，選擇位元線BL-s的電位會從(1/2)×VDD下降恰好ΔV(＝Vs)的值。在此情形下，選擇位元線BL-s的電位成為(1/2)×VDD-ΔV。 當選擇單元MC記憶“01”資料的情形下，選擇位元線BL-s的電位會從(1/2)×VDD下降恰好(1/3)×ΔV的值。在此情形下，選擇位元線BL-s的電位成為(1/2)×VDD-(1/3)×ΔVs。 經過了選擇位元線BL-s的電位變化用的期間後，於時刻t3b，選擇字元線WL-s的電位從電壓值V1變化成0V。 於時刻t3b，選擇源極線SL的電位藉由源極線控制電路89而從0V變遷至某一電位(例如(1/2)×VDD)。此時，當作為電容元件的轉送閘TX連接至選擇源極線SL-s的情形下，轉送閘TX會藉由控制訊號(閘極電壓)而被設定成ON狀態。 於時刻t4b，和選擇字元線WL-s相對應之仿製字元線(以下稱為選擇仿製字元線)WLz-s的電位，會藉由列控制電路802而從0V變遷至電壓值V2。藉此，仿製電晶體50被設定成ON狀態。本例中，選擇單元MC設於位元線BLa與源極線SL之間。在此情形下，位元線BLb與源極線SL之間的仿製電晶體50b被設定成ON狀態。另一方面，位元線BLa與源極線SL之間的仿製電晶體50a被維持在OFF狀態。 於時刻t5b，控制訊號STG的訊號位準從“L”位準變遷至“H”位準。控制訊號STG的“L”位準和0V相對應。控制訊號STG的“H”位準和電壓值V3相對應。電壓V3為轉送閘TG的ON電壓。藉由電壓值V3之施加，轉送閘TG被設定成ON狀態。 藉此，選擇位元線BL-s，bBL-s透過ON狀態的轉送閘TG而電性連接至感測單元8A的節點ND1a，ND2a。和選擇單元MC的資料相對應之電壓值被保持於節點ND1a。 例如，選擇仿製字元線WLz-s的電位，於控制訊號STG的訊號位準為“H”位準的期間中(例如時刻t6b)，從電壓值V2變遷至0V。藉此，仿製電晶體50被設定成OFF狀態。 於時刻t7b，控制訊號STG的訊號位準從“H”位準變遷至“L”位準。藉此，轉送閘TG被設定成OFF狀態。 選擇位元線BL-s，bBL-s的電位，被保持於感測放大器80內的節點ND1a，ND2a。像這樣，和選擇單元MC的上位位元的讀出結果相對應之選擇位元線BL-s，bBL-s的電位，被轉送至感測放大器80的上位位元的保持區域(判定區域)A1。 感測單元8A，藉由控制訊號SEN1(例如“H”位準的訊號SEN1)而被啟動。感測單元8A，將節點ND1a，ND2a的電位予以感測及放大。 基於感測單元8A中的感測結果，“1”的資料或“0”的資料從感測單元8A的輸出端子OUTA被輸出作為選擇單元MC的上位位元的資料。 選擇單元MC的下位位元的資料，藉由感測單元8B而決定。感測單元8B，藉由控制訊號SEN2(例如“H”位準的訊號SEN2)而被啟動。 感測單元8B，將節點ND1b，ND2b的電位予以感測及放大。 如上述般，感測單元8A藉由包含靜電電容C1，C2之電容性耦合而連接至感測單元8B。此外，上位位元的資料保持用的配線電容CA與下位位元的資料保持用的配線電容CB之比，為2：1。 當上位位元為“1”資料的情形下，藉由訊號(電位)之放大，節點ND1a的電位上昇至電壓值VDD，節點ND2a的電位降低至0V。 靜電電容C1，C2被設計成，受到上位位元的資料的感測時之節點ND1a，ND2a的電位變動的影響，而節點ND1b，ND2b的電位會變動恰好(1/3)×ΔV。 當選擇單元MC記憶“11”資料的情形下，於上位資料的讀出用的訊號的放大之前，位元線BL-s的電位(例如部分71a的電位)為(1/2)×VDD＋ΔV，位元線bBL-s的電位(例如部分71b的電位)為(1/2)×VDD。 由於上位資料的讀出用的訊號的放大而引起之節點ND1a，ND2a的電位變動，節點ND1b的電位會減少恰好(1/3)×ΔV，節點ND2b的電位會增加恰好(1/3)×ΔV。 故，“11”資料的情形下，於上位資料的讀出用的訊號的放大之後，節點ND2b的電位會比節點ND1b的電位還低。 另一方面，當選擇單元MC記憶“10”資料的情形下，於上位資料的讀出用的訊號的放大之前，位元線BL-s的電位(例如部分71a的電位)為(1/2)×VDD＋(1/3)×ΔV，位元線bBL-s的電位(例如部分71b的電位)為(1/2)×VDD。 由於上位資料的讀出用的訊號的放大而引起之節點ND1a，ND2a的電位變動，節點ND1b的電位會減少恰好(1/3)×ΔV，節點ND2b的電位會增加恰好(1/3)×ΔV。 故，“10”資料的情形下，於上位資料的讀出用的訊號的放大之後，節點ND2b的電位會比節點ND1b的電位還高。 像這樣，當上位位元是“1”的情形下，可基於上位位元的讀出時感測之電壓值，決定下位位元的資料是“1”還是“0”。 當上位位元為“0”資料的情形下，藉由訊號之放大，節點ND1a的電位降低至0V，節點ND2a的電位上昇至電壓值VDD。 當選擇單元MC記憶“00”資料的情形下，於上位資料的讀出用的訊號的放大之前，位元線BL-s的電位(例如部分71a的電位)為(1/2)×VDD-ΔV，位元線bBL-s的電位(例如部分71b的電位)為(1/2)×VDD。 由於上位資料的讀出用的訊號的放大而引起之節點ND1a，ND2a的電位變動，節點ND1b的電位會增加恰好(1/3)×ΔV，節點ND2b的電位會減少恰好(1/3)×ΔV。 故，當選擇單元的資料為“00”資料的情形下，於上位資料的讀出用的訊號的放大之後，節點ND1b的電位會比節點ND2b的電位還低。 當選擇單元MC記憶“01”資料的情形下，於上位資料的讀出用的訊號的放大之前，位元線BL-s的電位(例如部分71a的電位)為(1/2)×VDD-(1/3)×ΔV，位元線bBL-s的電位(例如部分71b的電位)為(1/2)×VDD。 由於上位資料的讀出用的訊號的放大而引起之節點ND1a，ND2a的電位變動，節點ND1b的電位會增加恰好(1/3)×ΔV，節點ND2b的電位會減少恰好(1/3)×ΔV。 故，當選擇單元的資料為“01”資料的情形下，於上位資料的讀出用的訊號的放大之後，節點ND1b的電位會比節點ND2b的電位還高。 像這樣，當上位位元是“0”的情形下，可基於上位位元的讀出時感測之電壓值，決定資料的下位位元是“1”還是“0”。 和資料的下位位元相對應之電位，被保持於感測放大器80的下位位元的保持區域(判定區域)A2的節點ND1b，ND2b內。 感測單元8B，將節點ND1b，ND2b的電位予以感測及放大。藉此，節點ND1b的電位，當下位位元的資料為“1”的情形下被設定成電壓值VDD，當下位位元的資料為“0”的情形下被設定成0V。例如，於感測單元8B所做的電位的放大之前，感測單元8A被設定成OFF狀態。 基於感測單元8B中的感測結果，“1”的資料或“0”的資料從感測單元8B的輸出端子OUTB被輸出作為選擇單元MC的下位位元的資料。 其後，藉由控制訊號SEN2，感測單元8B被設為非啟動。 例如，於時刻t8b，位元線BL-s，bBL-s及源極線SL-s被設為非啟動。 像以上這樣，從選擇單元MC讀出2位元的資料。 選擇單元MC內的資料，藉由資料的讀出(電容器10的電荷量的變化)而被破壞。故，資料讀出之後，基於讀出結果執行資料的寫回(再寫入)。 ＜資料的寫回＞ 利用圖9，說明本實施形態之DRAM中的對於MLC之資料寫回。 上述的資料的讀出中，和讀出結果相對應之電壓值被保持於感測放大器80與記憶體單元MC之間的配線電容CA，CB，Cx。 使用被保持於配線電容CA，CB，Cx的電位，來決定資料寫回用的電壓(以下稱為再寫入電壓)。 和資料的上位位元相對應之電壓值，被保持於部分70a，71a的配線電容CA內。和資料的下位位元相對應之電壓值，被保持於部分70b，71b的配線電容CB內。藉由感測單元8A，8B所做的訊號之放大，部分70a，71a，70b，71b的電位會和感測出的上位位元及下位位元的資料相應而被設定成電壓值VDD或0V。 於時刻t1c，於資料的寫回時，控制訊號STG的訊號位準從“L”位準變遷至“H”位準。藉由“H”位準的訊號(電壓值V3)，轉送閘(電晶體)TG被設定成ON狀態。 藉此，透過ON狀態的轉送閘TG，區域A2內的位元線BL的部分70b，71b電性連接至區域A1內的位元線BL的部分70a，71a。 當資料的讀出結果為“11”資料的情形下，上位位元的資料的保持狀態中的部分70a的電位為電壓值VDD，下位位元的資料的保持狀態中的部分71a的電位為電壓值VDD。 在此情形下，由於配線電容的比被設定成2：1，因此藉由轉送閘TG的ON，被電性連接之部分70及部分71的電位會成為(2/3)×VDD＋(1/3)×VDD＝VDD。 當資料的讀出結果為“10”資料的情形下，上位位元的資料的保持狀態中的部分70a的電位為電壓值VDD，下位位元的資料的保持狀態中的部分71a的電位為0V。 在此情形下，由於配線電容的比被設定成2：1，因此藉由轉送閘TG的ON，被電性連接之部分70及部分71的電位會成為(2/3)×VDD＋(1/3)×0＝(2/3)×VDD的電壓值。 當資料的讀出結果為“01”資料的情形下，上位位元的資料的保持狀態中的部分70a的電位為0V，下位位元的資料的保持狀態中的部分71a的電位為電壓值VDD。 在此情形下，由於配線電容的比被設定成2：1，因此藉由轉送閘TG的ON，被電性連接之部分70及部分71的電位會成為(2/3)×0＋(1/3)×VDD＝(1/3)×VDD的電壓值。 當資料的讀出結果為“00”資料的情形下，上位位元的資料的保持狀態中的部分70a的電位為0V，下位位元的資料的保持狀態中的部分71a的電位為0V。 在此情形下，由於配線電容的比被設定成2：1，因此藉由轉送閘TG的ON，被電性連接之部分70及部分71的電位會成為(2/3)×0＋(1/3)×0＝0V的電壓值。 像這樣，和資料的讀出結果相對應，而得到4個相異的電壓值。 故，4種類的再寫入電壓VRW，是藉由感測放大器80而基於資料的讀出之結果來決定，以便和2位元的資料相對應。 和資料的讀出結果相對應，1個電壓值被設定作為再寫入電壓VRW的電壓值。 本實施形態中，具有被決定的電壓值之再寫入電壓VWR，供給至源極線SL-S。再寫入電壓VWR，透過源極線SL-S被施加於選擇單元MC。 於時刻t2c，在訊號被設定成“H”位準的狀態下，被選擇的仿製字元線WLz-s的電位從0V變遷至電壓值V2。藉由電壓值(ON電壓)V2之施加，仿製電晶體50被設定成ON狀態。位元線BL，透過ON狀態的電晶體50連接至源極線SL。例如，選擇字元線WL-s的電位亦可從0V變化至電壓值V1。藉此，單元電晶體20被設定成ON狀態。 藉此，再寫入電壓VRW經由感測放大器80內的節點(配線)ND1，ND2、位元線BL及仿製電晶體50，而供給至記憶體單元陣列801內的源極線SL。 例如，0V的電壓被施加於選擇位元線BL-s。例如，具有和再寫入電壓相同電壓值之電壓被施加於位元線bBL-s。 當被讀出的資料為“11”資料的情形下，位元線BL-s的電位被設定成0V，源極線SL的電位被設定成VDD的電壓值。故，被施加於選擇單元MC的再寫入電壓VRD的電壓值成為VDD(＝VwD)。藉由具有此電壓值的再寫入電壓VRW之施加，“11”資料被寫入選擇單元MC。 當被讀出的資料為“10”資料的情形下，位元線BL-s的電位被設定成電壓值0V，源極線SL的電位被設定成(2/3)×VDD的電壓值。故，再寫入電壓VRW的電壓值成為電壓值(2/3)×VDD(＝VwC)。藉由具有此電壓值的再寫入電壓VRW之施加，“10”資料被寫入選擇單元MC。 當被讀出的資料為“01”資料的情形下，位元線BL-s的電位被設定成電壓值0V，源極線SL的電位被設定成(1/3)×VDD的電壓值。故，再寫入電壓VRW的電壓值成為電壓值(1/3)×VDD(＝VwB)。藉由具有此電壓值的再寫入電壓VRW之施加，“01”資料被寫入選擇單元MC。 當被讀出的資料為“00”資料的情形下，位元線BL的電位被設定成0V，源極線SL的電位被設定成0V。故，再寫入電壓VRW的電壓值成為0V(＝VwA)。藉由具有此電壓值的再寫入電壓VRW之施加，“00”資料被寫入選擇單元MC。 於時刻t3c，於再寫入電壓VRW的施加之後，選擇仿製字元線WLz-s的電位從電壓值V2變遷至0V。藉此，仿製電晶體50被設定成OFF狀態。 於時刻t4c，控制訊號STG的訊號位準(電壓值)從“H”位準(電壓值V3)變遷至“L”位準(0V)。 選擇位元線BL-s，bBL-s及選擇源極線SL-s被設為非啟動。選擇源極線SL-S的轉送閘TX被設定成OFF狀態。 像這樣，對於選擇單元之資料的再寫入完成。 像以上這樣，藉由包含資料的讀出及資料的再寫入之讀出循序，對於選擇單元之讀出動作結束。 (3)總結 本實施形態之半導體記憶體(記憶體元件)中，藉由電容耦合型感測放大器80，執行多值資料(2位以上的位元)的讀出及多值資料的再寫入。 本實施形態之半導體記憶體，於讀出動作的資料的再寫入中，將再寫入電壓透過源極線供給至選擇單元。供給至源極線的再寫入電壓，被施加於選擇單元。藉此，本實施形態之半導體記憶體中，資料透過源極線被再寫入選擇單元內。 本實施形態中，除了位元線(連接記憶體單元與感測放大器之配線)的配線電容之外，還使用源極線的配線電容來設定電容性耦合的大小(配線電容的比)。例如，轉送閘連接至源極線，以便調整(例如增加)源極線的配線電容。 藉此，本實施形態之DRAM，即使記憶體單元MC的電容Cs較為小的情形下，仍能增大訊號量。 例如，即使記憶體單元的電容Cs為10fF以下，藉由增大源極線SL的配線電容與記憶體單元的電容Cs之比(Cx/Cs)，仍能兼顧多值資料的讀出(感測)/再寫入電壓的決定用的訊號之放大、及讀出資料的訊號之放大。 此外，本實施形態之DRAM，藉由源極線的配線長度/配線電容之控制，能夠執行記憶體單元與感測放大器電路之間的電容的增大、及電容的分割比的調整。 故，本實施形態之DRAM，無需以複雜的佈局設計配線、元件及電路，便能增大資料的感測及再寫入用之訊號量。 其結果，本實施形態之DRAM，能夠提升記憶體的特性，例如像記憶體的可靠性。 像以上這樣，本實施形態之半導體記憶體能夠提升特性。 (4)變形例 利用圖10，說明實施形態之半導體記憶體(例如DRAM)的變形例。 虛設單元DC，亦可連接至源極線SL。虛設單元DC，包含電容器(以下稱為虛設電容器)10d及電晶體(以下稱為虛設電晶體)20d的至少一方。 虛設電容器10d的構造，和電容器10的構造實質上相同。虛設電容器20d的構造，和單元電晶體20的構造實質上相同。 虛設單元DC，包含由虛設電容器10d及/或虛設電晶體所引起之電容成分。藉由虛設單元DC的電容成分，調整源極線SL的配線電容Cx。 例如，當虛設單元DC連接至源極線SL的情形下，配線電容Cx會增大。 像以上這樣，變形例之半導體記憶體能夠提升記憶體的特性。 (5)其他 作為本實施形態之半導體記憶體，示例了DRAM。但，若1個記憶體元件為記憶2位元以上的資料之半導體記憶體(或記憶體元件)，則本實施形態之半導體記憶體(或記憶體元件)亦可適用於DRAM以外的半導體記憶體。 雖已說明了本發明的幾個實施形態，但該些實施形態僅是提出作為例子，並非意圖限定發明之範圍。該些新穎的實施形態，可以其他各式各樣的形態來實施，在不脫離發明要旨的範圍內，能夠進行種種的省略、置換、變更。該些實施形態或其變形，均涵括於發明的範圍或要旨，並且涵括於申請專利範圍記載之發明及其均等範圍。
8A:第1感測單元 8B:第2感測單元 9:半導體基板 10(10a,10b):電容器 11,13:導電層 12:絕緣層 20(20a,20b):單元電晶體 22:閘極電極 23:閘極絕緣膜 30a,30b:接點插栓 31:接點插栓 35b,35c:導電層 39a,39b,39c:接點插栓 40,41,42:導電層 50(50a,50b):電晶體 70a,70b:位元線BLa的部分 71a,71b:位元線BLb的部分 80:感測放大器 89:源極線控制電路 92:閘極電極 93:閘極絕緣膜 94:源/汲極層 99a,99b,99c:擴散層 191:接點插栓 211,212,213:半導體層 800:半導體記憶體(記憶體元件) 801:記憶體單元陣列 802:列控制電路 803:行控制電路 804:解碼電路 805:感測放大器電路 806:電壓生成電路 808:定序器 809:介面電路 900:處理器 999:元件分離絕緣層 A1,A2:感測放大器80的區域 AA:半導體區域(主動區域) BL(BLa,BLb,BL-s,bBL-s):位元線 C1a,C1b:電容器(電容性耦合) CA,CB,Cx:配線電容 Cs:記憶體單元MC的電容 Cz:靜電電容 DC:虛設單元 MC(MCa,MCb):記憶體單元 ND1(ND1a,ND1b):第1節點 ND2(ND2a,ND2b):第2節點 OUTA,OUTB:輸出端子 SEN1,SEN2:控制訊號 SL(SL-s):源極線 STG:控制訊號 SW(SWa,SWb):行選擇開關 TG(TGa,TGb):轉送閘(開關元件) TR:電晶體 TX:轉送閘 WL(WLa,WLb,WLza,WLzb,WL-s,WLz-s):字元線
[圖1]為實施形態之半導體記憶體的構成例示意方塊圖。 [圖2]為實施形態之半導體記憶體的記憶體單元陣列的構成例示意電路圖。 [圖3]為實施形態之半導體記憶體的記憶體單元陣列的構成例示意截面圖。 [圖4]為實施形態之半導體記憶體的記憶體單元的構造的一例示意圖。 [圖5]為記憶體單元中保持的訊號與資料之關係說明用圖。 [圖6]為記憶體單元中記憶的資料之讀出說明用圖。 [圖7]為實施形態之半導體記憶體的感測放大器電路的構成例示意模型圖。 [圖8]為實施形態之半導體記憶體的寫入動作的一例示意時序圖。 [圖9]為實施形態之半導體記憶體的讀出動作的一例示意時序圖。 [圖10]為實施形態之半導體記憶體的讀出動作的一例說明用模型圖。
9:半導體基板 10(10a,10b):電容器 11,13:導電層 12:絕緣層 20(20a,20b):單元電晶體 22:閘極電極 23:閘極絕緣膜 30a,30b:接點插栓 31:接點插栓 35b,35c:導電層 39a,39b,39c:接點插栓 40,41,42:導電層 50(50a,50b):電晶體 80:感測放大器 92:閘極電極 93:閘極絕緣膜 94:源/汲極層 99a,99b,99c:擴散層 211,212,213:半導體層 801:記憶體單元陣列 805:感測放大器電路 999:元件分離絕緣層 AA:半導體區域(主動區域) BL(BLa,BLb):位元線 Cx:配線電容 MC(MCa,MCb):記憶體單元 SL:源極線 SW(SWa,SWb):行選擇開關 TR:電晶體 TX:轉送閘 WL:字元線

Claims (16)

  1. 一種半導體記憶體，包含：第1位元線；第2位元線；源極線；第1記憶體單元，電性連接至前述第1位元線與前述源極線之間，包含第1電晶體與第1電容器；第2記憶體單元，電性連接至前述第2位元線與前述源極線之間，包含第2電晶體與第2電容器；第3電晶體，電性連接至前述源極線；感測放大器電路，包含電性連接至前述第1位元線的第1節點、與電性連接至前述第2位元線的第2節點；前述感測放大器電路，包含：第1感測單元，具有透過第1轉送閘而電性連接至前述第1節點的第1輸入端子、與透過第2轉送閘而電性連接至前述第2節點的第2輸入端子；第2感測單元，具有電性連接至前述第1節點的第3輸入端子、與電性連接至前述第2節點的第4輸入端子；第1電容器，具有電性連接至前述第1感測單元的前述第1輸入端子之第1端子、與電性連接至前述第2感測單元的前述第4輸入端子之第2端子；第2電容器，具有電性連接至前述第1感測單元的前述第2輸入端子之第3端子、與電性連接至前述第2感測單元的前述第3輸入端子之第4端子。
  2. 如請求項1記載之半導體記憶體，其中，對於前述第1記憶體單元之讀出動作，包含資料從前述第1記憶體單元的讀出、與於前述資料之讀出後對於前述第1記憶體單元的前述資料的寫入，前述資料的寫入的寫入電壓，供給至前述源極線。
  3. 如請求項2記載之半導體記憶體，其中，於對於前述第1記憶體單元的前述資料的寫入時，前述源極線電性連接至前述第2位元線。
  4. 如請求項1記載之半導體記憶體，其中，更包含：第4電晶體，具有電性連接至前述第1位元線的第5端子、與電性連接至前述源極線的第6端子；第5電晶體，具有電性連接至前述第2位元線的第7端子、與電性連接至前述源極線的第8端子。
  5. 如請求項4記載之半導體記憶體，其中，前述第5端子，透過前述第1位元線電性連接至前述第1感測單元的前述第1輸入端子，前述第7端子，透過前述第2位元線電性連接至前述第1感測單元的前述第2輸入端子。
  6. 如請求項4記載之半導體記憶體，其中，對於前述第1記憶體單元之讀出動作，包含資料從前述第1記憶體單元的讀出、與於前述資料之讀出後對於前述第1記憶體單元的前述資料的寫入，前述資料的讀出時及前述資料的寫入時，前述第5電 晶體被設定成ON狀態，前述資料的寫入時的寫入電壓，透過ON狀態的前述第5電晶體供給至前述源極線。
  7. 如請求項1記載之半導體記憶體，其中，當前述第1感測單元的前述第1及第2輸入端子當中一方的第1電容表記成“CA”，前述第2感測單元的前述第3及第4輸入端子當中一方的第2電容表記成“CB”，前述源極線的第3電容表記成“Cx”的情形下，前述第1、第2及第3電容具有以下的關係：CB=(Cx×CA)/(2×(Cx+CA))。
  8. 如請求項1記載之半導體記憶體，其中，更包含：第6電晶體，具有電性連接至前述源極線的第9端子、與電性連接至第1配線的第10端子。
  9. 如請求項1記載之半導體記憶體，其中，前述第1記憶體單元，可記憶2位元以上的資料。
  10. 一種半導體記憶體，包含：第1位元線，於相對於半導體基板的第1面為垂直之第1方向，設於前述半導體基板的上方；第2位元線，於前述第1方向設於前述第1位元線的上方；源極線，設於前述第1位元線與前述第2位元線之間；第1記憶體單元，包含設於前述第1位元線與前述源極線之間的第1電晶體、與設於前述第1電晶體與前述源極線 之間的第1電容器；第2記憶體單元，包含設於前述第2位元線與前述源極線之間的第2電晶體、與設於前述第2電晶體與前述源極線之間的第2電容器；第1字元線，設於前述第1位元線與前述源極線之間，連接至前述第1電晶體的閘極；第2字元線，設於前述第2位元線與前述源極線之間，連接至前述第2電晶體的閘極；感測放大器電路，設於前述半導體基板上；第3電晶體，設於前述半導體基板與前述源極線之間；前述感測放大器電路，包含：第1節點，電性連接至前述第1位元線；第2節點，電性連接至前述第2位元線；第1感測單元，具有透過第1轉送閘而電性連接至前述第1節點的第1輸入端子、與透過第2轉送閘而電性連接至前述第2節點的第2輸入端子；第2感測單元，具有電性連接至前述第1節點的第3輸入端子、與電性連接至前述第2節點的第4輸入端子；第1電容器，具有電性連接至前述第1感測單元的前述第1輸入端子之第1端子、與電性連接至前述第2感測單元的前述第4輸入端子之第2端子；第2電容器，具有電性連接至前述第1感測單元的前述第2輸入端子之第3端子、與電性連接至前述第2感測單元 的前述第3輸入端子之第4端子。
  11. 如請求項10記載之半導體記憶體，其中，更包含：第1插栓，設於前述第3電晶體與前述半導體基板之間。
  12. 如請求項10記載之半導體記憶體，其中，更包含：第4電晶體，設於前述第1位元線與前述源極線之間；第5電晶體，設於前述第2位元線與前述源極線之間。
  13. 如請求項10記載之半導體記憶體，其中，更包含：配線，於前述第1方向設於前述半導體基板的上方；第6電晶體，設於前述配線與前述源極線之間。
  14. 如請求項10記載之半導體記憶體，其中，前述第1及第2位元線、及前述源極線，朝相對於前述半導體基板的前述第1面為平行之第2方向延伸，前述第1及第2字元線，朝相對於前述半導體基板的前述第1面為平行且和前述前述第1及第2方向交叉之第3方向延伸。
  15. 如請求項10記載之半導體記憶體，其中，當前述第1感測單元的前述第1及第2輸入端子當中一方的第1電容表記成“CA”，前述第2感測單元的前述第3及 第4輸入端子當中一方的第2電容表記成“CB”，前述源極線的第3電容表記成“Cx”的情形下，前述第1、第2及第3電容具有以下的關係：CB=(Cx×CA)/(2×(Cx+CA))。
  16. 如請求項10記載之半導體記憶體，其中，前述第1記憶體單元，可記憶2位元以上的資料。
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