CN111724849A - 半导体存储器 - Google Patents

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Abstract

根据一个实施方式，半导体存储器具备：第1位线；第2位线；源线；第1存储单元，其电连接于所述第1位线与所述源线之间，包括第1晶体管和第1电容器；第2存储单元，其电连接于所述第2位线与所述源线之间，包括第2晶体管和第2电容器；第3晶体管，其电连接于所述源线；以及感测放大电路，其包括电连接于所述第1位线的第1节点和电连接于所述第2位线的第2节点。

Description

半导体存储器
本申请基于并主张2019年3月22日提交的日本专利申请2019-054481号的优先权的权益，本申请通过参照该在先申请而包含该申请的全部内容。
技术领域
实施方式涉及半导体存储器。
背景技术
在半导体存储器这种存储器件(memory device)中，为了提高存储密度，存储单元(memory cell)的多值化技术正在被进行研发。
发明内容
总体而言，根据一实施方式，一种半导体存储器具备：第1位线；第2位线；源线；第1存储单元，其电连接于所述第1位线与所述源线之间，包括第1晶体管和第1电容器；第2存储单元，其电连接于所述第2位线与所述源线之间，包括第2晶体管和第2电容器；第3晶体管，其电连接于所述源线；以及感测放大(读出放大)电路，其包括电连接于所述第1位线的第1节点和电连接于所述第2位线的第2节点。
附图说明
图1是表示实施方式的半导体存储器的构成例的框图。
图2是表示实施方式的半导体存储器的存储单元阵列(array)的构成例的电路图。
图3是表示实施方式的半导体存储器的存储单元阵列的构成例的剖视图。
图4是表示实施方式的半导体存储器的存储单元的构造的一例的图。
图5是用于说明存储单元所保持的信号与数据的关系的图。
图6是用于对存储单元所存储的数据的读取进行说明的图。
图7是表示实施方式的半导体存储器的感测放大电路的构成例的示意图。
图8是表示实施方式的半导体存储器的写入动作的一例的时间图(timingchart)。
图9是表示实施方式的半导体存储器的读取动作的一例的时间图。
图10是用于说明实施方式的半导体存储器的读取动作的一例的示意图。
具体实施方式
以下，参照附图，对本实施方式进行详细说明。在以下的说明中，对具有同一功能及构成的要素赋予同一附图标记。
另外，在以下的各实施方式中，标注了在末尾带着用于区分的数字/字母的附图标记(例如，字线WL、位线BL、各种电压以及信号等)的构成要素在不相互区分也可以的情况下，使用省略了末尾的数字/字母的记载(附图标记)。
[实施方式]
参照图1至图10，对实施方式的半导体存储器进行说明。
(1)构成例
使用图1至图6，对本实施方式的半导体存储器的构成例进行说明。
＜整体构成＞
图1是用于说明包括本实施方式的半导体存储器的系统的图。
如图1所示，在某个系统内，本实施方式的半导体存储器(存储器件)800通过布线或者无线通信而连接于处理器900。在半导体存储器800与处理器900之间，收发指令(command)CMD、地址ADR、数据DT及控制信号等各种信号。
半导体存储器800包括存储单元阵列801、行(row)控制电路802、列(column)控制电路803、解码电路804、感测放大电路805、电压生成电路806、定序器(sequencer)808和接口电路809等。
存储单元阵列801包括多个存储单元MC。存储单元MC与位线及字线等多条布线连接。存储单元MC能够存储1个比特(bit，位)以上的数据。关于存储单元阵列801的内部构成，将会在后面进行说明。
接口电路809接收来自处理器900的信号(指令CMD、地址ADR、数据DT及控制信号等)。接口电路809将接收到的信号向半导体存储器800内的其他电路传输。
接口电路809将从存储单元阵列801读取到的数据向处理器900进行发送。
解码电路804对地址ADR进行解码。解码电路804将地址ADR的解码结果输出给行控制电路802以及列控制电路803。
行控制电路802控制存储单元阵列801的行。行控制电路802基于地址ADR的解码结果(行地址)，从存储单元阵列801的多行中至少选择(激活)一行。行控制电路802将所选择的行以外的行设定为非选择状态(非激活状态)。
行控制电路802例如包括字线驱动电路、开关电路(选择器)等。
列控制电路803控制存储单元阵列801的列。列控制电路803基于地址ADR的解码结果(列地址)，从存储单元阵列801的多列中至少选择(激活)一列。列控制电路803将所选择的列以外的列设定为非选择状态(非激活状态)。
列控制电路803例如包括位线驱动电路、开关电路(选择器)等。在本实施方式中，列控制电路803包括源线控制电路(源线驱动电路)89。
感测放大电路805经由列控制电路803与存储单元阵列801连接。在从所选择的存储单元MC读取数据时，感测放大电路805感测并放大(增幅)与存储于所选择的存储单元MC内的数据对应的信号。基于信号的感测结果，读取到所选择的存储单元MC的数据。在对所选择的存储单元MC写入数据时，感测放大电路805能够根据要写入存储单元MC的数据，控制与所选择的存储单元MC连接的布线的电位。
例如，感测放大电路805具有多个感测放大器80。感测放大器80与一条或者多条位线对应。
以下，在数据的读取(读取动作)以及数据的写入(写入动作)时，被选择为动作对象的存储单元称为选择单元。没被选择为动作对象的存储单元称为非选择单元。
电压生成电路806根据应该对存储单元阵列801执行的动作，生成动作所使用的多个电压。电压生成电路806将生成的电压向行控制电路802、列控制电路803以及感测放大电路805输出。
定序器808基于指令CMD以及控制信号，控制存储器件800内的多个电路802～806的动作。
本实施方式的半导体存储器800例如是DRAM(Dynamic Random Access Memory，动态随机存储器)。在DRAM800中，存储单元MC包括至少一个电容器和至少一个晶体管。电容器用作存储单元MC的存储元件(数据保持部)。晶体管用作存储单元MC的选择元件(开关元件)。以下，将存储单元MC内的晶体管称为单元晶体管。
(1a)存储单元阵列的构成例
＜电路例＞
图2是表示本实施方式的存储器件(例如，DRAM)的存储单元阵列的一例的等效电路图。
存储单元阵列801包括多个存储单元MC、多条字线WL(WLa、WLb)、多条位线BL(BLa、BLb)以及多条源线SL。
字线WL连接于行控制电路802。位线BL及源线SL连接于列控制电路803。位线BL及源线SL经由列控制电路803连接于感测放大电路805。
例如，本实施方式的DRAM800具有三维构造的存储单元阵列801。在存储单元阵列801内，多个存储单元MC在X-Y平面内二维地排列，并且在与X-Y平面垂直的Z方向上排列。
在X方向上排列的多个存储单元MC连接于共用(共通)的字线WL。
在Y方向上排列的多个存储单元MC连接于共用的位线BL以及共用的源线SL。
在本实施方式中，各存储单元MC包括电容器10以及单元晶体管20。例如，在各存储单元MC中，电容器10以及单元晶体管20如下这样连接于位线BL、源线SL及字线WL。单元晶体管20的一方端子(源/漏的一方、电流通路的一端)连接于位线BL。单元晶体管20的另一方端子(源/漏的另一方、电流通路的另一端)连接于电容器10的一方端子。电容器10的另一方端子连接于源线SL。
单元晶体管20的栅连接于字线WL。
例如，晶体管50(50a、50b)设置于Y方向上的存储单元阵列801的端部。
晶体管50的一方端子连接于位线BL。晶体管50的另一方端子连接于源线SL。晶体管50a的栅连接于字线WLza。晶体管50b的栅连接于字线WLzb。
在晶体管50中，晶体管50与源线SL之间没有设置电容器。
在对于存储单元MC的所期望的动作时，除了单元晶体管20之外，晶体管50也被设定为导通(ON)状态。晶体管50有助于存储单元MC的动作。晶体管50作为存储单元MC的选择元件而发挥功能。
例如，在根据DRAM的应该执行的动作而选择了位线BLa与源线SL之间的存储单元MCa的情况下，晶体管50b被激活。与此相对地，在选择了位线BLb与源线SL之间的存储单元MCb的情况下，晶体管50a被激活。如此，在对于存储单元MC的动作时，电容器10经由两个晶体管20、50与两条位线BLa、BLb连接。
以下，为了进行区分，也将晶体管50称为复制(replica)晶体管(或者虚拟(dummy)晶体管)50。
＜构造例＞
图3是用于说明本实施方式的DRAM的存储单元阵列的构造例的示意图。在图3中，示意性地表示了存储单元阵列的剖面构造。在图3中，省略将DRAM的构成要素覆盖的绝缘层(例如，层间绝缘膜)的图示。
如图3所示，在本实施方式的DRAM中，存储单元阵列801借助层间绝缘膜(未图示)而设置在半导体基板9的上方。
多个单元晶体管20b设置于沿Y方向延伸的导电层(布线)40的上方。导电层40为位线BLb(或者其一部分)。
电容器10b分别设置于对应的晶体管20b的上方。
沿Y方向延伸的导电层41设置于多个电容器10b的上方。导电层41为源线SL(或者其一部分)。
多个电容器10a设置在源线SL上。
单元晶体管20a分别设置于对应的电容器10a的上方。
沿Y方向延伸的导电层42设置在单元晶体管20a的上方。导电层42为位线BLa(或者其一部分)。
如此，在本实施方式的DRAM中，电容器10(10a、10b)以及单元晶体管20(20a、20b)层叠于与半导体基板9的表面垂直的方向(Z方向)。
由此，构成三维构造的存储单元阵列801。
在存储单元MC中，电容器10(10a、10b)包括两个导电层11、13以及绝缘层12。绝缘层12设置于两个导电层11、13间。
导电层11、13是电容器10的电极。以下，为了说明的区分，将导电层11、13称为电容器电极11、13。绝缘层12是电容器电极11、13间的电介质。将绝缘层12称为电容器绝缘膜12。
电容器10能够保持电荷。电容器10的静电电容Cs根据两个电容器电极11、13的相向面积、电容器绝缘膜12的材料的介电常数、以及电容器绝缘膜12的膜厚等的控制来适当设定。
单元晶体管20(20a、20b)包括多个半导体层211、212、213、栅电极22以及栅绝缘膜23。
栅绝缘膜23设置于半导体层212的侧表面上。半导体层212的侧表面是与半导体基板9的表面(X-Y平面)大致垂直的面。
栅电极22经由栅绝缘膜23与半导体层212的侧表面相向。栅电极22沿X方向延伸。栅电极22用作字线WL。
半导体层212在Z方向上设置于两个半导体层211、213间。半导体层211、213是单元晶体管20的源/漏层211、213。半导体层212是单元晶体管20的沟道层(沟道区域)。当单元晶体管20的栅电压在单元晶体管20的阈值电压以上的情况下，在沟道层212内形成沟道。
单元晶体管20的电流通路设定在与半导体基板9的表面(X-Y平面)大致垂直的方向上。这种晶体管20称为纵向晶体管。
图4是表示存储单元所使用的电容器以及单元晶体管的构造的一例的鸟瞰图。
例如，电容器10的一方电容器电极13具有圆柱形(或者棱柱形)的构造。电容器电极13的一端与导电层(源线)41连接。电容器绝缘膜12以将电容器电极13的另一端以及侧表面覆盖的方式设置在电容器电极13上。电容器10的另一方电容器电极11以将电容器绝缘膜12的上表面以及侧表面覆盖的方式设置在电容器绝缘膜12上。
电容器10的静电电容Cs对应于经由绝缘层12的两个导电层11、13的相向面积。此外，也可以根据绝缘层12的材料及膜厚来控制静电电容Cs的大小。
例如，导电层11、13的材料选自金属、半导体以及导电性化合物等。绝缘层12的材料选自氧化硅、氮化硅、氮氧化硅以及高介电材料等。
在单元晶体管20中，半导体层211、212、213在Z方向上设置在电容器电极11与导电层42之间。
源/漏层211例如经由接触插塞191设置在电容器电极11上。
沟道层212层叠于源/漏层211上。源/漏层213层叠于沟道层212上。
栅绝缘膜23设置于沟道层212的侧表面上。
栅电极22经由栅绝缘膜23与沟道层212的侧表面相向。
也可以为在源/漏层213与导电层42之间设置有接触插塞。
半导体层211、212、213的材料选自硅、硅锗、锗以及氧化物半导体等。例如，氧化物半导体是包含铟(In)、镓(Ga)、锌(Zn)及锡(Sn)等中的一个以上的氧化物。通常，氧化物半导体的带隙比硅的带隙大。伴随与此，没有施加电压的状态下的氧化物半导体的导电率比没有施加电压的状态下的硅的导电率低。因此，在氧化物半导体(例如，InGaZnO)用于半导体层211、212、213的情况下，单元晶体管20的截止特性会改善，泄漏电流减少。其结果，存储单元MC的数据保持特性改善。
此外，存储单元MC的构造不限定于图3以及图4的构造。
例如，晶体管50(50a、50b)设置于存储单元阵列801的Y方向的端部。
晶体管50具有与单元晶体管20实质上相同的构造。
晶体管50包括多个半导体层211、212、213、栅电极22以及栅绝缘膜23。栅电极22经由栅绝缘膜23与半导体层212相向。半导体层(沟道层)212在Z方向上设置于两个半导体层(源/漏层)211、213间。
晶体管50a的一端连接于位线BLa。晶体管50a的另一端经由接触插塞30a连接于源线SL。晶体管50b的一端连接于位线BLb。晶体管50b的另一端经由接触插塞30b连接于源线SL。在晶体管50与源线SL之间没有设置电容器。
晶体管50的电容成分被附加于存储单元MC的电容以及/或者连接存储单元MC与感测放大电路805的布线(例如，位线BL和源线SL)的布线电容。通过晶体管50，存储单元MC的电容以及/或者位线BL和源线SL的布线电容能够得以调整。
在存储单元阵列801的下方的区域内，DRAM所包含的多个电路802～809设置于半导体基板9上。
在图3中，为了图示的简化，仅图示了两个场效应晶体管TR。但是，在半导体基板9上，设置有多个P型/N型的场效应晶体管TR、多个电阻元件以及多个电容元件等。由这些元件，构成了DRAM800的电路801～809。
晶体管TR设置于半导体基板9内的半导体区域(有源区域)AA内。半导体区域是由元件隔离绝缘层999区划出的区域。
晶体管TR具有两个源/漏层94。源/漏层94设置在半导体区域内。栅电极92经由栅绝缘膜93设置于沟道区域上方。在晶体管TR中，沟道区域是两个源/漏层94间的区域。
栅电极92以及源/漏层94经由触点(未图示)与布线(未图示)连接。
例如，在图3中，设包括晶体管TR的电路为感测放大电路805。
在本实施方式的DRAM800中，位线BL经由列选择开关SW(SWa、SWb)连接于感测放大电路805的对应的感测放大器80。
列选择开关(传输门)SW是纵向的场效应晶体管。列选择开关SW的构造与单元晶体管20实质上相同。列选择开关SW具有沟道层212、源/漏层211、213、栅电极22以及栅绝缘膜23。列选择开关SW的栅电极22被供给与地址对应的控制信号。由此，感测放大器80与位线BL的电连接得以控制。
列选择开关SWa设置于位线BLa与感测放大电路805的节点之间。列选择开关SWa的一方端子(源/漏层213)与位线BLa连接。列选择开关SWa的另一方端子(源/漏层211)经由接触插塞39a、扩散层99a以及导电层(未图示)等，与对应的感测放大器80的第1端子(节点)连接。
列选择开关SWb设置于位线BLb与感测放大电路805的节点之间。列选择开关SWb的一方端子与位线BLb连接。列选择开关SWb的另一方端子经由导电层35b、接触插塞39b以及扩散层99b等，与对应的感测放大器80的第2端子(节点)连接。
在本实施方式中，传输门TX设置于源线SL与感测放大器80之间。传输门TX为场效应晶体管。传输门TX具有与列选择开关SW以及单元晶体管20实质上相同的构造。传输门TX具有沟道层212、源/漏层211、213、栅电极22以及栅绝缘膜23。传输门TX的栅电极22被供给控制信号。由此，感测放大器80与源线SL的电连接得以控制。
传输门TX的一方端子(源/漏层)经由接触插塞31与源线SL(导电层41)连接。传输门TX的另一方端子(源/漏层)经由导电层35c、接触插塞39c以及扩散层99c等与感测放大器80连接。例如，Z方向上的导电层35c的位置(布线层级)与Z方向上的位线BLb的位置实质上相同。
传输门TX具有某一大小的静电电容Cz。传输门TX能够作为相对于源线SL的布线电容的一部分而起作用。传输门TX设置为用于调整源线SL的布线电容。在图3中，表示了一条源线SL上连接有一个传输门TX的例子，但并不限定于此。也可以为两个以上的传输门TX连接于一条源线SL。也可以为源线SL上没有连接源线SL的电容的调整用的传输门。
例如，接触插塞39a、39b、39c经由列控制电路连接于感测放大电路805。与对应的感测放大器80共同连接的接触插塞39a、39b、39c设置于存储单元阵列801的一端侧的区域内。
列选择开关SW以及传输门TX的电容成分可以作为感测放大器80的节点的电容(将存储单元与感测放大器的电路进行连接的布线的电容)被包含。
在本实施方式的DRAM中，存储单元MC能够保持2个比特以上的数据。保持2个比特以上的数据的存储单元被称为MLC(Multi Level Cell，多级单元)。以下，作为MLC，例示了存储2个比特的数据(“00”、“01”、“10”以及“11”)的存储单元。
图5是表示2个比特的数据与电容器所保持的电荷量的关系的示意图。图5的图表的纵轴与电容器的电荷量对应。
如图5所示，在存储2个比特的数据的MLC中，“00”数据与电荷量Q1相关联，“01”数据与电荷量Q2相关联，“10”数据与电荷量Q3相关联，“11”数据与电荷量Q4相关联。
例如，0V的电压值对应于电荷量Q1，电压值VDD对应于电荷量Q4。另外，电压值(1/3)×VDD对应于电荷量Q2，电压(2/3)×VDD对应于电荷量Q3。如此，存储单元MC的构成设定为能够进行电压与电荷量的关联。
由此，本实施方式的DRAM的存储单元作为能够存储2个比特的数据的MLC而发挥功能。
图6是表示数据与读取电压的关系的图。
坐标图的横轴与读取数据对应。坐标图的纵轴与读取电压对应。
如上所述，存储单元MC能够存储“00”、“01”、“10”以及“11”的数据。
在读取动作中，高位比特位中的“1”与“0”的判别能够通过使用与“01”数据对应的电压值和与“10”数据对应的电压值之间的电压值来执行。例如，(1/2)×VDD的电压值可用作高位比特位的“0”与“1”的判定电压(参照电压)。
在高位比特位为“0”的情况下，低位比特位中的“1”及“0”能够基于与“00”数据对应的电压值和与“01”数据对应的电压值的大小关系来判别。例如，0V与(1/3)×VDD之间的电压值(例如，(1/6)×VDD)能够用作具有“0”的高位比特位的数据中的低位比特位的“1”与“0”的判定电压。
在高位比特位为“1”的情况下，低位比特位中的“1”及“0”能够基于与“10”数据对应的电压值和与“11”数据对应的电压值的大小关系来判别。例如，(2/3)×VDD的电压值与VDD电压值之间的电压值(例如，(5/6)×VDD)能够用作对于具有“1”的高位比特位的数据的低位比特位的“1”与“0”的判定电压。
如此，能够判别存储单元MC内的2个比特的数据(4个数据)。
(1b)感测放大电路的构成例
参照图7，对本实施方式的DRAM中的感测放大电路的构成例进行说明。
图7是用于说明本实施方式的DRAM中的感测放大电路的等效电路图。
感测放大电路805包括多个感测放大器80。例如，一个感测放大器80与一个(或者多个)位线对(BLa、BLb)对应。
感测放大器80的第1节点ND1(ND1a、ND1b)连接于位线BLa。感测放大器80的第2节点ND2(ND2a、ND2b)连接于位线BLb。
在本实施方式中，感测放大器80为电容耦合式的感测放大器。在本实施方式中，电容耦合式的感测放大器80构成为能够读取(判别)2个比特的数据。
感测放大器80包括第1感测单元8A、第2感测单元8B以及一个以上的传输门(开关元件)TG。
第1感测单元8A以及第2感测单元8B能够感测位线BL的电位。第1感测单元8A以及第2感测单元8B能够将位线BL的电位放大。
第1感测单元8A的一方输入端子连接于节点ND1a，第1感测单元8A的另一方输入端子连接于节点ND2a。
第2感测单元8B的一方输入端子连接于节点ND1b，第2感测单元8B的另一方输入端子连接于节点ND2b。
感测单元8A经由电容器(电容性耦合)C1a、C1b连接于感测单元8B。电容器C1a的静电电容与电容器C1b的静电电容大致相同。
感测单元8A的一方输入端子经由电容器C1a连接于感测单元8B的一方输入端子。感测单元8A的另一方输入端子经由电容器C1b连接于感测单元8B的另一方输入端子。
控制信号SENa被供给到感测单元8A。感测单元8A的动作(激活/非激活)根据控制信号SENa的信号电平(level)来控制。
控制信号SENb被供给到感测单元8B。感测单元8B的动作(激活/非激活)根据控制信号SENb的信号电平来控制。
感测单元8A感测存储单元MC内的数据的高位比特位是“0”还是“1”。与高位比特位的值对应的信号(电位)保持(蓄积)于区域A1侧的节点ND1a、ND2a内。使用保持于区域(保持区域或者判定区域)A1的信号，判定选择单元内的数据的高位比特位。
感测单元8B感测存储单元MC内的数据的低位比特位是“0”还是“1”。与低位比特位的值对应的信号保持(蓄积)于区域A2侧的节点ND1b、ND2b内。使用保持于区域(保持区域或者判定区域)A2的信号，判定选择单元内的数据的低位比特位。
传输门TG(TGa、TGb)设置于第1感测单元8A与第2感测单元8B之间。
传输门TGa的一方端子连接于节点ND1a，传输门TGa的另一方端子连接于节点ND1b。传输门TGb的一方端子连接于节点ND2a，传输门TGb的另一方端子连接于节点ND2b。控制信号STG被供给到传输门TGa、TGb的栅。根据控制信号STG，控制传输门TGa、TGb的导通及截止(OFF)。
传输门TGa设置为使得在感测放大器80内将位线BLa(包括位线BLa的布线)电分离为两个部分70a、70b。
传输门TGa的一方端子(电流通路的一端)与位线BLa的第1部分70a连接，传输门TGa的另一方端子(电流通路的另一端)与位线BLa的第2部分70b连接。
传输门TGb设置为使得在感测放大器80内将位线BLb(包括位线BLb的布线)电分离为两个部分71a、71b。传输门TGb的一方端子与位线BLb的第1部分71a连接，传输门TGb的另一方端子与位线BLb的第2部分71b连接。
部分70a连接于节点ND1a(感测单元8A的一方输入端子)，部分71a连接于节点ND2a(感测单元8A的另一方输入端子)。
部分70b连接于节点ND1b(感测单元8B的一方输入端子)，部分71b连接于节点ND2b(感测单元8B的另一方输入端子)。
在图7中，示意性地示出了相对于感测放大器80的存储单元以及复制晶体管的连接关系。
感测单元8A设置于感测放大器80的区域A1内。感测单元8B设置于感测放大器80的区域A2内。
相对于上述的感测放大器80的构成，存储单元MC在感测放大器80的区域A1侧与感测放大器80连接。存储单元MC经由传输门TGa、TGb与感测单元8A连接。存储单元MC不经由传输门TGa、TGb地与感测单元8B连接。
在该情况下，能够视为两个存储单元MCa、MCb连接于部分70b与部分71b之间。复制晶体管50a、50b在感测放大器80的区域A1侧连接于感测放大器80。能够视为两个复制晶体管50a、50b连接于部分70a与部分71a之间。
如此，在电容耦合式感测放大器80中，存储单元MC设置于以感测放大器80为中央而与设置有复制晶体管50的区域A1相反侧的区域A2内。
源线SL连接于源线控制电路89。源线SL的电位能够由源线控制电路89控制。源线SL也可以经由传输门(未图示)连接于感测放大器80。
感测放大器80具有电容CA、CB。电容CA、CB由连接于感测单元8A、8B的布线BLa、BLb的布线电容、以及元件TG、50的电容成分(阻抗)等引起。
源线SL具有布线电容(以下，也称为源线电容)Cx。
在本实施方式的DRAM中，在读取动作中的多值数据的回写(重写(再写入)动作)时，使用源线SL，将数据回写到选择单元MC。对于选择单元的重写动作经由源线SL来执行。
用于数据的回写的电压(以下，称为重写电压)VRW的电压值基于布线电容CA、CB、Cx所保持的信号量(例如，电位)来决定。重写电压VRW从感测放大器80(感测放大电路805)供给到源线SL。
高位比特位的判定所使用的信号(保持于区域A1侧的信号)保持于部分70a、71a的布线电容CA与源线的布线电容Cx的合成电容。
低位比特位的判定所使用的信号(保持于区域A2侧的信号)保持于部分70b、71b的布线电容CB。
区域A1侧的布线电容的大小根据源线SL的布线电容Cx来调整以及放大。
在本实施方式中，布线电容CA、CB、Cx的静电电容之比如下这样设定。
Cx×CA/(Cx+CA):CB＝2:1
如此，部分70a、71a与源线SL之间的合成电容Cx×CA/(Cx+CA)被设定为部分70b、71b的布线电容的两倍左右。
此外，布线电容CB能够如下表示。
CB＝Cx×CA/(2×(Cx+CA))
在本实施方式中，通过使电容Cx与存储单元MC的电容Cs之比(Cx/Cs)增大，读取动作时产生的信号量(由感测放大器感测的信号的大小)能够增大。在本实施方式中，即使在存储单元MC的电容Cs比较小的情况下，通过使源线SL的电容增大，也能够增大信号量。
(2)动作例
参照图8以及图9，对本实施方式的半导体存储器(例如，DRAM)的动作例(控制方法)进行说明。在此，图1至图7也适当用于本实施方式的半导体存储器的动作的说明。
对在本实施方式的DRAM中存储单元存储2个比特的数据(“00”、“01”、“10”、“11”)的情况下的、DRAM的写入动作以及读取动作进行说明。
以下，将选择位线记作“BL-s”，将关系与选择位线相辅相成的位线记作“bBL-s”。
(2a)写入动作
使用图8，对本实施方式的存储器件的写入动作进行说明。
在向本实施方式的DRAM写入数据的情况下，外部器件(例如，CPU)对本实施方式的DRAM发送写入指令、地址以及数据(写入数据)。另外，外部器件对本实施方式的DRAM发送控制信号。
本实施方式的DRAM接收写入指令、地址、数据以及控制信号。
本实施方式的DRAM基于写入指令以及控制信号，对与地址对应的选择单元写入所接收到的数据。
在DRAM800内，定序器808对其他电路执行用于写入动作的各种控制。
解码电路804将地址进行解码。解码电路804将解码结果发送给行控制电路802以及列控制电路803。
行控制电路802基于地址的解码结果，控制字线WL的激活/非激活。列控制电路803基于地址的解码结果，控制位线BL及源线SL的激活/非激活。
电压生成电路806生成写入动作所使用的各种电压。电压生成电路806将生成的电压供给到其他电路。
在时刻t1a，写入电压VWR施加于选择位线BL-s。
在与对于位线的写入电压的施加实质上相同的定时，具有电压值V1的选择电压施加于选择字线WL-s。电压值V1是单元晶体管20的导通电压(以下，也记作导通电压V1)。由此，在选择单元MC内，单元晶体管20被设定为导通状态。
写入电压VWR经由导通状态的单元晶体管20，施加于选择单元MC内的电容器10。
此外，在写入电压VWR的施加时，选择源线SL-s、相辅的位线bBL-s以及复制字线WLz-s的电位被设定为0V。但是，也可以通过对字线WLz-s施加选择电压，将与选择单元对应的复制晶体管50设定为导通状态。
例如，预定电位的非选择电压(例如，大于0V的电压)施加于非选择位线以及非选择源线。
关于本实施方式的DRAM，在保持2个比特的数据的MLC的写入动作中，根据写入选择单元MC的数据，控制施加于电容器10的写入电压VWR的电压值。
在向存储单元MC写入“00”的数据的情况下，写入电压VWR的电压值设定为电压值VwA。在向存储单元MC写入“01”的数据的情况下，写入电压VWR的电压值设定为电压值VwB。在向存储单元MC写入“10”的数据的情况下，写入电压VWR的电压值设定为电压值VwC。在向存储单元MC写入“11”的数据的情况下，写入电压VWR的电压值设定为电压值VwD。
例如，电压值VwD为电源电压VDD。电压值VwC为(2/3)×VDD。电压值VwB为(1/3)×VDD。电压值VwA为0V(接地电压VSS)。
由此，选择位线BL-s与选择源线SL-s之间的电位差作为写入电压VWR而施加于选择单元MC。
在选择单元MC中，电荷根据写入电压VWR的电压值而保持(蓄积)于电容器10内。
其结果，在选择单元MC中，写入与蓄积于电容器10内的电荷量相应的数据。选择单元MC保持2个比特数据。
此外，也可以为，位线BL-s的电位被设定为某个固定的电压值(例如，电压值Vdd)，源线SL的电位被设定为与写入数据相应的值，由此，与写入数据相应的写入电压VWR施加于选择单元MC。
在时刻t2a，选择字线WL-s的电位从电压值V1降低到0V。由此，在选择单元MC中，单元晶体管20被设定为截止状态。选择位线BL-s的电位从写入电压VWR的值降低到0V。由此，停止对选择单元施加写入电压。
如上，本实施方式的DRAM的写入动作完成。
(2b)读取动作
使用图9，对本实施方式的DRAM的读取动作进行说明。
如下，在DRAM中，读取动作的时序包含数据的读取和数据的重写。在此，对选择了位线BLa与源线SL之间的存储单元MCa的情况下的本实施方式的DRAM的读取动作进行说明。
＜数据的读取＞
通过上述的MLC的写入动作，存储单元MC的电容器10保持与要存储的数据相应的电容器电压VC。在存储单元MC存储2个比特的数据的情况下，针对选择单元MC执行数据的高位比特位的读取(判定)和数据的低位比特位的读取。
在对于DRAM800的读取动作的执行时，处理器900将读取指令CMD、地址ADR以及控制信号等发送给DRAM800。
与写入动作实质上同样地，定序器808基于所接收到的读取指令以及控制信号，为了读取动作的执行，控制各电路802～806的动作。基于地址ADR，选择位线BL-s、bBL-s、选择源线SL-s以及选择字线WL-s等依次被激活。
在时刻t1b，选择位线BL-s(在此为位线BLa)以及位线bBL-s(在此为位线BLb)由列控制电路803或者感测放大电路805预充电为预定的电位。选择位线BL-s、bBL-s的电位例如被设定为(1/2)×VDD。例如，非选择位线的电位与选择位线BL-s、bBL-s同样地被设定为(1/2)×VDD。此外，非选择位线也可以被设定为电浮动的状态。
在时刻t2b，电压值V1的电压VWL由行控制电路802施加于选择字线WL-s。由此，单元晶体管20被设定为导通状态。在对选择字线WL-s施加导通电压V1时，0V(接地电压VSS)施加于非选择字线。由此，非选择单元维持为截止状态。通过截止状态的单元晶体管，非选择单元的电容器10从位线BLa、BLb电隔离。
在选择单元MC的单元晶体管20为导通状态的期间内，感测放大电路805(或者列控制电路803)将读取电压VRD施加于选择单元MC。读取电压VRD施加于选择位线BL-s(以及位线bBL-s)。读取电压VRD的电压值Vr例如为(1/2)×VDD。
通过读取电压VRD的施加，判定出选择单元MC内的数据的高位比特位是“1”(选择单元MC的数据是“11”或是“10”)还是“0”(选择单元MC的数据是“01”或是“00”)。
如使用图5以及图6说明的那样，在选择单元MC的数据的高位比特位为“1”的情况下(选择单元MC内的数据是“11”或者“10”的数据的情况下)，选择单元MC的电容器10的电位比施加于选择位线BL-s的电压值(1/2)×VDD高。
在该情况下，选择单元MC内的电容器10的电荷移动到选择位线BL-s。其结果，位线BL-s的电位增加，电容器10的电位降低。
例如，在选择单元MC存储有“11”数据的情况下，选择位线BL-s的电位升高ΔV的值。在该情况下，选择位线BL-s的电位成为(1/2)×VDD+ΔV。“ΔV”实质上相当于保持“11”数据的电容器10的信号电压Vs的绝对值。
在选择单元MC存储有“10”数据的情况下，选择位线BL-s的电位升高(1/3)×ΔV的值。在该情况下，选择位线BL-s的电位成为(1/2)×VDD+(1/3)×ΔV。
在选择单元MC的数据的高位比特位为“0”的情况下，选择单元MC的电容器的电位比施加于选择位线BL-s的电压值(1/2)×VDD低。
在该情况下，位线BL-s的电荷移动到选择单元MC内的电容器10。其结果，选择位线BL-s的电位降低，电容器10的电位增加。
例如，在选择单元MC存储有“00”数据的情况下，选择位线BL-s的电位从(1/2)×VDD下降ΔV(＝Vs)的值。在该情况下，选择位线BL-s的电位成为(1/2)×VDD-ΔV。
在选择单元MC存储有“01”数据的情况下，选择位线BL-s的电位从(1/2)×VDD下降(1/3)×ΔV的值。在该情况下，选择位线BL-s的电位成为(1/2)×VDD-(1/3)×ΔV。
在用于选择位线BL-s的电位变化的期间经过后，在时刻t3b，选择字线WL-s的电位从电压值V1变化为0V。
在时刻t3b，选择源线SL-s的电位由源线控制电路89从0V转变为某一电位(例如，(1/2)×VDD)。此时，作为电容元件的传输门TX连接于选择源线SL-s的情况下，传输门TX根据控制信号(门电压)被设定为导通状态。
在时刻t4b，与选择字线WL-s对应的复制字线(以下，称为选择复制字线)WLz-s的电位由行控制电路802从0V转变为电压值V2。由此，复制晶体管50被设定为导通状态。在本例中，选择单元MC设置于位线BLa与源线SL之间。在该情况下，位线BLb与源线SL之间的复制晶体管50b被设定为导通状态。另一方面，位线BLa与源线SL之间的复制晶体管50a维持在截止状态。
在时刻t5b，控制信号STG的信号电平从“L”(低)电平转变为“H”(高)电平。控制信号STG的“L”电平对应于0V。控制信号STG的“H”电平对应于电压值V3。电压值V3是传输门TG的导通电压。通过电压值V3的施加，传输门TG被设定为导通状态。
由此，选择位线BL-s、bBL-s经由导通状态的传输门TG与感测单元8A的节点ND1a、ND2a电连接。与选择单元MC的数据对应的电压值保持于节点ND1a。
例如，选择复制字线WLz-s的电位在控制信号STG的信号电平为“H”电平的期间内(例如，时刻t6b)从电压值V2转变为0V。由此，复制晶体管50被设定为截止状态。
在时刻t7b，控制信号STG的信号电平从“H”电平向“L”电平转变。由此，传输门TG被设定为截止状态。
选择位线BL-s、bBL-s的电位保持于感测放大器80内的节点ND1a、ND2a。如此，与选择单元MC的高位比特位的读取结果对应的选择位线BL-s、bBL-s的电位被传输到感测放大器80的高位比特位的保持区域(判定区域)A1。
感测单元8A由控制信号SEN1(例如，“H”电平的信号SEN1)激活。感测单元8A感测并放大节点ND1a、ND2a的电位。
基于感测单元8A中的感测结果，“1”的数据或者“0”的数据作为选择单元MC的高位比特位的数据，从感测单元8A的输出端子OUTA输出。
选择单元MC的低位比特位的数据由感测单元8B决定。感测单元8B由控制信号SEN2(例如，“H”电平的信号SEN2)激活。
感测单元8B感测并放大节点ND1b、ND2b的电位。
如上所述，感测单元8A通过包括静电电容C1、C2的电容性耦合而连接于感测单元8B。另外，用于保持高位比特位的数据的布线电容CA与用于保持低位比特位的数据的布线电容CB之比为2:1。
在高位比特位为“1”数据的情况下，通过信号(电位)的放大，节点ND1a的电位上升到电压值VDD，节点ND2a的电位降低到0V。
静电电容C1、C2设计为使得，受到高位比特位的数据的感测时的节点ND1a、ND2a的电位的变动的影响，节点ND1b、ND2b的电位仅变动(1/3)×ΔV。
在选择单元MC存储有“11”数据的情况下，在用于读取高位数据的信号的放大前，位线BL-s的电位(例如，部分71a的电位)为(1/2)×VDD+ΔV，位线bBL-s的电位(例如，部分71b的电位)为(1/2)×VDD。
通过由用于读取高位数据的信号的放大引起的节点ND1a、ND2a的电位的变动，节点ND1b的电位减少(1/3)×ΔV，节点ND2b的电位增加(1/3)×ΔV。
因此，在“11”数据的情况下，在用于读取高位数据的信号的放大后，节点ND2b的电位比节点ND1b的电位低。
另一方面，在选择单元MC存储有“10”数据的情况下，在用于读取高位数据的信号的放大前，位线BL-s的电位(例如，部分71a的电位)为(1/2)×VDD+(1/3)×ΔV，位线bBL-s的电位(例如，部分71b的电位)为(1/2)×VDD。
通过由用于读取高位数据的信号的放大引起的节点ND1a、ND2a的电位的变动，节点ND1b的电位减少(1/3)×ΔV，节点ND2b的电位增加(1/3)×ΔV。
因此，在“10”数据的情况下，在用于读取高位数据的信号的放大后，节点ND2b的电位变得比节点ND1b的电位高。
如此，在高位比特位为“1”的情况下，基于高位比特位的读取时所感测的电压值，能够决定低位比特位的数据是“1”还是“0”。
在高位比特位为“0”数据的情况下，通过信号的放大，节点ND1a的电位降低到0V，节点ND2a的电位上升到电压值VDD。
在选择单元MC存储有“00”数据的情况下，在用于读取高位数据的信号的放大前，位线BL-s的电位(例如，部分71a的电位)为(1/2)×VDD-ΔV，位线bBL-s的电位(例如，部分71b的电位)为(1/2)×VDD。
通过由用于读取高位数据的信号的放大引起的节点ND1a、ND2a的电位的变动，节点ND1b的电位增加(1/3)×ΔV，节点ND2b的电位减少(1/3)×ΔV。
因此，在选择单元的数据为“00”数据的情况下，在用于读取高位数据的信号的放大后，节点ND1b的电位比节点ND2b的电位低。
在选择单元MC存储有“01”数据的情况下，在用于读取高位数据的信号的放大前，位线BL-s的电位(例如，部分71a的电位)为(1/2)×VDD-(1/3)×ΔV，位线bBL-s的电位(例如，部分71b的电位)为(1/2)×VDD。
通过由用于读取高位数据的信号的放大引起的节点ND1a、ND2a的电位的变动，节点ND1b的电位增加(1/3)×ΔV，节点ND2b的电位减少(1/3)×ΔV。
因此，在选择单元的数据为“01”数据的情况下，在用于读取高位数据的信号的放大后，节点ND1b的电位变得比节点ND2b的电位高。
如此，在高位比特位为“0”的情况下，基于高位比特位的读取时所感测的电压值，能够决定数据的低位比特位是“1”还是“0”。
与数据的低位比特位对应的电位保持于感测放大器80的低位比特位的保持区域(判定区域)A2的节点ND1b、ND2b内。
感测单元8B感测并放大节点ND1b、ND2b的电位。由此，节点ND1b的电位在低位比特位的数据为“1”的情况下被设定为电压值VDD，在低位比特位的数据为“0”的情况下被设定为0V。例如，在感测单元8B的电位的放大之前，感测单元8A被设定为截止状态。
基于感测单元8B中的感测结果，“1”的数据或者“0”的数据作为选择单元MC的低位比特位的数据，从感测单元8B的输出端子OUTB输出。
此后，根据控制信号SEN2，感测单元8B被非激活。
例如，在时刻t8b，位线BL-s、bBL-s以及源线SL-s被非激活。
如上，从选择单元MC读取2个比特的数据。
选择单元MC内的数据由于数据的读取(电容器10的电荷量的变化)而被破坏。因此，在数据的读取后，基于读取结果，执行数据的回写(重写)。
＜数据的回写＞
使用图9，说明对于本实施方式的DRAM中的MLC的数据的回写。
在上述的数据的读取中，与读取结果对应的电压值保持于感测放大器80与存储单元MC之间的布线电容CA、CB、Cx。
使用保持于布线电容CA、CB、Cx的电位，决定用于数据的回写的电压(以下，称为重写电压)。
与数据的高位比特位对应的电压值保持于部分70a、71a的布线电容CA内。与数据的低位比特位对应的电压值保持于部分70b、71b的布线电容CB内。通过由感测单元8A、8B对信号的放大，部分70a、71a、70b、71b的电位根据感测到的高位比特位以及低位比特位的数据而设定为电压值VDD或者0V。
在时刻t1c，在数据的回写时，控制信号STG的信号电平从“L”电平转变为“H”电平。根据“H”电平的信号(电压值V3)，传输门(晶体管)TG被设定为导通状态。
由此，经由导通状态的传输门TG，区域A2内的位线BL的部分70b、71b与区域A1内的位线BL的部分70a、71a电连接。
在数据的读取结果为“11”数据的情况下，高位比特位的数据的保持状态下的部分70a的电位为电压值VDD，低位比特位的数据的保持状态下的部分71a的电位为电压值VDD。
在该情况下，由于布线电容之比被设定为2:1，因而通过传输门TG的导通，被电连接的部分70以及部分71的电位成为(2/3)×VDD+(1/3)×VDD＝VDD。
在数据的读取结果为“10”数据的情况下，高位比特位的数据的保持状态下的部分70a的电位为电压值VDD，低位比特位的数据的保持状态下的部分71a的电位为0V。
在该情况下，由于布线电容之比被设定为2:1，因而通过传输门TG的导通，被电连接的部分70以及部分71的电位成为(2/3)×VDD+(1/3)×0＝(2/3)×VDD的电压值。
在数据的读取结果为“01”数据的情况下，高位比特位的数据的保持状态下的部分70a的电位为0V，低位比特位的数据的保持状态下的部分71a的电位为电压值VDD。
在该情况下，由于布线电容之比被设定为2:1，因而通过传输门TG的导通，被电连接的部分70以及部分71的电位成为(2/3)×0+(1/3)×VDD＝(1/3)×VDD的电压值。
在数据的读取结果为“00”数据的情况下，高位比特位的数据的保持状态下的部分70a的电位为0V，低位比特位的数据的保持状态下的部分71a的电位为0V。
在该情况下，由于布线电容之比被设定为2:1，因而通过传输门TG的导通，被电连接的部分70以及部分71的电位成为(2/3)×0+(1/3)×0＝0V的电压值。
如此，根据数据的读取结果，获得4个不同的电压值。
因此，如对应于2个比特的数据那样，由感测放大器80基于数据的读取的结果决定4个模式的重写电压VRW。
对应于数据的读取结果，一个电压值作为重写电压VRW的电压值而被设定。
在本实施方式中，具有所决定的电压值的重写电压VRW被供给到源线SL-s。重写电压VRW经由源线SL-s而施加于选择单元MC。
在时刻t2c，在信号被设定为“H”电平的状态下，所选择出的复制字线WLz-s的电位从0V转变为电压值V2。通过电压值(导通电压)V2的施加，复制晶体管50被设定为导通状态。位线BL经由导通状态的晶体管50与源线SL连接。例如，选择字线WL-s的电位也可以从0V变化为电压值V1。由此，单元晶体管20被设定为导通状态。
由此，重写电压VRW经由感测放大器80内的节点(布线)ND1、ND2、位线BL以及复制晶体管50，供给到存储单元阵列801内的源线SL。
例如，0V的电压施加于选择位线BL-s。例如，具有与重写电压相同的电压值的电压施加于位线bBL-s。
在读取到的数据为“11”数据的情况下，位线BL-s的电位被设定为0V，源线SL的电位被设定为VDD的电压值。因此，施加于选择单元MC的重写电压VRW的电压值成为VDD(＝VwD)。通过具有该电压值的重写电压VRW的施加，“11”数据被写入选择单元MC。
在读取到的数据为“10”数据的情况下，位线BL-s的电位被设定为电压值0V，源线SL的电位被设定为(2/3)×VDD的电压值。因此，重写电压VRW的电压值成为电压值(2/3)×VDD(＝VwC)。通过具有该电压值的重写电压VRW的施加，“10”数据被写入选择单元MC。
在读取到的数据为“01”数据的情况下，位线BL-s的电位被设定为电压值0V，源线SL的电位被设定为(1/3)×VDD的电压值。因此，重写电压VRW的电压值成为电压值(1/3)×VDD(＝VwB)。通过具有该电压值的重写电压VRW的施加，“01”数据被写入选择单元MC。
在读取到的数据为“00”数据的情况下，位线BL-s的电位被设定为0V，源线SL的电位被设定为0V。因此，重写电压VRW的电压值成为0V(＝VwA)。通过具有该电压值的重写电压VRW的施加，“00”数据被写入选择单元MC。
在时刻t3c，在重写电压VRW的施加后，选择复制字线WLz-s的电位从电压值V2转变为0V。由此，复制晶体管50被设定为截止状态。
在时刻t4c，控制信号STG的信号电平(电压值)从“H”电平(电压值V3)转变为“L”电平(0V)。
选择位线BL-s、bBL-s以及选择源线SL-s被非激活。选择源线SL-s的传输门TX被设定为截止状态。
如此，对于选择单元的数据的重写完成。
如上，通过包含数据的读取以及数据的重写的读取时序，对于选择单元的读取动作结束。
(3)总结
在本实施方式的半导体存储器(存储器件)中，通过电容耦合式感测放大器80执行多值数据(两位以上的比特)的读取以及多值数据的重写。
本实施方式的半导体存储器在读取动作的数据的重写中，将重写电压经由源线供给到选择单元。被供给到源线的重写电压施加于选择单元。由此，在本实施方式的半导体存储器中，数据经由源线重写到选择单元内。
在本实施方式中，除了位线(连接存储单元与感测放大器的布线)的布线电容之外，还使用源线的布线电容，设定电容性耦合的大小(布线电容之比)。例如，传输门为了源线的布线电容的调整(例如增加)而连接于源线。
由此，本实施方式的DRAM在存储单元MC的电容Cs比较小的情况下也能够增大信号量。
例如，即使存储单元的电容Cs在10fF以下，通过使源线SL的布线电容与存储单元的电容Cs之比(Cx/Cs)增大，也能够兼顾用于决定多值数据的读取(传感)/重写电压的信号的放大以及读取数据的信号的放大。
另外，本实施方式的DRAM能够通过源线的布线长度/布线电容的控制，执行存储单元与感测放大电路之间的电容的增大以及电容的分离比的调整。
因此，本实施方式的DRAM无需以复杂的布局设计布线、元件以及电路，就能够增大用于数据的感测以及重写的信号量。
其结果，本实施方式的DRAM能够改善例如存储器的可靠性这样的存储器的特性。
如上，本实施方式的半导体存储器能够改善特性。
(4)变形例
使用图10，对实施方式的半导体存储器(例如，DRAM)的变形例进行说明。
也可以为虚拟单元DC连接于源线SL。虚拟单元DC包含电容器(以下，称为虚拟电容器)10d和晶体管(以下，称为虚拟晶体管)20d中的至少一方。
虚拟电容器10d的构造与电容器10的构造实质上相同。虚拟晶体管20d的构造与单元晶体管20的构造实质上相同。
虚拟单元DC包含由虚拟电容器10d以及/或者虚拟晶体管引起的电容成分。根据虚拟单元DC的电容成分，调整源线SL的布线电容Cx。
例如，在虚拟单元DC连接于源线SL的情况下，布线电容Cx增大。
如此，变形例的半导体存储器能够改善存储器的特性。
(5)其他
作为本实施方式的半导体存储器，例示了DRAM。但是，只要是一个存储元件存储2个比特以上的数据的半导体存储器(或者存储器件)，则除了DRAM以外的半导体存储器也可以应用于本实施方式的半导体存储器(或者存储器件)。
虽然说明了本发明的几种实施方式，但这些实施方式是作为例子提示的，并非旨在限定发明的范围。这些新的实施方式可以通过其他各种方式来实施，可以在不脱离发明的宗旨的范围内进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和宗旨中，并且包含在专利权利要求书所记载的发明及其均等的范围内。

Claims (18)

1.一种半导体存储器，具备：
第1位线；
第2位线；
源线；
第1存储单元，其电连接于所述第1位线与所述源线之间，包括第1晶体管和第1电容器；
第2存储单元，其电连接于所述第2位线与所述源线之间，包括第2晶体管和第2电容器；
第3晶体管，其电连接于所述源线；以及
感测放大电路，其包括电连接于所述第1位线的第1节点、和电连接于所述第2位线的第2节点。
2.根据权利要求1所述的半导体存储器，
对于所述第1存储单元的读取动作包括从所述第1存储单元的数据的读取、和在所述数据的读取后的对于所述第1存储单元的所述数据的写入，所述数据的写入的写入电压被供给到所述源线。
3.根据权利要求2所述的半导体存储器，
在对于所述第1存储单元的所述数据的写入时，所述源线与所述第2位线电连接。
4.根据权利要求1所述的半导体存储器，
所述感测放大电路包括：
第1感测单元，其具有经由第1传输门电连接于所述第1节点的第1输入端子、和经由第2传输门电连接于所述第2节点的第2输入端子；
第2感测单元，其具有电连接于所述第1节点的第3输入端子、和电连接于所述第2节点的第4输入端子；
第1电容器，其具有电连接于所述第1感测单元的所述第1输入端子的第1端子、和电连接于所述第2感测单元的所述第4输入端子的第2端子；以及
第2电容器，其具有电连接于所述第1感测单元的所述第2输入端子的第3端子、和电连接于所述第2感测单元的所述第3输入端子的第4端子。
5.根据权利要求4所述的半导体存储器，还具备：
第4晶体管，其具有电连接于所述第1位线的第5端子、和电连接于所述源线的第6端子；以及
第5晶体管，其具有电连接于所述第2位线的第7端子、和电连接于所述源线的第8端子。
6.根据权利要求5所述的半导体存储器，
所述第5端子经由所述第1位线电连接于所述第1感测单元的所述第1输入端子，
所述第7端子经由所述第2位线电连接于所述第1感测单元的所述第2输入端子。
7.根据权利要求5所述的半导体存储器，
对于所述第1存储单元的读取动作包括从所述第1存储单元的数据的读取、和在所述数据的读取后的对于所述第1存储单元的所述数据的写入，
在所述数据的读取时以及所述数据的写入时，所述第5晶体管设定为导通状态，
所述数据的写入时的写入电压经由导通状态的所述第5晶体管供给到所述源线。
8.根据权利要求4所述的半导体存储器，
在将所述第1感测单元的所述第1输入端子和所述第2输入端子中一方的第1电容记作“CA”、将所述第2感测单元的所述第3输入端子和所述第4输入端子中一方的第2电容记作“CB”、将所述源线的第3电容记作“Cx”的情况下，所述第1电容、所述第2电容以及所述第3电容具有以下关系，
CB＝(Cx×CA)/(2×(Cx+CA))。
9.根据权利要求1所述的半导体存储器，
还具备第6晶体管，所述第6晶体管具有电连接于所述源线的第9端子、和电连接于第1布线的第10端子。
10.根据权利要求1所述的半导体存储器，
所述第1存储单元能够存储2个比特以上的数据。
11.一种半导体存储器，具备：
第1位线，其在与半导体基板的第1表面垂直的第1方向上设置于所述半导体基板的上方；
第2位线，其在所述第1方向上设置于所述第1位线的上方；
源线，其设置于所述第1位线与所述第2位线之间；
第1存储单元，其包括设置于所述第1位线与所述源线之间的第1晶体管、和设置于所述第1晶体管与所述源线之间的第1电容器；
第2存储单元，其包括设置于所述第2位线与所述源线之间的第2晶体管、和设置于所述第2晶体管与所述源线之间的第2电容器；
第1字线，其设置于所述第1位线与所述源线之间，与所述第1晶体管的栅连接；
第2字线，其设置于所述第2位线与所述源线之间，与所述第2晶体管的栅连接；
感测放大电路，其设置于所述半导体基板上；以及
第3晶体管，其设置于所述半导体基板与所述源线之间。
12.根据权利要求11所述的半导体存储器，
还具备第1插塞，所述第1插塞设置于所述第3晶体管与所述半导体基板之间。
13.根据权利要求11所述的半导体存储器，还具备：
第4晶体管，其设置于所述第1位线与所述源线之间；以及
第5晶体管，其设置于所述第2位线与所述源线之间。
14.根据权利要求11所述的半导体存储器，还具备：
布线，其在所述第1方向上设置于所述半导体基板的上方；以及
第6晶体管，其设置于所述布线与所述源线之间。
15.根据权利要求11所述的半导体存储器，
所述第1位线和所述第2位线以及所述源线在与所述半导体基板的所述第1表面平行的第2方向上延伸，
所述第1字线和所述第2字线在第3方向上延伸，所述第3方向与所述半导体基板的所述第1表面平行并与所述所述第1方向和所述第2方向交叉。
16.根据权利要求11所述的半导体存储器，
所述感测放大电路包括：
第1节点，其电连接于所述第1位线；
第2节点，其电连接于所述第2位线；
第1感测单元，其具有经由第1传输门电连接于所述第1节点的第1输入端子、和经由第2传输门电连接于所述第2节点的第2输入端子；
第2感测单元，其具有电连接于所述第1节点的第3输入端子、和电连接于所述第2节点的第4输入端子；
第1电容器，其具有电连接于所述第1感测单元的所述第1输入端子的第1端子、和电连接于所述第2感测单元的所述第4输入端子的第2端子；以及
第2电容器，其具有电连接于所述第1感测单元的所述第2输入端子的第3端子、和电连接于所述第2感测单元的所述第3输入端子的第4端子。
17.根据权利要求16所述的半导体存储器，
在将所述第1感测单元的所述第1输入端子和所述第2输入端子中一方的第1电容记作“CA”、将所述第2感测单元的所述第3输入端子和所述第4输入端子中一方的第2电容记作“CB”、将所述源线的第3电容记作“Cx”的情况下，所述第1电容、所述第2电容以及所述第3电容具有以下关系，
CB＝(Cx×CA)/(2×(Cx+CA))。
18.根据权利要求11所述的半导体存储器，
所述第1存储单元能够存储2个比特以上的数据。
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